專利名稱：金氧半場效晶體管及其制造方法
技術領域：
本發明是有關一種半導體元件(Semiconductor Device)的結構及其制造方法，且特別是有關一種金氧半場效晶體管(MOSFET)及其制造方法。
背景技術：
隨著金氧半導體(MOS)制程的線寬(Linewidth)日益縮小，源極(Source)與汲極(Drain)間遠離閘極(Gate)處的漏電流(Leakage Current)亦因此而增加。此漏電流雖可由厚度較薄的閘介電層(Gate Dielectric)來加以減小，但是當制程線寬降至0.1μm以下時，即便是厚度很薄的閘介電層也無法減小漏電流。對于此問題，美國柏克萊加州大學的胡正明(Chenming Hu，音譯)教授指出兩種解決方向，其一是采用厚度極薄的半導體基底來制作MOSFET，如此則基底中不再有遠離閘極之處，而得以徹底消除此處的漏電流；其二是形成雙重閘極(Double Gate)結構，其是隔著閘介電層將通道區包夾起來，使得整個通道區皆受到閘極電場的影響，而得以增加元件的開啟電流(On-current)，并減少漏電流。
因此，前人提出了一種結合上述二觀念的鰭狀場效晶體管(Fin FET，FinFET)，其結構如圖1A～圖1C所示，其中圖1B/圖1C為圖1A的切割線I-I′/II-II′的剖面圖。另一方面，此鰭狀場效晶體管的形成步驟如下首先提供絕緣層上有硅(SOI)基底100，其中絕緣層105上的硅層(未圖示，但為圖中標號120的前身)的厚度為100nm。接著以熱氧化法使此硅層薄化為50nm，然后于硅層上形成低溫氧化硅(LTO)材質的硬罩幕層110，再進行100kev的電子束(Electron Beam)微影制程及非等向性蝕刻(AnisotropicEtching)制程以定義硬罩幕層110及此硅層，從而形成寬度20nm～50nm左右的鰭狀硅層120，其窄度請見圖1A與圖1C。接著依序在基底100上成一復晶硅-鍺(PolySi-Ge)層(未圖示，但為圖中標號140與150的前身)與低溫氧化硅材質的硬罩幕層130，再定義此二者以形成升起式源極140與汲極150，其厚度遠大于鰭狀硅層120。
請繼續參照圖1A～圖1C，接著在SOI基底100上沉積共形的一氮化硅層(未圖示，但為圖中標號160的前身)，再加以非等向性蝕刻而形成間隙壁160。在此非等向性蝕刻步驟中，當硬罩幕層130上的氮化硅層完全蝕去后仍繼續進行過蝕刻(Over-etch)，以使厚度甚小的鰭狀硅層120側壁的氮化硅被完全蝕去，而升起式源極140與汲極150的側壁仍保有間隙壁160，如圖1A、圖1B所示。接著氧化鰭狀硅層120的兩側壁以形成閘氧化層170，再于SOI基底100上沉積一復晶硅-鍺層(未圖示，但為圖中標號180者的前身)，并填入兩間隙壁160之間的縫隙190中。接著定義此復晶硅-鍺層以形成閘極180。
由于上述FinFET制造方法是使用電子束微影制程來定義鰭狀硅層120，故鰭狀硅層120的寬度可降至20nm～50nm左右，而得以防止漏電流。另外，如圖1A與圖1C所示，由于鰭狀硅層120的兩側壁皆可感應閘極180所造成的電場，故此元件的開啟電流(On-current)較大。然而，已知方法及以其所制成的FinFET卻有一些問題，略述如下。其一，已知方法中必須使用SOI基底，其價格較高。其二，在形成FinFET的升起式源極與汲極側壁的間隙壁時，鰭狀硅層側壁的間隙壁材料(氮化硅)是以過蝕刻法清除之，故鰭狀硅層側壁處會產生缺陷，亦即通道區的表面性質會變差，進而影響元件的效能。其三，為減小FinFET的源極與汲極電阻所采用的升起式源極與汲極，其制程條件并不容易控制。其四，因為FinFET是一種垂直結構的元件，故其后的平坦化制程不易進行。其五，由于FinFET的鰭狀硅層120的寬度必須很窄，以達降低漏電流的目的，故需使用現在還未能量產的電子束微影技術來定義的，且其后的非等向蝕刻制程也不容易控制。
發明內容
因此，本發明的目的即是提出一種金氧半場效晶體管的結構，其漏電流較低，開啟電流較高，而同時能避免上述FinFET元件的問題。
本發明的另一目的則是提出一種金氧半場效晶體管的制造方法，以減少元件的漏電流，并增加元件的開啟電流，而同時能避免上述FinFET元件及其制程所造成的問題。
本發明所提出的一種金氧半場效晶體管，其特征在于，包括一半導體基底，其上具有一溝渠；一摻雜半導體層，其是跨越該溝渠，但該摻雜半導體層的輪廓并未完全涵蓋該溝渠；一閘介電層，其是位于該溝渠表面與該摻雜半導體層的表面；一閘極，其是位于該溝渠中與該溝渠上方，而隔著該閘介電層環繞該摻雜半導體層；以及一源極與一汲極，其是位于該閘極兩側。
其中該閘極是水平地環繞該摻雜半導體層，即該閘極與該摻雜半導體層的間的該閘介電層是與該半導體基底的表面平行。
其中該摻雜半導體層包括一摻雜結晶性半導體層。
其中該摻雜結晶性半導體層包括一摻雜磊晶硅層。
其中該摻雜磊晶硅層的厚度介于1nm至50nm之間。
其中該閘極位在該溝渠中的部分是呈一實心塊狀。
其中該閘極位在該溝渠中的部分是呈一空心塊狀。
其中該半導體基底上更具有一隔離區，且該溝渠有四邊，其中相對的兩邊是延伸至該隔離區中。
其中該隔離區是包圍由該溝渠、該源極與該汲極三者所組成的一區域。
其中該摻雜半導體層是跨越該溝渠的中間部分，而未涵蓋該溝渠的兩個邊緣部分。
其中該閘介電層是選自包括有一閘氧化層與一氮化閘氧化層的族群中的一個。
其中該閘極的材質包括復晶硅。
其中該閘極的材質是選自包括有復晶硅-鍺、金屬硅化物與金屬的族群中的一個。
其中該溝渠的深度介于0.05mm至0.3mm之間。
本發明一種金氧半場效晶體管的制造方法，其特征在于，包括下列步驟提供一半導體基底；于該半導體基底上形成一溝渠；以一犧牲層填滿該溝渠；于該半導體基底與該犧牲層上覆蓋一摻雜半導體層；定義該摻雜半導體層以形成一元件區，該元件區是跨越該犧牲層，并暴露出部分的該犧牲層；去除該犧牲層；于該溝渠與該元件區的表面形成一閘介電層；于該閘介電層上形成一導體層，并填入該溝渠中；定義該導體層，以形成位在該溝渠中與該溝渠上方，且隔著該閘介電層環繞該元件區的一閘極；以及在該閘極兩側形成一源極與一汲極。
其中該閘極是水平地環繞該摻雜半導體層，即該閘極與該摻雜半導體層之間的該閘介電層是與該半導體基底的表面平行。
其中以該犧牲層填滿該溝渠的方法包括下列步驟于該半導體基底上沉積一犧牲材料，并填滿該溝渠； 以及除去該溝渠以外的該犧牲材料。
其中除去該溝渠以外的該犧牲材料的方法包括化學機械研磨法。
其中該源極與該汲極是形成于該摻雜半導體層形成之前，而以該犧牲層相隔。
其中該摻雜半導體層包括一摻雜結晶性半導體層。
其中該摻雜結晶性半導體層的形成方法包括下列步驟以臨場的方式，即以沉積并同時摻雜的方式于該半導體基底上形成一摻雜非晶是半導體層；以及進行一固相磊晶步驟，以使該摻雜非晶是半導體層成為該摻雜結晶性半導體層。
其中該摻雜結晶性半導體層的形成方法包括下列步驟于該半導體基底與該犧牲層上形成一非晶是半導體層；進行一固相磊晶步驟，以使該非是晶半導體層成為一結晶性半導體層；以及于該結晶性半導體層中摻雜。
其中該源極與該汲極是形成于該非晶是半導體層形成之前，而以該犧牲層相隔。
其中該摻雜結晶性半導體層包括一摻雜磊晶硅層。
其中該摻雜磊晶硅層的厚度介于1nm至50nm之間。
其中該導體層是將該溝渠填滿。
其中該導體層未將該溝渠填滿，而在該溝渠中形成一空洞。
其中該半導體基底上已形成有一隔離區，且該溝渠有四邊，其中相對的兩邊是延伸至該隔離區中。
其中該隔離區是包圍由該溝渠、該源極與該汲極三者所組成的一區域。
其中該元件區是跨越該犧牲層的中間部分，而暴露出該犧牲層的兩個邊緣部分。
其中該犧牲層的材質包括氮化硅。
其中該閘介電層是選自包括有一閘氧化層與一氮化閘氧化層的族群中的一個。
其中該導體層的材質包括復晶硅。
其中該導體層的材質是選自包括有復晶硅-鍺、金屬硅化物與金屬的族群中的一個。
其中該溝渠的深度介于0.05μm至0.3μm之間。
上述本發明的金氧半場效晶體管及其制造方法能夠減少元件的漏電流，增加開啟電流，其原因分述如下其一，由于本發明可形成很薄的摻雜半導體層以作為通道區，故通道區中不再有遠離閘極的區域，而得以徹底消除遠離閘極處的漏電流。其二，由于本發明的金氧半場效晶體管中的閘極是環繞溝渠上方的通道區，故通道區的上下層皆可受閘極電場的影響，而得以增加元件的開啟電流，并減少漏電流。
再者，本發明的金氧半場效晶體管及其制造方法亦同時能避免上述FinFET元件的問題，其原因分述如下。其一，本發明可形成很薄的摻雜半導體層以作為通道區，故能取代SOI薄膜，而不必使用高價位的SOI基底。其二，本發明的摻雜半導體層的表面，即其通道區的表面并未受到干蝕刻的破壞，故不會影響元件的效能。其三，本發明的源極與汲極可以一般的摻雜方式形成，故其制程條件容易控制。其四，因為本發明的金氧半場效晶體管是一種水平結構的元件(通道區表面與基底表面平行)，故其后的平坦化制程容易進行。其五，由于本發明是以摻雜半導體層的形成厚度來決定通道區的厚度，故不必使用制做FinFET元件的鰭狀硅層所需的電子束微影技術，且無非等向性蝕刻制程難以控制的問題。
為讓本發明的上述目的、特征、和優點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下，其中圖1A～圖1C所繪示為已知Fin FET元件的結構，其中圖1B/圖1C為圖1A的切害線I-I′/II-II′的剖面圖；
圖2～圖9所繪示為本發明較佳實施例的金氧半場效晶體管的制造流程剖面圖；圖2A、5A、6A、8A分別為圖2、5、6、8的上視圖，且圖2、5、6、8分別為圖2A、5A、6A、8A的切割線III-III′的剖面圖；圖8B為圖8A的切割線IV-IV′的剖面圖；以及圖10為圖8的變化，其是繪示閘極位在溝渠中的部分未填滿此溝渠時的情形。
具體實施例方式
請參照圖2～圖9，其所繪示為本發明較佳實施例的金氧半場效晶體管的制造流程剖面圖；并請參照圖2A、5A、6A、8A，其分別為圖2、5、6、8的上視圖，且圖2、5、6、8分別為圖2A、5A、6A、8A的切割線III-III′的剖面圖。另外圖8B為圖8A的切害線IV-IV′的剖面圖。
請參照圖2、2A，其中圖2為圖2A的切割線III-III′的剖面圖。如圖2、2A所示，首先提供半導體基底200，其例如是一整塊型(Bulky)硅基底，再于其上形成圈狀的淺溝渠隔離210(Shallow Trench Isolation，STI)，其材質例如是以高密度電漿化學氣相沉積法(HDP-CVD)所形成的氧化硅。接著進行一微影蝕刻制程，以在淺溝渠隔離210所圍出的半導體基底200上形成一溝渠220，其相對的兩邊是延伸至淺溝渠隔離210中。此溝渠220的深度是介于0.05μm至0.3μm之間。
請參照圖3，接著以一犧牲層(Sacrificial Layer)222填滿溝渠220，此犧牲層222的材質與淺溝渠隔離210相異，例如是氮化硅。形成此犧牲層222的方法舉例如下首先以化學氣相沉積法(CVD)在半導體基底200上形成一層犧牲材料，并填滿溝渠220；接著使用化學機械研磨法(Chemical Mechanical Polishing，CMP)除去溝渠以外的犧牲材料。接下來，于半導體基底200與溝渠220上形成非晶是半導體層230，其例如是一非晶硅層。此非晶硅層的形成方法例如為低壓化學氣相沉積法(LPCVD)，且其厚度介于1nm至50nm之間。
請參照圖4，接著進行一固相磊晶步驟(Solid PhaseEpitaxy，SPE)，以使非晶是半導體層230成為一結晶性半導體層230a；由于此處結晶性半導體層230a與基底200是屬同一材質，故圖4中二者合為一體。當非晶是半導體層230是為一非晶硅層時，此固相磊晶步驟的溫度是介于500oC至600oC之間，且進行時間介于1小時至6小時的間。接下來進行一通道離子植入步驟，以于結晶性半導體層230a中植入離子233，其中結晶性半導體層230a中位在溝渠上方的部分即作為通道區，而離子233的植入劑量介于1×1012/cm2至6×1013/cm2之間。如此元件是為一NMOS，則離子233即為P型離子，例如是硼離子；反之則為N型離子，例如是磷離子或砷離子。
除此之外，欲形成上述摻雜的結晶性半導體層230a，亦可采用臨場(in situ)的方法，即在沉積非晶是半導體層230時同時摻雜，的后再進行固相磊晶步驟，以使摻雜的非晶是半導體層230成為摻雜的結晶性半導體層230a。
請參照圖5-圖5A，其中圖5為圖5A的切割線III-III′的剖面圖。接著定義結晶性半導體層230a，以形成元件區230b。此元件區230b是跨越犧牲層222的中間部分，如此則由半導體基底200、淺溝渠隔離210，以及元件區230b圍出了兩個狹縫226，其是暴露出犧牲層222的邊緣部分。
請參照圖6-圖6A，其中圖6為圖6A的切割線III-III′的剖面圖，不過圖6A中未繪出標號240的閘介電層。如圖6A所示，接著使用等向性蝕刻法蝕去犧牲層222，使得元件區230b凌空跨越于溝渠220上方，其中蝕刻劑是穿過兩個狹縫226而完全除去犧牲層222。上述的等向性蝕刻法例如是濕蝕刻法，而當犧牲層222的材質為氮化硅時，其蝕刻劑即為熱磷酸(phosphoric acid)。然后，如圖6所示，在溝渠220與元件區230b暴露出的表面上形成閘介電層240，其例如是一閘氧化層或一氮化閘氧化層，其中閘氧化層的形成方法例如是熱氧化法(ThermalOxidation)，而氮化閘氧化層則是在閘氧化層形成之后再行氮化所得。
請參照圖7，接著于半導體基底200上形成一導體層250，并填滿溝渠220，此導體層250的材質例如為復晶硅、復晶硅-鍺、金屬硅化物，或是金屬，且其形成方法例如為低壓化學氣相沉積法(LPCVD)。
請參照圖8-圖8B，其中圖8為圖8A的切割線III-III′的剖面圖，且圖8B為第圖8A的切割線IV-IV′的剖面圖，不過圖8A中未繪出閘介電層240。如圖8-圖8B所示，接著圖案化導體層250，以形成閘極250a，其是位在溝渠220中與溝渠220上方，并隔著閘介電層240水平環繞溝渠220上方的元件區230b，而此部分的元件區230b即是作為一通道區。
請參照圖9，接著以閘極250a為罩幕進行離子植入260，以在閘極250a兩側的半導體基底200中形成源極區261與汲極區262。不過，形成源極區261與汲極區262的方法不限于離子植入法，其他的摻雜方法也可以，例如是擴散式摻雜法。
除此之外，請參照圖10，并同時比對圖7、圖8。如圖10所示，由于只要在元件區230b下表面的閘介電層240上形成導體層250及閘極250a，即可在元件區230b下層造成反轉(Inversion)，故導體層250未將溝渠220填滿，而在溝渠220中形成空洞273亦可，如此則閘極250a位在溝渠220中的部分是呈一空心塊狀，而非原先的實心塊狀。
再者，請參照圖3～5，源/汲極區亦可在非晶性半導體層230形成之前使用離子植入法來形成，此時犧牲材料222即可分隔源極區與汲極區。
本發明較佳實施例的金氧半場效晶體管及其制造方法能夠減少元件的漏電流，增加開啟電流，其原因分述如下其一， 由于本發明可形成很薄的摻雜半導體層以作為通道區，故通道區不再有遠離閘極的區域，而得以徹底消除遠離閘極處的漏電流。
其二，由于本發明的金氧半場效晶體管中的閘極是水平環繞溝渠上方的通道區，故通道區的上下層皆可受閘極電場的影響，而得以增加元件的開啟電流，并減少漏電流。
此外，本發明較佳實施例的金氧半場效晶體管及其制造方法亦同時能避免已知FinFET元件的問題，其原因分述如下。其一，本發明可使用很薄的摻雜結晶性半導體層，例如是磊晶硅層來作為通道區，故能取代SOI薄膜，而不必使用高價位的SOI基底，使制造成本得以降低。
其二，與已知FinFET元件的鰭狀硅層120(圖1A與圖1C)不同的是，由于本發明的摻雜結晶性半導體層的表面，即其通道區的表面并未受到乾蝕刻的破壞，故不會影響元件的效能。
其三，本發明的源極與汲極可以一般的摻雜方式形成，不像已知FinFET元件般需采升起式源/汲極的技術來形成，故本發明的制程條件較容易控制。
其四，因為本發明的金氧半場效晶體管是一種水平結構的元件(通道區表面與基底表面平行)，故其后的平坦化制程較容易進行。
其五，由于本發明是以摻雜結晶性半導體層的形成厚度來決定通道區的厚度，故不必使用制做FinFET元件的鰭狀硅層所需的電子束微影技術，且無非等向性蝕刻制程難以控制的問題。
雖然本發明已以一較佳實施例揭露如上，然其并非用以限定本發明，任何熟習此技藝者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾，因此本發明的保護范圍當視后附的申請專利范圍所界定者為準。
權利要求
1.一種金氧半場效晶體管，其特征在于，包括一半導體基底，其上具有一溝渠；一摻雜半導體層，其是跨越該溝渠，但該摻雜半導體層的輪廓并未完全涵蓋該溝渠；一閘介電層，其是位于該溝渠表面與該摻雜半導體層的表面；一閘極，其是位于該溝渠中與該溝渠上方，而隔著該閘介電層環繞該摻雜半導體層；以及一源極與一汲極，其位于該閘極兩側。
2.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該閘極是水平地環繞該摻雜半導體層，即該閘極與該摻雜半導體層的間的該閘介電層是與該半導體基底的表面平行。
3.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該摻雜半導體層包括一摻雜結晶性半導體層。
4.如權利要求3所述的金氧半場效晶體管，其特征在于，其中該摻雜結晶性半導體層包括一摻雜磊晶硅層。
5.如權利要求4所述的金氧半場效晶體管，其特征在于，其中該摻雜磊晶硅層的厚度介于1nm至50nm之間。
6.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該閘極位在該溝渠中的部分是呈一實心塊狀。
7.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該閘極位在該溝渠中的部分是呈一空心塊狀。
8.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該半導體基底上更具有一隔離區，且該溝渠有四邊，其中相對的兩邊是延伸至該隔離區中。
9.如權利要求8所述的金氧半場效晶體管，其特征在于，其中該隔離區是包圍由該溝渠、該源極與該汲極三者所組成的一區域。
10.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該摻雜半導體層是跨越該溝渠的中間部分，而未涵蓋該溝渠的兩個邊緣部分。
11.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該閘介電層是選自包括有一閘氧化層與一氮化閘氧化層的族群中的一個。
12.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該閘極的材質包括復晶硅。
13.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該閘極的材質是選自包括有復晶硅-鍺、金屬硅化物與金屬的族群中的一個。
14.如權利要求1所述的金氧半場效晶體管，其特征在于，其中該溝渠的深度介于0.05μm至0.3μm之間。
15.一種金氧半場效晶體管的制造方法，其特征在于，包括下列步驟提供一半導體基底；于該半導體基底上形成一溝渠；以一犧牲層填滿該溝渠；于該半導體基底與該犧牲層上覆蓋一摻雜半導體層；定義該摻雜半導體層以形成一元件區，該元件區是跨越該犧牲層，并暴露出部分的該犧牲層；去除該犧牲層；于該溝渠與該元件區的表面形成一閘介電層；于該閘介電層上形成一導體層，并填入該溝渠中；定義該導體層，以形成位在該溝渠中與該溝渠上方，且隔著該閘介電層環繞該元件區的一閘極；以及在該閘極兩側形成一源極與一汲極。
16.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該閘極是水平地環繞該摻雜半導體層，即該閘極與該摻雜半導體層之間的該閘介電層是與該半導體基底的表面平行。
17.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中以該犧牲層填滿該溝渠的方法包括下列步驟于該半導體基底上沉積一犧牲材料，并填滿該溝渠；以及除去該溝渠以外的該犧牲材料。
18.如權利要求17所述的金氧半場效晶體管的制造方法，其特征在于，其中除去該溝渠以外的該犧牲材料的方法包括化學機械研磨法。
19.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該源極與該汲極是形成于該摻雜半導體層形成之前，而以該犧牲層相隔。
20.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該摻雜半導體層包括一摻雜結晶性半導體層。
21.如權利要求20所述的金氧半場效晶體管的制造方法，其特征在于，其中該摻雜結晶性半導體層的形成方法包括下列步驟以臨場的方式，即以沉積并同時摻雜的方式于該半導體基底上形成一摻雜非晶是半導體層；以及進行一固相磊晶步驟，以使該摻雜非晶是半導體層成為該摻雜結晶性半導體層。
22.如權利要求20所述的金氧半場效晶體管的制造方法，其特征在于，其中該摻雜結晶性半導體層的形成方法包括下列步驟于該半導體基底與該犧牲層上形成一非晶是半導體層；進行一固相磊晶步驟，以使該非是晶半導體層成為一結晶性半導體層；以及于該結晶性半導體層中摻雜。
23.如權利要求22所述的金氧半場效晶體管的制造方法，其特征在于，其中該源極與該汲極是形成于該非晶是半導體層形成之前，而以該犧牲層相隔。
24.如權利要求20所述的金氧半場效晶體管的制造方法，其特征在于，其中該摻雜結晶性半導體層包括一摻雜磊晶硅層。
25.如權利要求24所述的金氧半場效晶體管的制造方法，其特征在于，其中該摻雜磊晶硅層的厚度介于1nm至50nm之間。
26.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該導體層是將該溝渠填滿。
27.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該導體層未將該溝渠填滿，而在該溝渠中形成一空洞。
28.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該半導體基底上已形成有一隔離區，且該溝渠有四邊，其中相對的兩邊是延伸至該隔離區中。
29.如權利要求28所述的金氧半場效晶體管的制造方法，其特征在于，其中該隔離區是包圍由該溝渠、該源極與該汲極三者所組成的一區域。
30.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該元件區是跨越該犧牲層的中間部分，而暴露出該犧牲層的兩個邊緣部分。
31.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該犧牲層的材質包括氮化硅。
32.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該閘介電層是選自包括有一閘氧化層與一氮化閘氧化層的族群中的一個。
33.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該導體層的材質包括復晶硅。
34.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該導體層的材質是選自包括有復晶硅-鍺、金屬硅化物與金屬的族群中的一個。
35.如權利要求15所述的金氧半場效晶體管的制造方法，其特征在于，其中該溝渠的深度介于0.05μm至0.3μm之間。
全文摘要
一種金氧半場效晶體管及其制造方法，此金氧半場效晶體管的特征為其半導體基底中有一溝渠，且通道區是為一橫跨于溝渠上方的摻雜半導體薄層，而閘極則位于溝渠中與溝渠上方，并隔著閘介電層環繞通道區。另制造方法的步驟如下首先提供一半導體基底，再于其上形成一溝渠。接著以犧牲層填滿此溝渠，再形成一摻雜半導體層，并加以定義而形成一元件區，此元件區是跨越犧牲層，并暴露出部分犧牲層。接著去除此犧牲層，以將溝渠上方的元件區的下表面暴露出來，再于元件區與溝渠的表面形成一閘介電層。接下來于閘介電層上形成一導體層，并填入溝渠中，然后定義此導體層，以形成位在溝渠中與溝渠上方的一閘極。然后，在閘極兩側形成一源極與一汲極。
文檔編號H01L29/66GK1507073SQ0215594
公開日2004年6月23日 申請日期2002年12月12日 優先權日2002年12月12日
發明者張文岳 申請人:華邦電子股份有限公司