淺溝隔離半導體及其制造技術

專利名稱：淺溝隔離半導體及其制造技術
方法
技術領域：
本發明涉及一種半導體器件及其制造方法，更具體地涉及一種具有淺溝隔離(STI)的半導體器件及其制造方法。
背景技術：
硅的局部氧化(LOCOS)被認為是用于半導體器件的元件隔離的一種方法。
根據LOCOS方法，一層氧化硅薄膜被形成于一塊用作緩沖層的硅基片上，此后形成用作氧化阻止膜的氮化硅薄膜，該氮化硅薄膜被成形，然后硅基片的表面被熱氧化。
當硅基片被熱氧化時，促進氧化物例如氧和潮氣侵入緩沖氧化硅薄膜。其結果是，氮化硅薄膜下面的硅基片表面被氧化并且形成一個具有稱為鳥啄形狀的氧化硅區域。這些鳥啄區域基本上不能用作元件形成區域(有效區域)，因此使有效區域的面積減少。
如果使用一層具有不同尺寸開口圖形的氮化硅薄膜將硅基片表面進行熱氧化，則硅基片表面上對應于較小尺寸開口的區域內形成的氧化硅薄膜的厚度小于對應于較大尺寸開口的區域內形成的氧化硅薄膜的厚度。此現象稱為減薄。
由于鳥啄現象和當半導體器件變薄時更多出現的減薄現象，使半導體基片的整個區域內不能用作有效區域的面積增加。也即，由于有效區域與整個基片區域之比實質上在減少，因此阻礙達到半導體器件的高集成度。
已知溝隔離(TI)技術是一種通過在半導體基片的表面層中形成溝及將絕緣材料或多晶硅填入溝內而形成有效區域的技術。此方法已經應用于要求深隔離區域的雙極晶體管LSI。
由于沒有鳥啄和減薄現象，將溝隔離技術用于MOS晶體管LSI是很優越的。MOS晶體管LSI中所用隔離并不要求如雙極晶體管LSI中所用的深隔離，而能夠使用大約0.1μm至1.0μm的相對淺的溝來實現。這被稱為淺溝隔離(STI)結構。
參照圖9A至9H描述一個STI過程。
如圖9A中所示，通過熱氧化在硅基片1的表面上形成一層具有例如10μm厚度的氧化硅薄膜2。通過化學蒸汽淀積(CVD)在此氧化硅薄膜2上形成一層具有例如100至150nm厚度的氮化硅薄膜3。該氧化硅層2用作一層緩沖層，用于緩和硅基片1和氮化硅薄膜3之間的應力。氮化硅薄膜3也在稍后拋光過程中用作阻擋層。
在氮化硅薄膜3上形成一個抗蝕圖案4。一個由抗蝕圖案4形成的開口用于形成一個其中形成有效區域的區域。抗蝕圖案下面的硅基片區域成為一個有效區域，在其中形成各器件元件。
通過將抗蝕圖案4用作一個蝕刻掩模，氮化硅薄膜3被暴露于開口中，使用反應離子蝕刻(RIE)將底層氧化硅薄膜2和硅基片1蝕刻至例如大約0.5μm的深度。此后抗蝕圖案4被去除。
如圖9B中所示，暴露于溝6中的硅基片表面被熱氧化以便形成一層具有例如10nm厚度的氧化硅薄膜7。
如圖9C中所示，為填充該溝，使用例如高密度等離子體(HDP)CVD將一層氧化硅層9淀積于硅基片上。為讓用作隔離區域的氧化硅薄膜9變密，該硅基片在例如900至1100℃的氮氣中進行退火。
如圖9D中所示，通過使用氮化硅薄膜3作為抑制劑，使用化學機械拋光(CMP)或反應離子蝕刻(RIE)將氧化硅層9向下蝕刻。在由氮化硅薄膜3所形成的溝中只剩下氧化硅薄膜9。在此階段中，可以完成退火以使氧化硅變密。
如圖9E中所示，使用熱磷酸將氮化硅薄膜3去除。其次，使用稀氫氟酸將硅基片1表面上的緩沖氧化硅薄膜2去除。此時填入溝中的氧化硅薄膜9也被蝕刻。
如圖9F中所示，硅基片1的表面被熱氧化以便在硅基片1表面上形成一層犧牲氧化硅薄膜22。預定電導率類型的雜質離子通過犧牲氧化硅薄膜被注入硅基片1的表面層內，同時被激活以便形成硅基片1中的預定電導率類型的孔道10。
隨后使用稀氫氟酸將犧牲氧化硅薄膜22去除。當犧牲氧化硅薄膜被去除時，氧化硅層9也被稀氫氟酸蝕刻。經過多次氫氟酸處理過程，溝中所填氧化硅層9被蝕刻，從而沿著有效區域側面形成一個缺口或凹口。
如圖9G中所示，暴露的硅基片表面被熱氧化以便形成一層具有所需厚度的氧化硅薄膜11，該薄膜用作柵絕緣薄膜。一層多晶硅層12被淀積于硅基片1上，并且成形以便形成一個柵電極。與孔道10中所用電導率類型雜質離子相反的雜質離子被注入并且激活以便形成源/漏區域。如果需要，側壁間隔器被形成于柵電極的側壁上，同時雜質離子被再次注入和激活以便形成高雜質集中源/漏區域。
圖9H顯示如上制造的晶體管中與門電壓相關的漏電流的特性。橫座標表示門電壓及縱座標表示漏電流。曲線r顯示正常晶體管的特性。曲線h顯示以上所述過程所形成的晶體管的特性。從曲線h可以看出，漏電流在較低門電壓時開始流動。這個分析的結果是加上一個在低閾值電壓時接通的寄生晶體管。
如果隔離區域9的臺肩S被蝕刻，并且如圖9G中所示地形成缺口或凹口，則硅基片的有效區域臺肩不但被來自有效區域的上表面也被來自其側面的柵電極所包圍。當電壓被加至具有這類形狀的柵電極上時，有效區域的臺肩經受一個電場集中過程從而形成一個具有較低閾值電壓的晶體管。此寄生晶體管形成如圖9H中所示曲線h所標示的隆起特性。
從曲線h可以看出，較高門電壓時的漏電流低于曲線r的漏電流。由于進行熱處理以使充填入溝內的氧化硅變密，氧化硅層9收縮以致被氧化硅薄膜9包圍的有效區域受到一個壓縮應力。
當加上壓縮應力時，硅基片1的有效區域中的電子/空穴的遷移率將降低，這減少飽和漏電流。由于元件被做得更細和有效區域的面積被做得很小，壓縮應力的影響增加了。
在IEDM 1988，pp.92-95中，B.Davari等人已經建議將離子注入有效區域臺肩中以便抑制隆起特性。
已經建議另一個方法通過熱氧化將有效區域臺肩打圓以便抑制隆起特性。由于臺肩被打圓及電場集中現象被緩解，寄生晶體管的影響能夠得到緩和。
在IEDM 1992，pp.57-60中，Pierre C.Fazan等人已經建議在一個隔離氧化硅薄膜的側壁上形成絕緣側壁隔離器，它從硅基片的上表面伸出以便填入缺口內。
雖然STI適用于半導體器件的細微結構，但出現了STI專有的問題。當今希望有新技術能夠解決STI專有的問題。

發明內容
本發明的一個目的是提供一種半導體器件，它所具有的STI能夠表現良好的晶體管特性。
本發明的另一個目的是提供一種用于制造一種具有良好半導體特性的半導體器件的方法。
根據本發明的一個方面所提供的一種半導體器件包括一個形成于硅基片中、用于將硅基片中有效區域進行隔離的隔離溝，該隔離溝具有一個梯形截面形狀，其寬度隨著離硅基片表面的深度加深而逐漸變窄；一層形成于溝表面上、由厚度為1至5nm的氧化硅薄膜或氮氧化硅薄膜組成的第一襯墊絕緣薄膜；一層形成于第一襯墊絕緣薄膜上、由厚度為2至8nm的氮化硅薄膜組成的第二襯墊絕緣薄膜；以及一個把由第二襯墊絕緣薄膜所形成的溝填充的隔離區域。
根據本發明的另一個方面所提供的一種制造半導體器件的方法包括以下步驟(a)在硅基片表面上形成一層拋光阻擋層，該阻擋層包括一層氧化硅薄膜和一層氮化硅薄膜；(b)使用一個掩模將阻擋層和硅基片蝕刻以便形成一條溝；(c)在暴露于溝中的硅基片表面上形成第一襯墊絕緣薄膜，該第一襯墊絕緣薄膜是具有1至5nm厚度的氧化硅薄膜或氮氧化硅薄膜；(d)在第一襯墊絕緣薄膜上形成第二襯墊絕緣薄膜，該第二襯墊絕緣薄膜由具有2至8nm厚度的氮化硅薄膜組成；(e)在硅基片上淀積一層隔離層，該隔離層用于填充由第二襯墊絕緣薄膜所形成的溝；(f)將阻擋層用作一層拋光阻擋層而將隔離層的不需要部分拋光和去除；及(g)蝕刻阻擋層。
如上所述，有可能提供一種具有STI和有效區域臺肩上緩和電場集中現象的半導體器件及其制造方法。
由于氮化硅薄膜被至少遺留于溝的各側壁上，一個張應力被加于有效區域的通道區域上，因而能夠緩解遷移率的減少。
能夠抑制隆起特性的形成和逆狹通道效應。


圖1A至1H是闡述用于制造根據本發明實施例的半導體器件的方法的剖面圖。
圖2A和2B是用于顯示使用圖1A至1H中所闡述的實施例方法制造的半導體器件的平面圖和剖面圖。
圖3A和3B是用于顯示使用圖1A至1H中所闡述的實施例方法制造的半導體器件的特性的曲線，用于與現有技術半導體器件的特性進行比較。
圖4A和4B分別是一條用于顯示溝側壁上遺留的氮化硅薄膜的影響的曲線和一條用于顯示飽和漏電流對源/漏寬度的依賴關系的曲線。
圖5A至5D是闡述用于制造根據本發明另一個實施例的半導體器件的方法的剖面圖。
圖6A至6D是闡述用于制造根據本發明又一個實施例的半導體器件的方法的剖面圖。
圖7A至7H是闡述用于制造根據本發明還有一個實施例的半導體器件的方法的剖面圖。
圖8A至8K是闡述用于制造根據本發明又有一個實施例的半導體器件的方法的剖面圖。
圖9A至9H是闡述用于制造根據現有技術的半導體器件的方法的剖面圖和一條用于顯示使用此方法制造的晶體管的特性的曲線。
具體實施例方式
現在參照附圖描述本發明實施例。
圖1A至1H是闡述用于制造根據本發明實施例的半導體器件的方法的原理剖面圖。
如圖1A中所示，硅基片1表面被熱氧化以便形成一層具有9至21nm例如10nm厚度的氧化硅薄膜2。使用低氣壓(LP)化學蒸汽淀積(CVD)在氧化硅薄膜2上形成一層具有100至150nm厚度的氮化硅薄膜3。例如，使用SiCl2H2和NH3作為源氣體在700℃溫度下完成LPCVD。
在氮化硅薄膜3上覆上一層抗蝕薄膜，它被暴露和顯影以便形成一個抗蝕圖案4。抗蝕圖案4具有用于形成一個或多個隔離區域的一個或多個開口和每個被隔離區域包圍的各有效區域(元件區域)。開口5a的寬度是例如0.2至1μm。
通過將抗蝕圖案4用作蝕刻掩模，氮化硅薄膜3、氧化硅薄膜2和硅基片1被蝕刻。硅基片1被蝕刻至0.5μm的深度以便形成一條溝6。例如，將CF4+CHF4+Ar的混合氣體用作蝕刻劑將氮化硅薄膜和氧化硅薄膜進行蝕刻，及使用HBr+O2或Cl2+O2的混合氣體作為蝕刻劑將硅基片1進行蝕刻。
在這些蝕刻條件下，溝6的側壁具有傾斜表面。由于這些傾斜表面，有效區域臺肩上的電場集中現象被緩解。隨后將抗蝕圖案4去除。
如圖1B中所示，暴露于溝6中的硅基片表面被熱氧化以便形成一層具有1至5nm厚度的氧化硅薄膜7。暴露于溝6中的整個硅表面被氧化硅薄膜7覆蓋。
如圖1C中所示，使用LPCVD形成一層氮化硅薄膜8，用于覆蓋氧化硅薄膜7和氮化硅薄膜3的表面。氮化硅薄膜8的厚度是2至8nm。氮化硅薄膜8的2至8nm的厚度使得用于將氮化硅進行蝕刻的熱磷酸難于穿透入此薄膜8。
使用SiCl2H2+NH3的混合氣體作為源氣體在650℃溫度下完成LPCVD。這類熱CVD所形成的氮化硅薄膜具有1GPa或更大的張應力。此應力的方向與進行熱處理以使它變密(以后將描述)之后填充的硅層中的應力方向相反。氧化硅薄膜7的1至5nm的厚度使得用于將氧化硅進行蝕刻的稀氫氟酸難于穿透入此薄膜7。
如圖1D中所示，使用例如高密度等離子體(HDP)CVD在帶有氮化硅薄膜8的基片上淀積一層氧化硅層9，該氧化硅層9填充該溝。如果該溝具有0.5μm的深度，則硅層9的厚度被設為在平面內大約0.6至1μm。
使用SiH4和氧或TEOS和臭氧的混合氣體作為源氣體形成氧化硅層。在氧化硅層9生長之后，在大約1000℃溫度下進行退火以便使氧化硅層9變密。退火后溝內的氧化硅層9的薄膜質量接近于熱氧化薄膜的質量。雖然密氧化硅層具有一個壓縮應力，但此壓縮應力的方向和氮化硅薄膜的張應力方向是相反的，因此這兩個應力彼此抵消。因此能夠防止由于壓縮應力而引起的遷移率下降。
如圖1E中所示，通過使用化學機械拋光(CMP)將高于氮化硅薄膜3和8的位置上的氧化硅層9的不需要區域去除。通過將硅基片夾持于上下兩塊旋轉平面板之間而完成CMP，這兩塊板被控制為具有例如20rpm的旋轉速度以及它們之間5psi的壓力和5psi的背壓。作為拋光劑，使用主要包含膠質二氧化硅的懸浮液或氧化鈰懸浮液。
在這類拋光條件下，氮化硅薄膜3的蝕刻率是小的以致氮化硅薄膜3能用作拋光抑制劑。在拋光后，氧化硅層9近似地與氮化硅薄膜3持平，及只在由氮化硅薄膜3所形成的開口中才遺留氧化硅層9。在此例子中，雖然高于氮化硅薄膜3的位置上的氧化硅層9通過CMP被去除，但也可使用CF4+CHF4的混合氣體通過RIE將它去除。
如圖1F中所示，使用熱磷酸將氮化硅薄膜3蝕刻。此時氮化硅薄膜3側壁上的氮化硅薄膜8也被蝕刻。由于氮化硅薄膜3被去除，硅基片1上的氧化硅薄膜7與填充的氧化硅層9之間的氮化硅薄膜8的上表面被暴露出來。
由于氮化硅薄膜8的厚度被設為薄至2至8nm，具有相對高黏度的熱磷酸難于穿透入此薄膜，以致氧化硅薄膜7與氧化硅層9之間的氮化硅薄膜8幾乎未被蝕刻。
由于氮化硅薄膜3和氮化硅薄膜3側壁上的氮化硅薄膜8被熱磷酸去除，氧化硅層9的上半部分從硅基片1表面中伸出，如圖1F中所示。
此后使用稀氫氟酸將硅基片1表面上的氧化硅薄膜2去除。此時伸出的氧化硅層9也稍微被蝕刻。
在溝表面上形成的氧化硅薄膜7也被暴露。由于氧化硅薄膜7的厚度被設為薄為1至5nm，稀氫氟酸難于穿透入此薄膜，以致氧化硅薄膜7未被蝕刻。
如圖1G中所示，硅基片1表面被熱氧化以便生長一層犧牲氧化物薄膜22。
通過將犧牲氧化物薄膜22用作一層透過氧化物薄膜，離子被注入硅基片1的表面層中。注入的雜質離子被激活以便形成具有預定電導率類型的孔道10。例如，使用抗蝕掩模通過離子注入來單獨地形成n和p型孔道。在形成孔道10之后，由稀氫氟酸將犧牲氧化薄膜去除。
多個氫氟酸蝕刻過程將氧化硅層9的突出部分進行蝕刻，及沿著有效區域臺肩的側面形成缺口。然而，氮化硅薄膜8和氧化硅薄膜7很少被蝕刻，因此它們覆蓋有效區域的側面。
如果使用與其黏度高于稀氫氟酸黏度的NH4H混合在一起的緩沖氫氟酸，則有可能更可靠地抑制對氧化硅薄膜7的蝕刻。
如圖1H中所示，犧牲氧化物薄膜被去除及硅基片1的暴露表面被熱氧化以便形成一個厚度為例如2nm的門絕緣氧化物薄膜11。在形成門絕緣氧化物薄膜11之前，進行稀氫氟酸蝕刻至如此程度以致熱氧化薄膜被蝕刻掉20nm。在基片表面上形成多晶硅層12及加以成形以便形成一個柵電極。此后與孔道10的電導率類型相反類型的雜質離子被注入以便在柵電極的兩側形成源/漏區域。如果需要，在柵電極的側壁上形成側壁隔離器，及雜質離子被注入和激活以便形成高雜質集中源/漏區域。
圖2A是用于顯示在硅基片表面上形成的一個隔離區域9和一個柵電極12所形成的有效區域AR的布局的平面圖。圖1A至1H是沿著圖2A中線B-B’所取剖面圖。每個有效區域AR被隔離區域9所包圍。一個MOS反相器由兩個有效區域組成。
圖2A的平面圖顯示形成側壁隔離器之前的狀態。在形成側壁隔離器之后，具有與孔道電導率類型相反類型的雜質離子被注入以便形成高雜質集中源/漏區域。
圖2B是沿著圖2A中線A-A’所取剖面圖。如圖2B中所示，在柵電極的側壁上形成側壁隔離器SW，及源/漏區域S/D被形成于柵電極兩側。一層硅化物薄膜13被形成于柵電極12和源/漏區域S/D的上表面上。一層氧化硅薄膜7和一層氮化硅薄膜8被做得非常薄以使蝕刻劑無法進入這些薄膜，因此它們的上表面基本上沒有被蝕刻。
由于氮化硅薄膜8的上表面的位置不低于硅基片表面，氮化硅薄膜8的張應力有效地加于通道區域上。
圖3A顯示由以上所述過程所形成的n型MOS晶體管的特性。測量了其柵極長度為0.1μm和柵極寬度為1μm的MOS晶體管的特性。曲線p顯示傳統技術的晶體管的特性，及曲線s顯示一個實施例的晶體管的特性。確認到氮化物薄膜的張應力維持了飽和漏電流和遷移率，而本來壓縮應力會使飽和漏電流增加和遷移率下降的。飽和漏電流改進了5％。寄生MOS晶體管的存在并未被確認，但已確認不存在隆起現象。還研究了逆淺溝道效應。
圖3B是一個用于顯示測量結果的曲線。曲線p顯示傳統技術晶體管的特性，及曲線s顯示一個實施例的晶體管特性。根據傳統技術，當柵極寬度被做得狹窄時，閾值電壓逐漸降低，它標示逆短通道效應的存在。相反，能夠從實施例的曲線s中看出，即使柵極寬度做得狹窄，閾值電壓也很少降低，因而能夠抑制逆狹通道效應。這可以歸之于寄生MOS晶體管的較小影響。
對應于溝的內表面上形成的襯墊氮化硅薄膜的上表面的縮進或凹進量的通道區域的張應力被如下仿真改變氮化硅薄膜的上表面從半導體基片表面凹進的位置。
圖4A是一個用于顯示有效區域的通道區域中的張應力如何隨著氮化硅薄膜側壁從硅基片表面凹進量的變化而變化的曲線。當氮化硅薄膜表面與半導體基片表面持平時，凹進量為0，以及當氮化硅薄膜從半導體基片表面凹進時它隨著增加。當氮化硅薄膜的凹進量增加時通道區域中的張應力減少。如果氮化硅薄膜凹進大約30nm或更多時，可以認為氮化硅薄膜的影響幾乎消失。
換言之，通過限制氮化硅薄膜從半導體基片表面凹進的量，能夠有效地將張應力施加于有效區域中的通道區域上。通過將凹進量設為大約10nm或更小，能夠有效地將張應力施加于通道區域上。
也測量了沿著源/漏方向內的飽和漏電流相對于源/漏區域寬度(SD寬度)的變化。
圖4B是顯示飽和漏電流相對于SD寬度變化的曲線。根據傳統技術，當SD寬度變窄時，飽和漏電流lds降低。根據本實施例，即使SD寬度變窄，飽和漏電流lds也被維持為幾乎恒定。
在此實施例中，襯墊氮化硅薄膜被形成從溝的底表面至側壁。襯墊氮化硅薄膜5可以被形成為延伸至有效區域的上表面。
圖5A至5D是闡述一種用于制造根據本發明另一個實施例的半導體器件的方法的主要過程的剖面圖。
在完成類似于參照圖1A所描述過程的過程之后，使用一個抗蝕圖案作為蝕刻掩模來蝕刻氮化硅薄膜3、氧化硅薄膜2和半導體基片1，從而在半導體基片中形成一條溝。
如圖5A中所示，氧化硅薄膜2被稀氫氟酸溶液進行側蝕刻以使氧化硅薄膜2從氮化硅薄膜3的側壁縮進大約10nm。或在此側蝕刻之前或在此后去除抗蝕圖案。
如圖5B中所示，類似于以上所述實施例，暴露于溝和氧化硅薄膜2的縮進空間內的基片表面被熱氧化以便形成一層具有1至5nm厚度的氧化硅薄膜7。此后，類似于圖1C中所示過程，使用CVD在整個基片表面上形成一層具有2至8nm厚度的氮化硅薄膜8。
氧化硅薄膜2的厚度如此設置以使氧化硅薄膜2的縮進空間不完全被氮化硅薄膜8填充。例如，假設氧化硅薄膜2的厚度為15nm，則氧化硅薄膜7和氮化硅薄膜8的總厚度的兩倍被設為小于15nm。
如圖5B中所示，使用例如HDP-CVD淀積一層氧化硅層9，該溝被氧化硅層9所填充。此后，類似于圖1F，使用CMP將高于氮化硅薄膜3和8的位置處的氧化硅層9的不需要部分去除。進行退火以使氧化硅層9變密。
如圖5C中所示，氮化硅薄膜3和與氮化硅薄膜3接觸的氮化硅薄膜8被熱磷酸蝕刻。在此情況下，因為氮化硅薄膜8的厚度薄為2至8nm，氧化硅薄膜2與氧化硅層9之間的氮化硅薄膜8部分沒有被蝕刻。其結果是，氧化硅薄膜7和氮化硅薄膜8的疊層被遺留于硅基片1的有效區域臺肩上。此后，類似于以上所述實施例，氧化硅薄膜2被去除及一層犧牲氧化物薄膜生長出來，此后完成離子注入和激活。
如圖5D中所示，在犧牲薄膜被去除和一層柵極氧化物薄膜被形成后，一層多晶硅層12被淀積和成形以便形成一個柵電極。
在此實施例中，氧化硅薄膜7和氮化硅薄膜8的疊層被遺留于有效區域臺肩上。因此，如圖4A中所示，施加于通道區域上的張應力變大。形成于疊層上的多晶硅柵電極12通過比門絕緣薄膜更厚的絕緣疊層面向著有效區域臺肩。因此，能夠使電場集中現象緩解。
用于將氧化硅薄膜和氮化硅薄膜的疊層遺留于有效區域臺肩上的方法不限于以上實施例。
圖6A至6D是一種用于制造根據本發明又一個實施例的半導體器件的方法的主要過程的剖面圖。
如圖6A中所示，在蝕刻一條溝之后，半導體基片1的溝表面被熱氧化以便形成一層具有1至5nm厚度的氧化硅薄膜7。其次，使用熱磷酸將氮化硅薄膜3蝕刻大約10nm。由于氧化硅薄膜2和7沒有被蝕刻，只有氮化硅薄膜3被蝕刻以使氮化硅薄膜3從氧化硅層7的側壁縮進例如大約10nm。在氮化硅薄膜3的側壁縮進后，形成一層具有2至8nm厚度的氮化硅薄膜8。
如圖6B中所示，使用例如HDP-CVD在半導體基片表面上淀積一層氧化硅層9，該溝被氧化硅層9所填充。基片1的有效區域臺肩被氧化硅薄膜2和7及在其上淀積氧化硅層9的氮化硅薄膜8的各部分所覆蓋。
然后完成CMP以便將高于氮化硅薄膜3表面的位置處的氧化硅層9不需要部分去除。
如圖6C中所示，氮化硅薄膜3和與氮化硅薄膜3接觸的氮化硅薄膜8被熱磷酸蝕刻。在此情況下，因為熱磷酸并未穿透氮化硅薄膜部分，氧化硅薄膜2和7與氧化硅層9之間的氮化硅薄膜8部分沒有被蝕刻。
此后，類似于以上所述實施例，氧化硅薄膜2被去除及一層犧牲氧化物薄膜生長出來，此后完成離子注入和激活，然后該犧牲氧化物薄膜被去除。
如圖6D中所示，在有效區域的暴露表面上形成一層柵極氧化物薄膜11。雖然氧化硅層9具有沿著有效區域臺肩測被蝕刻的凹口，但該臺肩仍然被保持為由氧化硅薄膜2和7及氮化硅薄膜8所覆蓋。一層多晶硅層被淀積和成形以便形成一個柵電極。類似于圖5A至5D中所示實施例，由于有效區域臺肩被氧化硅薄膜和氮化硅薄膜的疊層所覆蓋，在通道區域上施加一個大張應力，因而當一個電壓被加上柵電極時，電場集中現象被緩解。
在以上所述實施例中，在溝表面上覆蓋著一層由氧化硅薄膜和氮化硅薄膜的疊層所組成的襯墊絕緣薄膜。該襯墊絕緣薄膜可以由單層薄膜制成。
圖7A至7H是一種用于制造根據本發明又一個實施例的半導體器件的方法的主要過程的剖面圖。
如圖7A中所示，在蝕刻一條溝之后，氧化硅薄膜2被側蝕刻以使氧化硅薄膜2的側壁從氮化硅薄膜3的側壁縮進大約10nm。此過程類似于圖5A中的過程。然而對氧化硅薄膜2厚度的限制條件是不同的。
如圖7B中所示，有效區域臺肩和溝的底角被例如化學乾蝕刻形成為圓角。此乾蝕刻將溝的表面層去除，及被溝蝕刻過程所損壞的層(如果有的話)被去除。有效區域臺肩被形成圓角，其圓形剖面形狀具有近似地等于氧化硅薄膜2縮進量的圓周半徑。在干蝕刻后，該硅表面是一個帶有很少缺陷的清潔表面。
如圖7C中所示，使用CVD在半導體基片表面上形成一層具有2至8nm厚度的氮化硅薄膜8。如果氧化硅薄膜2的厚度被設為大于氮化硅薄膜8厚度的兩倍，則有可能防止縮進空間被氮化硅薄膜8填充。例如，假設氧化硅薄膜2的厚度為15nm，則氮化硅薄膜8的厚度被設為5nm。
如圖7D中所示，在形成氮化硅薄膜8之后，一層氧化硅層9被淀積以便填充該溝。
如圖7E中所示，使用氮化硅薄膜9作為拋光抑制劑，由CMP將氧化硅層9拋光。在氧化硅薄膜9表面變為光滑后，在例如1000℃下的N2氣體中退火30分鐘以便使填充的氧化硅薄膜變密。
如圖7F中所示，由熱磷酸將氮化硅薄膜3蝕刻。硅基片1與氧化硅層9之間及氧化硅薄膜2與氧化硅層9之間的氮化硅薄膜8部分被遺留未蝕刻，因為熱磷酸無法穿透入氮化硅薄膜8部分。
如圖7G中所示，氧化硅薄膜2被去除，一層犧牲薄膜生長出來，及完成離子注入和激活。在將犧牲薄膜去除之后，通過熱氧化形成一層柵極氧化物薄膜11。雖然氧化硅層9的上半部分被用于去除氧化硅薄膜的稀氫氟酸過程蝕刻掉，但覆蓋有效區域臺肩的氮化硅薄膜8仍遺留未被蝕刻。
如圖7H中所示，一層多晶硅層12被淀積而覆蓋柵極氧化物薄膜11，并且被成形以便形成一個柵電極。由于有效區域臺肩被形成圓角，當一個電壓加至柵電極上時，電場集中的程度能夠減輕。
在以上所述實施例中，在硅基片表面上形成一層氧化硅薄膜和一層氮化硅薄膜。及該氮化硅薄膜用作CMP抑制劑。可以在半導體基片上形成具有不同結構的疊層。
圖8A至8K是闡述用于制造根據本發明又有一個實施例的半導體器件的方法的主要過程的剖面圖。
如圖8A中所示，一層類似于以上所述實施例中的氧化硅薄膜2被形成于半導體基片1的表面上。在此氧化硅薄膜2上形成一層非晶硅薄膜2a。在此非晶硅薄膜2a上形成一層類似于以上所述實施例的氮化硅薄膜3。一層抗蝕層覆蓋于氮化硅薄膜3表面上并且被暴露和顯影以便形成一個抗蝕圖案4。
如圖8B中所示，通過使用抗蝕圖案4作為蝕刻掩模，氮化硅薄膜3、非晶硅薄膜2a和氧化硅薄膜2被蝕刻，然后硅基片被蝕刻而形成一條溝6。
如圖8C中所示，非晶硅薄膜2a被選擇性地蝕刻。例如，使用HF+HNO3+H2O或HF+NH4OH+H2O2+H2O完成液相中的各向同性蝕刻以使非晶硅薄膜2a的側壁縮進。在此蝕刻期間，由于非晶硅薄膜和晶體硅之間不同的蝕刻選擇比，硅基片1幾乎沒有被蝕刻。
如圖8D中所示，暴露的硅表面7被氧化。一層氧化硅薄膜7a形成于非晶硅薄膜7之上和一層氧化硅薄膜7形成于硅基片之上。它被氮氧化合，而不是將硅表面氧化。氧化硅薄膜或氮氧化硅薄膜的厚度被如此設置以使稍后過程中用于將氧化硅蝕刻的蝕刻劑難于穿透入該薄膜。該氮氧化硅薄膜具有小于氧化硅薄膜的蝕刻率，因而能夠減少由蝕刻引起的縮進量。
如圖8E中所示，使用CVD在整個基片表面上形成一層厚度例如為5nm的氮化硅薄膜8。氮化硅薄膜8的厚度如此設置以使熱磷酸蝕刻劑不穿透入氮化硅薄膜8。
如圖8F中所示，一層氧化硅層9被淀積以便填充該溝。如圖所示，有效區域臺肩被氧化硅薄膜7和氮化硅薄膜8的疊層所覆蓋，及氧化硅層9又覆蓋該疊層。
如圖8G中所示，完成CMP以便去除高于氮化硅薄膜3位置處的氧化硅層9的不需要部分。圖8G中所示狀態顯示被部分地去除的氮化硅薄膜3。CMP被執行至如此程度以使氮化硅薄膜3露出而又不被完全去除。
如圖8H中所示，使用熱磷酸將氮化硅薄膜去除。通過此蝕刻，暴露的氮化硅薄膜3和與前者接觸的氮化硅薄膜8被蝕刻。然而，由于氮化硅薄膜8的厚度被如此選擇以使熱磷酸無法穿透入氮化硅薄膜8，從而限制氮化硅薄膜8從它上表面縮進的數量。
如圖8I中所示，使用NH3+H2O+異丙醇(IPA)將非晶硅薄膜2a去除。
如圖8J中所示，氧化硅薄膜2和7a被去除。此蝕刻過程稍微地將氧化硅層9表面進行蝕刻。由于伸出的氮化物薄膜8很薄，它可能被去除。此后，一層犧牲薄膜被形成及完成離子注入和激活以便形成孔道10。在將犧牲薄膜去除之后，在有效區域的暴露表面上形成一層柵極氧化物薄膜。
如圖8K中所示，一層多晶硅薄膜被形成，用于覆蓋門絕緣薄膜11并且被成形以便形成一個柵電極12。有效區域臺肩被保持為由氧化硅薄膜7和氮化硅薄膜8所覆蓋。取決于過程條件，氧化硅層9的一部分被遺留于氮化硅薄膜8上。由于柵電極12被形成于此結構上，當一個電壓被加至柵電極上時，有效區域臺肩上的電場集中現象能夠得到緩解。一個大的張應力加于通道區域上。
已經結合優選實施例描述本發明。本發明不只限于上述實施例。顯然，專業人員能夠作出不同修改、改進及其組合。
權利要求
1.一種半導體器件，包括一個帶有半導體元件的硅基片；一個形成于所述硅基片中的隔離溝，用于隔離所述硅基片中有效區，所述隔離溝具有一個梯形的橫截面形狀并具有隨著離所述硅基片表面的深度的增加而逐漸變窄的寬度；一層形成于所述溝的一個表面上的第一襯墊絕緣薄膜，所述第一襯墊絕緣薄膜由厚度為1至5nm的氧化硅薄膜或氮氧化硅薄膜構成；一層形成于所述第一襯墊絕緣薄膜上的第二襯墊絕緣薄膜，所述第二襯墊絕緣薄膜由厚度為2至8nm的氮化硅薄膜構成；及一個隔離區，用于填埋由所述第二襯墊絕緣薄膜所限定的所述溝。
2.根據權利要求1的半導體器件，其中所述第二襯墊絕緣薄膜的上端從所述硅基片表面縮進的量大約小于10nm。
3.根據權利要求1的半導體器件，其中所述第一和第二襯墊絕緣薄膜從所述溝的各側壁延伸至所述硅基片的上表面。
4.根據權利要求3的半導體器件，其中所述隔離區包括一個延伸于所述硅基片上表面之上所述第二襯墊絕緣層上面的部分。
5.根據權利要求4的半導體器件，其中所述第二襯墊絕緣薄膜包括一個延伸于所述隔離區的所述延伸部分的側壁上面的部分。
6.根據權利要求1的半導體器件，其中所述第二襯墊絕緣薄膜具有1GPa或更大的張應力。
7.一種半導體器件，包括一個帶有半導體元件的硅基片；一個形成于所述硅基片中的隔離溝，用于對所述硅基片中有效區進行隔離，所述隔離溝一般具有一個大致梯形的橫截面形狀并具有隨著離所述硅基片表面的深度的增加而逐漸變窄的寬度且具有逐漸變寬的上半部分，所述隔離溝限定了帶有圓角臺肩的有效區；一層形成于所述溝的一個表面上的襯墊絕緣薄膜，所述襯墊絕緣薄膜由厚度為2至8nm的氮化硅薄膜構成；及一個隔離區，用于對由所述襯墊絕緣薄膜所限定的所述溝進行填埋。
8.根據權利要求7的半導體器件，其中有效區域臺肩的截面形狀近似地是一個圓的扇面形狀。
9.根據權利要求7的半導體器件，其中所述襯墊絕緣薄膜對有效區施加1GPa或更大的張應力。
10.根據權利要求7的半導體器件，還包括一層氧化硅底層襯墊層，位于所述溝表面和所述襯墊絕緣薄膜之間。
11.一種制造半導體器件的方法，包括以下步驟(a)在硅基片表面上形成一個拋光阻擋層，所述阻擋層包括一個下層氧化硅薄膜和一個上層氮化硅薄膜；(b)使用一個掩模對所述阻擋層和硅基片進行蝕刻以形成一條溝；(c)在暴露于所述溝中的硅基片的一個表面上形成第一襯墊絕緣薄膜，所述第一襯墊絕緣薄膜是具有1至5nm厚度的氧化硅薄膜或氮氧化硅薄膜；(d)在所述第一襯墊絕緣薄膜上形成第二襯墊絕緣薄膜，所述第二襯墊絕緣薄膜由具有2至8nm厚度的氮化硅薄膜構成；(e)在所述硅基片上淀積一個隔離層，所述隔離層用于填埋由所述第二襯墊絕緣薄膜所限定的所述溝；(f)通過將所述層用作一層拋光阻擋層而將所述隔離層的一個不需要部分拋光和去除；及(g)蝕刻所述阻擋層。
12.根據權利要求11的方法，還在所述步驟(b)于(c)之間包括以下步驟(h)對所述阻擋層的氧化硅薄膜進行側蝕刻以便形成氧化硅薄膜的縮進部分。
13.根據權利要求12的方法，其中所述阻擋層和所述第一和第二襯墊絕緣薄膜的氧化硅薄膜的厚度被如此設置以使所述縮進部分不被第一和第二襯墊絕緣薄膜所填充。
14.根據權利要求11的方法，還在所述步驟(b)與(c)之間包括以下步驟(i)對所述阻擋層的氮化硅薄膜進行蝕刻以便形成氧化硅薄膜的縮進部分并且部分地暴露底層氧化硅薄膜的一部分上表面。
15.根據權利要求11的方法，其中所述阻擋層自較低位置向上地包括一層氧化硅薄膜、一層非晶硅薄膜和一層氮化硅薄膜，及所述方法還在所述步驟(b)與(c)之間包括以下步驟(j)對所述非晶硅薄膜進行側蝕刻以便形成非晶硅薄膜的縮進部分。
16.根據權利要求11的方法，其中所述步驟(d)形成一層具有1GPa或更大張應力的氮化硅薄膜。
17.根據權利要求11的方法，其中所述步驟(g)包括使用熱磷酸對所述阻擋層的氮化硅薄膜進行蝕刻的步驟。
18.根據權利要求11的方法，其中所述步驟(g)包括使用稀氫氟酸或緩沖氫氟酸對所述阻擋層的氧化硅薄膜進行蝕刻的步驟。
19.一種制造半導體器件的方法，包括以下步驟(a)在硅基片表面上形成一個拋光阻擋層，所述阻擋層包括一個下層氧化硅薄膜和一個上層氮化硅薄膜；(b)使用一個掩模對所述阻擋層和硅基片進行蝕刻以在一個用于限定有效區的隔離區中形成一條溝；(c)對所述阻擋層的氧化硅薄膜進行側蝕刻以使氧化硅薄膜的側壁縮進；(d)對硅進行蝕刻以把由縮進的側壁所暴露的有效區的一個臺肩形成圓角；(e)在硅基片表面上形成一個襯墊絕緣薄膜，所述襯墊絕緣薄膜由具有2至8nm厚度的氮化硅薄膜構成；(f)在所述硅基片上淀積一層隔離層，所述隔離層用于填埋由所述襯墊絕緣薄膜所限定的所述溝；(g)通過將所述阻擋層用作一層拋光阻擋層而對所述隔離層的一個不需要部分進行拋光和去除；及(g)蝕刻所述阻擋層。
20.根據權利要求19的方法，其中所述步驟(e)形成一層具有1GPa或更大張應力的氮化硅薄膜。
21.根據權利要求19的方法，其中所述步驟(h)包括使用熱磷酸對所述氮化硅薄膜進行蝕刻的步驟。
全文摘要
一種半導體器件包括一塊帶有半導體元件的硅基片；一個形成于硅基片中的隔離溝，用于將硅基片中有效區域進行隔離，隔離溝具有一個梯形截面形狀，具有隨著離硅基片表面的深度加深而逐漸變窄的寬度；一層形成于溝表面上、由厚度為1至5nm的氧化硅薄膜或氮氧化硅薄膜組成的第一襯墊絕緣薄膜；一層形成于第一襯墊絕緣薄膜上、由厚度為2至8nm的氮化硅薄膜組成的第二襯墊絕緣薄膜；及一個用于把由第二襯墊絕緣薄膜所形成的溝進行填充的隔離區域。
文檔編號H01L21/762GK1445835SQ02152500
公開日2003年10月1日 申請日期2002年12月5日 優先權日2002年3月18日
發明者大田裕之, 入山靖德 申請人:富士通株式會社