一種電容器和一種晶體管及其制造方法

專利名稱：一種電容器和一種晶體管及其制造方法
技術領域：
本發明涉及一種電子元器件及其制造方法，尤指一種利用不同介電常數的絕緣插塞構成的電容器和晶體管及其制造方法，此外本發明還提供一種利用熱膨脹系數不同于基底的絕緣插塞構成的雙軸應變的晶體管和單軸應變的晶體管及其制造方法。
背景技術：
淺溝槽隔離結構(shallow trench isolation，STI)是0.25微米以下CMOS制程中最常使用的隔離元件。然而，隨著淺溝槽隔離結構的尺寸繼續縮小至0.15微米以下，來自于相鄰源極/漏極接合區偏壓的電場會容易穿透通道區。因此，會導致例如Vt擾動等的負面效應。為了消除場穿透效應，有人提出金屬屏蔽的淺溝槽隔離結構，是在隔離溝槽的襯氧化層形成后，填入一層導電材質，例如摻雜的復晶硅。將上述溝槽中的導電材質接地，可以提供良好的屏蔽效果，因此可以消除晶體管的窄寬效應(narrow width effect)和Vt擾動的問題。然而此種制程較為復雜。因此，有必要提出更好的隔離結構和制程。
另外，隨著柵極元件尺寸的縮小化，要使金屬氧化物半導體場效晶體管(MOSFET)元件能在低操作電壓下，具有高驅動電流和高速的效能是相當困難的。因此，許多人在努力尋求改善金屬氧化物半導體場效應晶體管元件的效能的方法。
利用應力引發的能帶結構變型來增加電子的遷移率，以增加場效晶體管的驅動電流，可改善場效晶體管元件的效能，且此種方法已被應用于各種元件中。這些元件的硅通道是處于雙軸拉伸或壓縮應變的情況。
傳統上，是借助在松弛的(relaxed)硅鍺(SiGe)層或基底上磊晶成長硅通道層，以制備拉伸應變的硅層。然而，在成長拉伸應變的硅通道層之前，通常需在硅基上成長晶格逐漸變形的Si1-xGex層，其中鍺的比例x是自0逐漸增加至0.2，以作為緩沖層，再接著于Si1-xGex緩沖層上成長一層松弛的SiGe層。此種方法有很多缺點，要成長不同莫耳比例的Si1-xGex層的制程相當難控制，相當費時，且成本相對提高。而且當Ge的莫耳比要增加時，所磊晶的Si1-xGex層的總厚度會隨之增加，因而產生許多的穿透性差排(threading dislocation)。
因此，有人提出將碳原子合并至硅鍺層中，以利用碳原子來減少硅鍺的晶格常數，使得硅鍺的晶格常數更接近硅，借此來減少應變，并允許成長較厚的硅鍺層，以及降低硼的擴散。但此種方法，更增加了硅鍺緩沖層的制程困難度。
已有研究指出利用硅通道處于雙軸拉伸應變的情況中來增加電子的遷移率，及利用硅鍺通道處于雙軸壓縮應變的情況中來增加電洞的遷移率。然而，結合具有雙軸拉伸應變的硅通道的NMOS晶體管及具有雙軸壓縮應變的硅鍺通道的PMOS晶體管的CMOS制程技術是難以實現的。在晶體管的制造上有利用如上述厚的緩沖層或其他復雜多層結構等許多應變層制造方法，此些方法并不易于整合到傳統的CMOS制程中。
因此，為了制造具有高驅動電流和高速的效能的金屬氧化物半導體場效晶體管元件，亟待針對上述問題謀求改善之道。

發明內容
有鑒于此，本發明的目的提供一種可以消除場穿透效應的問題的淺溝槽隔離結構的制程，并同時制造可加強場穿透效應的淺溝槽隔離結構(以下稱為絕緣插塞)，以應用于一些需要耦合(coupling)效應的元件，例如電容、晶體管等。
此外，本發明的另一目的是提供一種較簡單的方法來形成具有雙軸拉伸或壓縮應變的通道的晶體管，以及具有單軸應變的通道的晶體管。
本發明的再一目的是提供一種利用不同介電常數的絕緣插塞構成的電容器和晶體管及其制造方法，其中低介電常數的絕緣插塞是作為元件隔離之用，高介電常數的絕緣插塞是作為耦合之用，例如電容器介電層或柵極絕緣層。
為了實現上述目的，本發明提供了一種利用不同介電常數的絕緣插塞構成的電容器，其結構包括將第一低介電常數絕緣插塞和第二高介電常數絕緣插塞設置于基底中，其中第一低介電常數絕緣插塞至少定義出一電容區，第二高介電常數絕緣插塞位于電容區中，并將電容區分隔為第一電極區和第二電極區。并將第一電極板和第二電極板分別設于基底中的第一電極區和第二電極區、其中第一低介電常數絕緣插塞的深度以及第二高介電常數絕緣插塞的深度比第一和第二電極板的深度深。
上述的電容器若為n+對n+電容器，則第一和第二電極板是為n+接合區；若為p+對p+電容器，則第一和第二電極板是為p+接合區。
本發明還提供一種利用上述不同介電常數的絕緣插塞構成的電容器的制造方法，其制造方法簡述如下在基底中形成第一溝槽和第二溝槽，其中第一溝槽至少定義出電容區，第二溝槽位于電容區中，并將電容區分隔為第一電極區和第二電極區。在該第一溝槽和第二溝槽中分別形成第一低介電常數絕緣插塞和第二高介電常數絕緣插塞。同時在基底中的第一電極區和第二電極區中分別形成第一電極板和第二電極板，其中介于第一電極板和第二電極板之間的第二高介電常數絕緣插塞的深度比第一和第二電極板的深度深。
依據本發明的實施例，上述電容器的第一低介電常數絕緣插塞的材質可為含氟化學氣相沉積氧化物(Dk≈3-3.5)或旋涂式低介電常數介電材質(Dk≈2-3)。上述電容器的第二高介電常數絕緣插塞的材質可為Al2O5、Ta2O5(Dk≈25)或HfO2(Dk≈30)。
此外，本發明還提供一種利用不同介電常數的絕緣插塞構成的晶體管，其結構為將第一低介電常數絕緣插塞和第二高介電常數絕緣插塞設置于基底中，其中第一低介電常數絕緣插塞定義出一主動區，第二高介電常數絕緣插塞位于主動區中，并將主動區分隔為一柵極區和一源極/漏極區。將柵極電極設于基底的柵極區，其中第一低介電常數絕緣插塞和第二高介電常數絕緣插塞的深度比柵極電極的深度深。并將第一導電性的漏極、第二導電性的井區、和第一導電性的共用源極，疊堆設置于基底的源極/漏極區，其中一通道區位于第二導電性井區的第二高介電常數絕緣插塞的側壁。
上述的晶體管中，柵極電極為具有第一導電性的接合區，且在柵極電極下方具有第二導電性的摻雜區。
本發明同樣提供了一種利用上述不同介電常數的絕緣插塞構成的晶體管的制造方法，其制造方法簡述如下在基底中形成第一溝槽和第二溝槽，其中第一溝槽定義出一主動區，第二溝槽位于主動區中，并將主動區分隔為柵極區和源極/漏極區。于第一溝槽和第二溝槽中分別形成第一低介電常數絕緣插塞和第二高介電常數絕緣插塞。于柵極區形成柵極電極，其中第一低介電常數絕緣插塞和第二高介電常數絕緣插塞的深度比柵極電極的深度深。并于源極/漏極區形成第一導電性的共用源極和第一導電性的漏極，并于共用源極和漏極之間形成第二導電性的井區，第一導電性的漏極、第二導電性的井區和第一導電性的共用源極是疊置于源極/漏極區，且一通道區位于第二導電性的井區的第二高介電常數絕緣插塞的側壁。
依據本發明的實施例，上述晶體管的第一低介電常數絕緣插塞的材質可為含氟化學氣相沉積氧化物(Dk≈3-3.5)或旋涂式低介電常數介電材質(Dk≈2-3)。上述晶體管的第二高介電常數絕緣插塞的材質可為Al2O5、Ta2O5(Dk≈25)或HfO2(Dk≈3O)。
再者，本發明還提供一種利用熱膨脹系數不同于基底的絕緣插塞構成的雙軸應變的晶體管和單軸應變的晶體管及其制造方法，若絕緣插塞的熱膨脹系數比基底大，則于主動區可形成雙軸拉伸應變通道的晶體管；若絕緣插塞的熱膨脹系數比基底小，則于主動區可形成雙軸壓縮應變通道的晶體管；若在主動區的一相對邊形成熱膨脹系數較大的絕緣插塞，另一相對邊形成熱膨脹系數較小的絕緣插塞，則于主動區可形成單軸應變的晶體管。
本發明提供的一種雙軸應變的晶體管，其結構為將一熱膨脹系數不同于基底的絕緣插塞設于基底中，其中此絕緣插塞是借以定義出主動區，并將晶體管設于上述的主動區。
上述的雙軸應變的晶體管中，當設于基底中的絕緣插塞的熱膨脹系數大于基底時，晶體管為雙軸拉伸應變的晶體管，或者為NMOS晶體管。在此情況下，如果基底為硅基底，則上述的絕緣插塞的材質可為氧化鉛(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)或氮化硅(SiN)。
上述的雙軸應變的晶體管中，當設于基底中的絕緣插塞的熱膨脹系數小于基底時，晶體管為雙軸壓縮應變的晶體管，或者為PMOS晶體管。在此情況下，如果基底為硅基底，則上述的絕緣插塞的材質可為氧化硅(SiO2)。
本發明提供的一種上述利用熱膨脹系數不同于基底的絕緣插塞來形成具有雙軸應變的晶體管的方法，其方法簡述如下在基底中形成溝槽借以定義出一主動區。于溝槽中形成熱膨脹系數不同于基底的絕緣插塞。并于主動區形成晶體管。
另外，本發明提供一種單軸應變的晶體管，其結構為將一對具有第一膨脹系數的第一絕緣插塞和一對具有第二膨脹系數的第二絕緣插塞設于該基底中，其中此對具有第一膨脹系數的第一絕緣插塞和此對具有第二膨脹系數的第二絕緣插塞定義出一主動區，此對具有第一膨脹系數的第一絕緣插塞位于主動區的相對邊，和此對具有第二膨脹系數的第二絕緣插塞位于主動區的另一相對邊。并將晶體管設于主動區。
上述的晶體管中，基底可為硅基底，第一熱膨脹系數比硅大，第二熱膨脹系數比硅小。在此情況下，第一絕緣插塞可為氧化錯(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)或氮化硅(SiN)，第二絕緣插塞的材質可為氧化硅(SiO2)。
本發明提供的一種上述利用熱膨脹系數不同于基底的絕緣插塞來形成具有單軸應變的晶體管的方法，其方法簡述如下在基底中形成一對第一溝槽和一對第二溝槽，其中此對第一溝槽和此對第二溝槽定義出一主動區，此對第一溝槽位于主動區的相對邊，此對第二溝槽位于主動區的另一相對邊。于此對第一溝槽中形成一對具有第一膨脹系數的第一絕緣插塞，并于此對第二溝槽中形成一對具有第二膨脹系數的第二絕緣插塞。于主動區形成晶體管。
本發明的有益效果是，以上所述的各種元件，是與淺溝槽隔離結構的制程相結合，且均可與傳統的CMOS制程相容。本技術領域的普通技術人員，可根據電路設計上的需要，在同一晶片上將上述的利用不同介電常數的絕緣插塞構成的電容器、利用不同介電常數的絕緣插塞構成的晶體管、利用熱膨脹系數不同于基底的絕緣插塞構成的雙軸拉伸應變的晶體管、利用熱膨脹系數不同于基底的絕緣插塞構成的雙軸壓縮應變的晶體管、以及利用熱膨脹系數不同于基底的絕緣插塞構成的單軸應變的晶體管做任意組合或搭配。
因此，本發明可輕易地結合具有雙軸拉伸應變的通道的NMOS晶體管及具有雙軸壓縮應變的硅鍺通道的PMOS晶體管的CMOS制程技術，而達到在同一晶片上同時提升PMOS晶體管和NMOS晶體管的驅動電流和高速的效能。此為傳統方法所無法達到的。
為讓本發明的上述目的、特征及優點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明如下。


圖1A和圖1B是表示利用不同介電常數的絕緣插塞構成的電容器的制造方法的示意圖；圖2表示圖1A的上視圖，其中圖1A是圖2的I-I線的剖面圖；圖3表示圖1B的等效電路圖；圖4A至圖4B表示利用不同介電常數的絕緣插塞構成的垂直型的NMOS晶體管的制造方法的示意圖；圖5表示利用不同介電常數的絕緣插塞構成的垂直型的PMOS晶體管的示意圖；圖6表示利用熱膨脹系數不同于基底的絕緣插塞構成的具有雙軸拉伸應變的晶體管的上視圖；圖7是圖6沿VII-VII線剖面圖；圖8表示利用熱膨脹系數不同于基底的絕緣插塞構成的具有雙軸壓縮應變的晶體管的上視圖；圖9是表示利用熱膨脹系數不同于基底的絕緣插塞構成的具有單軸應變的晶體管的上視圖；圖10A至圖10G表示在基底中利用不同材質的絕緣插塞的方法的示意圖。
具體實施例方式
本發明在淺溝槽隔離制程中，將具有不同介電常數(Dk)的介電材質導入其中，而將一些電子元件與淺溝槽隔離制程相結合。舉例而言，形成具有不同介電常數的絕緣插塞，并利用不同介電常數的絕緣插塞構成電容器和/或晶體管。以下特以實施例1和例2做說明。
此外，本發明在淺溝槽隔離制程中，將具有不同熱膨脹系數(α)的介電材質導入其中，利用熱膨脹系數不同于基底的絕緣插塞，借以形成具有雙軸拉伸應變的晶體管、具有雙軸壓縮應變的晶體管、以及具有單軸應變的晶體管。以下特以實施例3做說明。
實施例1利用不同介電常數的絕緣插塞構成的電容器及其制造方法請同時參照圖1A、圖1B、圖2和圖3，圖1B是與圖2的I-I剖面相關，圖3是為圖1B的電容器的等效電路圖。
如圖所示，本發明所提供的利用不同介電常數的絕緣插塞構成的電容器，是與淺溝擋隔離結構相整合。首先，將低介電常數絕緣插塞112和高介電常數絕緣插塞114設置于基底100中，其中低介電常數絕緣插塞112至少定義出一電容區106，高介電常數絕緣插塞114位于電容區106中，并將電容區106分隔為第一電極區108a和第二電極區108b。此高介電常數絕緣插塞114是用以做為電容器介電層。
將第一電極板120a和第二電極板120b分別設于基底100中的第一電極區108a和第二電極區108b，其中低介電常數絕緣插塞112的深度以及高介電常數絕緣插塞114的深度比第一和第二電極板120a和120b的深度深。
上述的第一電極板120a和第二電極板120b可為n+接合區(n+junction)或p+接合區(p+junction)。若為前者，則電容器為n+對n+電容器(n+to n+capacitor)；若為后者，則電容器為p+對p+電容器(p+to p+capacitor)，若為p+接合區，則與基底100(通常為p型基底)之間隔有一n井(n-well)以下將舉例說明此電容器的制造方法。
請參照圖1A和圖2，圖1A是圖2的I-I剖面圖。首先，在基底100中形成溝槽102和104，其中溝槽102至少定義出電容區106，溝槽104位于電容區106中，并將電容區106分隔為電極區108a和108b。接著，于溝槽102中形成低介電常數絕緣插塞112，并于溝槽104中形成高介電常數絕緣插塞114。其中，低介電常數絕緣插塞112是用以做電性隔離之用，而高介電常數絕緣插塞114是用以提供電容耦合(coupling)之用，高介電常數絕緣插塞114在此是作為電容器介電層。
上述的溝槽102和104是利用一道蝕刻步驟同時形成于基底100中，至于溝槽102和104中的低介電常數絕緣插塞112和高介電常數絕緣插塞114的形成，是先后形成，可先形成低介電常數絕緣插塞112再形成高介電常數絕緣插塞114，或者先形成高介電常數絕緣插塞114再形成低介電常數絕緣插塞112。此部份的詳細制程，將在后面做說明。
上述的低介電常數絕緣插塞112的材質可為含氟化學氣相沉積氧化物(Dk≈3-3.5)、旋涂式低介電常數介電材質(Dk≈2-3)、或其他類似此性質的材料。
上述的高介電常數絕緣插塞114的材質可為Al2O5、Ta2O5(Dk≈25)、HfO2(Dk≈30)、或其他類似此性質的材質。
接著請同時參照圖1B和圖3，同時在基底100中的電極區108a和108b中分別形成電極板120a和120b，所形成的電容器的等效電路圖如圖3所示。其中介于電極板120a和120b之間的高介電常數絕緣插塞104的深度比電極板120a和120b的深度深，使兩電極板120a和120b不會互相短路。
上述的電極板120a和120b可利用離子植入法所形成的n+接合區或p+接合區。若電極板120a和120n為n+接合區，則電容器為n+對n+電容器；若電極板120a和120b為p+接合區，則電容器為p+對p+電容器，若為p+接合區，則與基底100(通常為p型基底)之間隔有一n井(n-well)。
所形成的電容器的電容量與溝槽104的大小、填入溝槽104中的材質的介電常數的大小、以及電極板120a和120b與高介電常數絕緣插塞114的接觸面積相關。值得注意的是，由n+或p+接合區構成的電極板120a和120b可由增加摻質植入的能量來增加電極板120a和120b的面積。
實施例2利用不同介電常數的絕緣插塞構成的晶體管及其制造方法垂直型NMOS晶體管請參照圖4A和圖4B，其為垂直型的NMOS晶體管的結構示意圖。
如圖所示，本發明所提供的利用不同介電常數的絕緣插塞構成的晶體管，是與淺溝槽隔離結構相整合。首先，將低介電常數絕緣插塞412和高介電常數絕緣插塞414設置于基底400中，其中低介電常數絕緣插塞412定義出一主動區AA，高介電常數絕緣插塞414位于主動區AA中，并將主動區AA分隔為一柵極區408b和一源極/漏極區408a。高介電常數絕緣插塞414在此是做為晶體管的柵極絕緣層。
將柵極電極420設于基底400的柵極區408b，其中低介電常數絕緣插塞412和高介電常數絕緣插塞414的深度比柵極電極420的深度深。
并將第一導電性的漏極424、第二導電性的井區428、和第一導電性的共用源極426疊堆設置于基底400的源極/漏極區408a，其中一通道區430位于第二導電性井區428的高介電常數絕緣插塞414的側壁。
此外，在上述的晶體管中，柵極電極420為具有第一導電性的接合區，且在柵極電極420下方具有一第二導電性的摻雜區422。
上述的第一導電性和第二導電性是分別指n型和p型。
垂直型PMOS晶體管請參照圖5，為垂直型的PMOS晶體管的結構示意圖。
如圖所示，本發明所提供的利用不同介電常數的絕緣插塞構成的晶體管，是與淺溝擋隔離結構相整合。首先，將低介電常數絕緣插塞512和高介電常數絕緣插塞514設置于基底500中，其中低介電常數絕緣插塞512定義出一主動區AA，高介電常數絕緣插塞514位于主動區AA中，并將主動區AA分隔為一柵極區508b和一源極/漏極區508a。高介電常數絕緣插塞514在此作為晶體管的柵極絕緣層。
將柵極電極520設于基底500的柵極區508b，其中低介電常數絕緣插塞512和高介電常數絕緣插塞514的深度比柵極電極520的深度深。
并將第一導電性的漏極524、第二導電性的井區528、和第一導電性的共用源極526疊堆設置于基底500的源極/漏極區508a，其中一通道區530位于第二導電性井區528的高介電常數絕緣插塞514的側壁。
此外，在上述的晶體管中，柵極電極520為具有第一導電性的接合區，且在柵極電極520下方具有一第二導電性的摻雜區522。
上述的第一導電性和第二導電性是分別指p型和n型。
以下將舉例說明垂直型NMOS晶體管和PMOS晶體管的制造方法。
垂直型NMOS晶體管以下配合圖4A和圖4B詳細說明垂直型NMOS晶體管的制造方法。
請參照圖4A，首先，提供一基底400，例如是p型基底，接著在基底400中同時形成溝槽402和404，其中溝槽402定義出主動區(active area)AA，溝槽404位于主動區AA中，并將主動區AA分隔為柵極區408b和源極/漏極區408a。接著，在溝槽402中形成低介電常數絕緣插塞412，并于溝槽404中形成高介電常數絕緣插塞414。其中，低介電常數絕緣插塞412是用以做電性隔離之用，而高介電常數絕緣插塞414是用以提供晶體管耦合之用，高介電常數絕緣插塞414在此是作為晶體管的柵極絕緣層。
上述的溝槽402和404是利用一道蝕刻步驟同時形成于基底400中，至于溝槽402和404中的低介電常數絕緣插塞412和高介電常數絕緣插塞414的形成，是先后形成，可先形成低介電常數絕緣插塞412再形成高介電常數絕緣插塞414，或者先形成高介電常數絕緣插塞414再形成低介電常數絕緣插塞412。
上述的低介電常數絕緣插塞412的材質可為含氟化學氣相沉積氧化物(Dk≈3-3.5)、旋涂式低介電常數介電材質(Dk≈2-3)、或其他類似此性質的材質。
上述的高介電常數絕緣插塞414的材質可為Al2O5、Ta2O5(Dk≈25)、HfO2(Dk≈30)、或其他類似此性質的材質。
接著，在已形成低介電常數絕緣插塞412和高介電常數絕緣插塞414的基底400中形成深n井(deep n well)DNW。
接著請參照圖4B，在柵極區408b形成柵極電極420，其中低介電常數絕緣插塞412和高介電常數絕緣插塞414的深度比柵極電極420的深度深。此柵極電極420是由n+接合區構成。此外，必須在柵極電極420下方形成一p型摻雜區422，用以將柵極電極420和深n井DNW做電性隔離。
在源極/漏極區408a方面，形成n+漏極424和p井428，在p井428下方的源極426為由深井區DNW構成的共用源極426。上述的p井428是用以隔離源極426和漏極424，而源極426和漏極424之間的通道區430是位于p井428的高介電常數絕緣插塞414的側壁。
當上述的柵極電極420、源極426、漏極424和基底400分別耦接VG、VS、VD和接地等電壓后，則可控制此晶體管的開關。
上述的NMOS晶體管可應用在任何共用源極(common source，簡稱CS)的電路設計，例如微分放大器。
垂直型PMOS晶體管同樣地，上述NMOS晶體管的制程也可用在形成垂直型的PMOS晶體管。以下將配合圖5概述垂直型PMOS晶體管的制造方法，與上述NMOS晶體管相似的制程則省略。
在提供的p型基底500中，形成低介電常數絕緣插塞512和高介電常數絕緣插塞514。其中，低介電常數絕緣插塞512是用以做電性隔離之用，借以定義出主動區AA。另外，高介電常數絕緣插塞514位于主動區AA中，并將主動區AA分隔為柵極區508b和源極/漏極區508a，并用以提供晶體管耦合之用，在此是做為晶體管的柵極絕緣層。
上述的低介電常數絕緣插塞512的材質可為含氣化學氣相沉積氧化物(Dk≈3-3.5)、旋涂式低介電常數介電材質(Dk≈2-3)、或其他類似此性質的材料。
上述的高介電常數絕緣插塞514的材質可為Al2O5、Ta2O5(Dk≈25)、HfO2(Dk≈30)、或其他類似此性質的材料。
接著，在柵極區形成柵極電極520，而且低介電常數絕緣插塞512和高介電常數絕緣插塞514的深度必須比柵極電極520的深度深。此柵極電極520是由p+接合區構成。此外，必須于柵極電極520下方形成一n型摻雜區522，用以將柵極電極520和p型基底500做電性隔離。
至于在源極/漏極區方面，形成漏極524和n井528，在n井528下方的源極526為借由p型基底500而相連接的共用源極526。上述的n井528是用以隔離源極526和漏極524，而源極526和漏極524之間的通道區530是位于n井528的高介電常數絕緣插塞514的側壁。
實施例3利用熱膨脹系數不同于基底的絕緣插塞構成的具有應變的晶體管及其制造方法。
1.具有雙軸拉伸應變(tensile stress)的晶體管請參照圖6和圖7，其中圖7為圖6的VII-VII剖面圖。首先，提供基底600，例如是單晶硅基底，并于基底600中形成溝槽602，此溝槽602定義出主動區AA。接著，將熱膨脹系數比基底600大的絕緣材質填入溝槽602中形成絕緣插塞612。可選用的絕緣材質可為氧化鋯(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)、氮化硅(SiN)或其他類似此性質的材質，其性質請參考表一。
接著，于主動區AA形成晶體管T。
由于填入溝槽602的材質的熱膨脹系數比基底600大，使得在經過半導體制程中所需的高溫沉積或熱回火制程后，絕緣插塞612自高溫降溫時的收縮速度會比硅基底600快，因此絕緣插塞612會拉伸主動區AA的晶格，如圖中的箭頭所示，而造成晶格的雙軸變形。根據研究，此種雙軸拉伸變形的晶格，對NMOS晶體管而言，可提升n型摻質于通道區的遷移率(mobility)。
表一 一些絕緣材質的熱膨脹系數及楊氏系數


2.具有雙軸壓縮應變(compressive stress)的晶體管請參照圖8，提供基底800，例如是單晶硅基底，并于基底中形成溝槽802，此溝槽802定義出主動區AA。接著，將熱膨脹系數比基底800小的絕緣材質填入溝槽802中形成絕緣插塞812。可選用的絕緣材質可為氧化硅(SiO2)或其他類似此性質的材料，其性質請參考表一。
接著，在主動區AA形成晶體管。
由于填入溝槽802的材質的熱膨脹系數比基底800小，使得在經過半導體制程中所需的高溫沉積或熱回火制程后，絕緣插塞812自高溫降溫時的收縮速度會比硅基底100慢，因此絕緣插塞812會擠壓主動區AA的晶格，如圖中的箭頭所示，而造成晶格的雙軸變形。根據研究，此種雙軸壓縮變形的晶格，對PMOS晶體管而言，可提升p型摻質于通道區的遷移率。
3.具有單軸應變的晶體管如圖9所示，提供基底900，例如是單晶硅基底，并于基底900中形成第一對溝槽902和第二對溝槽904，這些溝槽902和904定義出主動區AA，其中第一對溝槽902位于主動區AA的相對邊，第二對溝槽904位于主動區AA的另一相對邊。
接著，在第一對溝槽902中形成一具有第一膨脹系數(例如比硅的膨脹系數大)的絕緣插塞912。并于第二對溝槽904中形成一具有第二膨脹系數(例如比硅的膨脹系數小)的絕緣插塞914。因此，形成絕緣插塞912可選用的絕緣材質可為氧化鋯(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)、氮化硅(SiN)或其他類似此性質的材料，形成絕緣插塞914可選用的絕緣材質可為氧化硅(SiO2)或其他類似此性質的材質。
接著，于主動區AA形成晶體管T。
由于填入溝槽902的材質的熱膨脹系數比基底900大，使得在經過半導體制程中所需的高溫沉積或熱回火制程后，絕緣插塞912自高溫降溫時的收縮速度會比硅基底900快，因此絕緣插塞912會拉伸主動區AA的晶格，如圖中的箭頭所示，而造成晶格的x軸拉伸變形。相對地，由于填入溝槽904的材質的熱膨脹系數比基底900大，使得在經過半導體制程中所需的高溫沉積或熱回火制程后，絕緣插塞914自高溫降溫時的收縮速度會比硅基底900慢，因此絕緣插塞914會擠壓主動區AA的晶格，如圖中的箭頭所示，而造成晶格的y軸壓縮變形。
以上所述的各種元件，是與淺溝槽隔離結構的制程相結合，且均可與CMOS制程相容。本技術領域的普通技術人員，可根據電路設計上的需要，在同一晶片上將上述的利用不同介電常數的絕緣插塞構成的電容器、利用不同介電常數的絕緣插塞構成的晶體管、利用熱膨脹系數不同于基底的絕緣插塞構成的雙軸拉伸應變的晶體管、利用熱膨脹系數不同于基底的絕緣插塞構成的雙軸壓縮應變的晶體管、以及利用熱膨脹系數不同于基底的絕緣插塞構成的單軸應變的晶體管做任意組合或搭配。
因此，本發明可輕易地結合具有雙軸拉伸應變的通道的NMOS晶體管及具有雙軸壓縮應變的硅鍺通道的PMOS晶體管的CMOS制程技術，而達到在同一晶片上同時提升PMOS晶體管和NMOS晶體管的驅動電流和高速的效能。此為傳統方法所無法達到的。
實施例4在基底中形用不同材質的絕緣插塞的方法在上述的實施例1、2和3中，均需在溝槽中填入不同材質的絕緣材，例如具有不同介電常數的絕緣材質或/和具有不同熱膨脹系數的絕緣材質，以下將配合圖10A至第10G圖詳細說明可與CMOS制程相整合的制造方法。在此實施例中是以填入兩種不同介電常數的絕緣材質為例，然而，本發明并不限定于填入兩種材質，可依需要將以下制程改成填入三種或四種以上的材質。
首先請參照圖10A，提供一基底300，例如是半導體基底，較佳的是硅基底，在基底300表面形成一層掩膜層302，并在此掩膜層302上覆蓋一層光阻層308，并將此光阻層308的圖案轉移至掩膜層302和基底300中，以于基底300中形成溝槽310a和310b。之后移除光阻層308。
其中上述的掩膜層302較佳是由墊氧化層304和氮化硅層306所構成，墊氧化層304較佳的厚度約為80-150埃，氮化硅層306較佳的厚度約為800～1500埃。其中于基底300所形成的溝槽310a和310b的深度約為0.3-0.5微米。
接著請參照圖10B，在溝槽310a和310b中的基底300表面形成一層襯層312，其材質例如為厚度約100-200埃的氧化層。
接著于已形成襯層312的基底300上沉積一層具有第一介電常數的第一介電層314，此第一介電常數例如是相對低介電常數，此低介電常數的第一介電層314的材質例如是氧化硅(介電常數約為3.9，沉積方法例如是CVD、SACVD、HDP-CVD等)、含氟CVD氧化硅(介電常數約為3.0-3.5)、旋涂式低介電材質(介電常數約為2-3)、或其他類似此性質的材料。沉積完上述的低介電常數的第一介電層314后，進行回火制程，以使沉積的低介電常數的第一介電層314致密化。
接著請參照圖10C，進行化學機械研磨制程，并以掩膜層302作為終止層，以于溝槽310a和310b中形成第一淺溝槽隔離結構314a和314b。
接著請參照圖10D，于第一淺溝槽隔離結構314a和314b和掩膜層302上形成一層圖案化的光阻層316，進行微影蝕刻制程，以移除部份區域的第一淺溝槽隔離結構314b，而裸露出此區域的溝槽310b的表面，剩余的第一淺溝槽隔離結構標示為314a。接著移除光阻層316。
接著請參照圖10E，在移除光阻層316后，于裸露出的溝槽310b表面形成一層襯層322，其材質例如為厚度約40-80埃的氧化層。
接著在已形成襯層322的基底300上沉積一層具有第二介電常數的第二介電層324，此第二介電常數例如是相對高介電常數，此高介電常數的第二介電層324的材質例如是Al2O5、Ta2O5(介電常數約為25)、HfO2(介電常數約為30)、或其他類似此性質的材料。沉積完上述的高介電常數的第二介電層324后，進行回火制程，以使沉積的高介電常數的第二介電層324致密化。
接著請參照圖10F，進行化學機械研磨制程，并以掩膜層302做為終止層，以于溝槽310b中形成第二淺溝槽隔離結構324a。
接著請參照圖10G，移除掩膜層302。之后并進行后續的制程。
根據上述實施例4所述，其制程可總結為(1)在基底上形成圖案化的掩膜層；
(2)將圖案化的掩膜層的圖案轉移至基底中，以于基底中形成溝槽；(3)在溝槽中形成第一絕緣插塞；(4)移除第一部份第一絕緣插塞；以及(5)在溝槽中形成第二絕緣插塞取代移除的第一部份的第一絕緣插塞，若必須填入二種以上的絕緣材質，則根據需要重覆上述步驟(4)和(5)即可。意即若必須填入第三種的絕緣材質，則增加如下的步驟(6)和(7)(6)移除第二部份第一絕緣插塞；以及(7)于溝槽中形成第三絕緣插塞取代移除的第二部份的第一絕緣插塞。
雖然本發明已以較佳實施例揭露如上，但是并非用以限制本發明，本技術領域的普通技術人員，在不脫離本發明的精神和范圍內，做出的等效結構變換，均包含在本發明的專利范圍內。
權利要求
1.一種利用不同介電常數的插塞構成的電容器的制造方法，其特征在于，包括在一基底中形成一第一溝槽和一第二溝槽，其中該第一溝槽至少定義出一電容區，該第二溝槽位于該電容區中，并將該電容區分隔為一第一電極區和一第二電極區；在該第一溝槽中形成一具有第一介電常數的第一插塞；在該第二溝槽中形成一具有第二介電常數的第二插塞，其中該第一介電常數和該第二介電常數不同；以及同時在該基底中的該第一電極區和該第二電極區中分別形成一第一電極板和一第二電極板，其中介于該第一電極板和該第二電極板之間的該具有第二介電常數的第二插塞的深度比該第一和第二電極板的深度深。
2.如權利要求1所述的利用不同介電常數的插塞構成的電容器的制造方法，其特征在于，該具有第一介電常數的第一插塞的材質是選自由含氟化學氣相沉積氧化物(Dk≈3-3.5)和旋涂式低介電常數介電材質(Dk≈2-3)所組成的族群中，該具有第二介電常數的第二插塞的材質是選自由Al2O5、Ta2O5(Dk≈25)和HfO2(Dk≈30)所組成的族群中。
3.一種利用不同介電常數的插塞構成的晶體管的制造方法，其特征在于，包括在一基底中形成一第一溝槽和一第二溝槽，其中該第一溝槽定義出一主動區，該第二溝槽位于該主動區中，并將該主動區分隔為一柵極區和一源極/漏極區；在該第一溝槽中形成一具有第一介電常數的第一插塞；在該第二溝槽中形成一具有第二介電常數的第二插塞，其中該第一介電常數和該第二介電常數不同；在該柵極區形成一柵極電極，其中該具有第一介電常數的第一插塞和該具有第二介電常數的第二插塞的深度比該柵極電極的深度深；以及在該源極/漏極區形成一第一導電性的共用源極和一第一導電性的漏極，并于該共用源極和該漏極之間形成一第二導電性的井區，該第一導電性的漏極、該第二導電性的井區和該第一導電性的共用源極是疊置于該源極/漏極區，且一通道區位于該第二導電性的井區的該具有第二介電常數的第二插塞的側壁。
4.如權利要求3所述的利用不同介電常數的插塞構成的晶體管的制造方法，其特征在于，所述的柵極電極為具有第一導電性的接合區，在該柵極電極下方具有一第二導電性的摻雜區。
5.如權利要求3所述的利用不同介電常數的插塞構成的晶體管的制造方法，其特征在于，所述的具有第一介電常數的第一插塞的材質是選自由含氟化學氣相沉積氧化物(Dk≈3-3.5)和旋涂式低介電常數介電材質(Dk≈2-3)所組成的族群中，該具有第二介電常數的第二插塞的材質是選自由Al2O5、Ta2O5(Dk≈25)和HfO2(Dk≈30)所組成的族群中。
6.一種利用熱膨脹系數不同于基底的插塞構成具有雙軸應變的晶體管的制造方法，其特征在于，包括提供一基底；在該基底中形成一溝槽借以定義出一主動區；在該溝槽中形成一熱膨脹系數不同于該基底的插塞；以及在該主動區形成一晶體管。
7.如權利要求6所述的利用熱膨脹系數不同于基底的插塞構成具有雙軸應變的晶體管的制造方法，其特征在于，所述的基底為硅基底，該插塞的膨脹系數比硅大，且該晶體管為NMOS晶體管。
8.如權利要求6所述的利用熱膨脹系數不同于基底的插塞構成具有雙軸應變的晶體管的制造方法，其特征在于，所述的形成該插塞的材質是選自由氧化鋯(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)和氮化硅(SiN)所組成的族群中。
9.如權利要求6所述的利用熱膨脹系數不同于基底的插塞構成具有雙軸應變的晶體管的制造方法，其特征在于，所述的基底為硅基底，該插塞的膨脹系數比硅小，且該晶體管為PMOS晶體管。
10.如權利要求9所述的利用熱膨脹系數不同于基底的插塞構成具有雙軸應變的晶體管的制造方法，其特征在于，所述的形成該插塞的材質為氧化硅(SiO2)。
11.一種利用熱膨脹系數不同于基底的插塞構成具有單軸應變的晶體管的制造方法，其特征在于，包括提供一基底；在該基底中形成一對第一溝槽和一對第二溝槽，其中該對第一溝槽和該對第二溝槽定義出一主動區，該對第一溝槽位于該主動區的相對邊，該對第二溝槽位于該主動區的另一相對邊；在該對第一溝槽中形成一對具有第一膨脹系數的第一插塞；在該對第二溝槽中形成一對具有第二膨脹系數的第二插塞；以及在該主動區形成一晶體管。
12.如權利要求11所述的利用熱膨脹系數不同于基底的插塞構成具有單軸應變的晶體管的制造方法，其特征在于，所述的基底為硅基底，第一熱膨脹系數比硅大，第二熱膨脹系數比硅小。
13.如權利要求12所述的利用熱膨脹系數不同于基底的插塞構成具有單軸應變的晶體管的制造方法，其特征在于，所述的形成該對第一插塞的材質是選自由氧化鋯(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)和氮化硅(SiN)所組成的族群中，形成該對第二插塞的材質為氧化硅(SiO2)。
14.一種利用不同介電常數的插塞構成的電容器，其特征在于，包括一基底；一具有第一介電常數的第一插塞和一具有第二介電常數的第二插塞，設置于該基底中，其中該具有第一介電常數的第一插塞至少定義出一電容區，該具有第二介電常數的第二插塞位于該電容區中，并將該電容區分隔為一第一電極區和一第二電極區，其中該第一介電常數和該第二介電常數不同；以及一第一電極板和一第二電極板，分別設于該基底中的該第一電極區和該第二電極區，其中該具有第一介電常數的第一插塞的深度以及該具有第二介電常數的第二插塞的深度比該第一和第二電極板的深度深。
15.一種利用不同介電常數的插塞構成的晶體管，其特征在于，包括一基底；一具有第一介電常數的第一插塞和一具有第二介電常數的第二插塞，設置于該基底中，其中該具有第一介電常數的第一插塞定義出一主動區，該具有第二介電常數的第二插塞位于該主動區中，并將該主動區分隔為一柵極區和一源極/漏極區，其中該第一介電常數和該第二介電常數不同；一柵極電極，設于該基底的該柵極區，其中該具有第一介電常數的第一插塞和該具有第二介電常數的第二插塞的深度比該柵極電極的深度深；以及一第一導電性的漏極、一第二導電性的井區、和一第一導電性的共用源極，疊堆設置于該基底的該源極/漏極區，其中一通道區位于該第二導電性井區的該具有第二介電常數的第二插塞的側壁。
16.如權利要求15所述的利用不同介電常數的插塞構成的晶體管，其特征在于，所述柵極電極為具有第一導電性的接合區，在該柵極電極下方具有一第二導電性的摻雜區。
17.一種利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，包括一基底；二熱膨脹系數不同于該基底的插塞，設于該基底中，其中該插塞是借以定義出一主動區；以及一晶體管，設于該基底的該主動區。
18.如權利要求17所述的利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，當設于該基底中的該插塞的熱膨脹系數大于該基底時，該晶體管為雙軸拉伸應變的晶體管。
19.如權利要求17所述的利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，當設于該基底中的該插塞的熱膨脹系數大于該基底時，該晶體管為NMOS晶體管。
20.如權利要求17所述的利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，所述的基底為硅基底，設于該基底中的該插塞的熱膨脹系數大于該基底，且該插塞的材質是選自由氧化鉛(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)和氮化硅(SiN)所組成的族群中。
21.如權利要求17所述的利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，當設于該基底中的該插塞的熱膨脹系數小于該基底時，該晶體管為雙軸壓縮應變的晶體管。
22.如權利要求17所述的利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，當設于該基底中的該插塞的熱膨脹系數小于該基底時，該晶體管為PMOS晶體管。
23.如權利要求17所述的利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，所述的基底為硅基底，該插塞的膨脹系數比硅小，且該晶體管為PMOS晶體管。
24.如權利要求17所述的利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管，其特征在于，所述的基底為硅基底，設于該基底中的該插塞的熱膨脹系數小于該基底，且該插塞的材質為氧化硅(SiO2)。
25.一種利用熱膨脹系數不同于基底的插塞構成的單軸應變的晶體管，其特征在于，包括一基底；一對具有第一膨脹系數的第一插塞和一對具有第二膨脹系數的第二插塞，設于該基底中，其中該對具有第一膨脹系數的第一插塞和該對具有第二膨脹系數的第二插塞定義出一主動區，該對具有第一膨脹系數的第一插塞位于該主動區的相對邊，和該對具有第二膨脹系數的第二插塞位于該主動區的另一相對邊；以及一晶體管，設于該主動區。
26.如權利要求25所述的利用熱膨脹系數不同于基底的插塞構成的單軸應變的晶體管，其特征在于，所述的第一熱膨脹系數比硅大，第二熱膨脹系數比硅小。
27.如權利要求26所述的利用熱膨脹系數不同于基底的插塞構成的單軸應變的晶體管，其特征在于，該對第一插塞的材質是選自由氧化鈷(ZrO2)、塊滑石(MgOSiO2)、氧化鋁(Al2O3)、碳化硅(SiC)和氮化硅(SiN)所組成的族群中，該對第二插塞的材質為氧化硅(SiO2)。
全文摘要
本發明公開了一種利用不同介電常數的插塞構成的電容器和晶體管及其制造方法，其中低介電常數的插塞是作為元件隔離用，高介電常數的插塞是做為耦合用，例如電容器介電層或柵極絕緣層；本發明還提供了一種利用熱膨脹系數不同于基底的插塞構成的雙軸應變的晶體管和單軸應變的晶體管及其制造方法，若插塞的熱膨脹系數比基底大，則于主動區可形成雙軸拉伸應變通道的晶體管；若插塞的熱膨脹系數比基底小，則于主動區可形成雙軸壓縮應變通道的晶體管；若于主動區的一相對邊形成熱膨脹系數較大的絕緣插塞，另一相對邊形成熱膨脹系數較小的絕緣插塞，則于主動區可形成單軸應變的晶體管。
文檔編號H01L21/70GK1492495SQ02147129
公開日2004年4月28日 申請日期2002年10月22日 優先權日2002年10月22日
發明者季明華 申請人:臺灣積體電路制造股份有限公司