專利名稱：一種電容下層儲存電極的制作方法
技術領域：
本發明系提供一種電容下層儲存電極的制作方法。
請參考
圖1，圖1為習知于一半導體晶片10上制作一種堆積式冠狀電容(stack crown capacitor)之下層儲存電極20的示意圖。半導體晶片10包含有一基底(substrate)12，一絕緣層14覆蓋于基底12表面，以及一導電層16設于絕緣層14內。其中，導電層16是利用一已摻雜之多晶矽或非晶矽材質所形成的，用來做為電極接觸(node contact)以電連接于基底12上之MOS電晶體(未顯示)的汲極，且導電層16之表面系約略切齊于絕緣層14的表面。
如圖1所示，習知制作電容之下層儲存電極20的方法是先于絕緣層14表面形成一介電層17，并利用一黃光制程(lithography)以及一光阻層(未顯示)來定義出下層儲存電極20的位置。隨后再進行一干蝕刻制程，以去除未被該光阻層覆蓋的介電層17直到絕緣層14表面，形成一垂直孔洞19。接著利用低壓化學氣相沈積法(low pressure chemical vapordeposition，LPCVD)以及一平整化制程，而于介電層17與孔洞19的表面形成一非晶矽層(amorphous silicon，α-Si)18，以初步地形成了記憶單元之電容的下層儲存電極20。
然后再通入甲矽烷(SiH4)以及二氯甲矽烷(dichlorosilane，SiH2C12)等氣體進行種晶(seeding)，以于下層儲存電極20表面進行半球狀顆粒化(hemi-spherical grain，HSG)制程，用來將下層儲存電極20表面轉變成為一具有復數個半球狀顆粒結構的粗糙表面，進而增加下層儲存電極20之表面積至原來面積的2倍左右。其中，在形成非晶矽層18時，或完成該平整化制程，亦或是結束該半球狀顆粒化(HSG)制程之后，皆另可進行一離子植布制程，以使非晶矽層18表面得以被植入摻質而轉形成為一已摻雜之非晶矽層(doped α-Si)。
請參考圖2，圖2為習知電容下層儲存電極20發生傾倒的示意圖。由于作為電容下層儲存電極20的非晶矽層是設于介電層14表面上的冠狀結構，而整個冠狀結構的兩側壁部份的厚度并不大，因此在進行后續其他之半導體制程時，尤其是清洗制程時，電容之下層儲存電極20的兩側壁非常容易發生傾倒(collapsing)的情形，因而嚴重降低半導體產品的良率。
一種制作電容(capacitor)之下層儲存電極(storage node)的方法，該方法包含有下列步驟提供一半導體基底(substrate)，且該半導體基底表面包含有一絕緣層；進行一黃光暨蝕刻制程(photo-etching-process，PEP)，以于該絕緣層中形成至少一凹槽，直至該半導體基底表面；進行一二階段式(2-step)之同時(in-situ)摻雜沉積制程，以于該絕緣層以及該凹槽表面依序形成一第一摻雜非晶矽(amorphous silicon，α-Si)層以及一第二摻雜非晶矽(α-Si)層，且該第二摻雜非晶矽(α-Si)層中的摻質濃度(dopant concentration)小于該第一摻雜非晶矽(α-Si)層中的摻質濃度；于該半導體基底表面形成一介電層，并填滿該凹槽；進行一平整化(planarization)制程，以去除該絕緣層表面上之部分的該第二摻雜非晶矽(α-Si)層、該第一摻雜非晶矽(α-Si)層以及該介電層；去除該介電層以及該絕緣層；以及進行一半球狀顆粒化(hemi-spherical grain，HSG)制程，以使該第二摻雜非晶矽(α-Si)層表面形成一具有復數個半球狀顆粒結構的粗糙表面。
本發明提供另一種制作電容之下層儲存電極的方法，該方法包含有下列步驟提供一半導體基底，且該半導體基底表面包含有一絕緣層；進行一黃光暨蝕刻制程(PEP)，以于該絕緣層中形成至少一凹槽，直至該半導體基底表面；進行一同時(in-situ)摻雜沉積制程，以于該絕緣層以及該凹槽表面依序形成一第一摻雜非晶矽(α-Si)層、一第二摻雜非晶矽(α-Si)層以及一第三摻雜非晶矽(α-Si)層，且該第二摻雜非晶矽(α-Si)層中的摻質濃度大于該第一摻雜非晶矽(α-Si)層以及該第三摻雜非晶矽(α-Si)層中的摻質濃度；
于該半導體基底表面形成一介電層，并填滿該凹槽；進行一平整化制程，以去除該絕緣層表面上之部分的該第三摻雜非晶矽(α-Si)層、該第二摻雜非晶矽(α-Si)層、該第一摻雜非晶矽(α-Si)層以及該介電層；去除該介電層以及該絕緣層；以及進行一半球狀顆粒化(HSG)制程，以使該第一摻雜非晶矽(α-Si)層以及該第三摻雜非晶矽(α-Si)層表面形成一具有復數個半球狀顆粒結構的粗糙表面。
本發明還提供一種制作電容之下層儲存電極的方法，該方法包含有下列步驟提供一半導體基底，且該半導體基底表面包含有一絕緣層；進行一黃光暨蝕刻制程(PEP)，以于該絕緣層中形成至少一凹槽，直至該半導體基底表面；進行一同時(in-situ)摻雜沉積制程，以于該絕緣層以及該凹槽表面依序形成一第一摻雜非晶矽(α-Si)層、一摻雜多晶矽(poly Si)層以及一第二摻雜非晶矽(α-Si)層，且該摻雜多晶矽層中的摻質濃度大于該第一摻雜非晶矽(α-Si)層以及該第二摻雜非晶矽(α-Si)層中的摻質濃度；于該半導體基底表面形成一介電層，并填滿該凹槽；進行一平整化制程，以去除該絕緣層表面上之部分的該第二摻雜非晶矽(α-Si)層、該摻雜多晶矽層、該第一摻雜非晶矽(α-Si)層以及該介電層；去除該介電層以及該絕緣層；以及進行一半球狀顆粒化(HSG)制程，以使該第一摻雜非晶矽(α-Si)層以及該第二摻雜非晶矽(α-Si)層表面形成一具有復數個半球狀顆粒結構的粗糙表面。
由于本發明電容下層儲存電極包含一高摻質濃度之第一摻雜非晶矽層與一低摻質濃度之第二摻雜非晶矽層，因此可有效控制電容下層儲存電極的厚度，以防止該電容下層儲存電極的側壁于后續制程中發生傾倒的情形，同時完成HSG制程，增加下層儲存電極的接觸面積，而且上層場電極的邊界范圍不超過凹槽的寬度，又可縮小電容與其他元件之間的間隙，提升積集度。此外，本發明更可藉由三層結構的制作，來大幅增加下層儲存電極的接觸面積，以提高電容的儲存電荷數。
圖2為習知電容下層儲存電極發生傾倒的示意圖。
圖3為本發明第一實施例中用來進行電容下層儲存電極制程之半導體晶片的示意圖。
圖4至圖8為本發明本發明第一實施例中電容之下層儲存電極的制程示意圖。
圖9至圖10為本發明第一實施例中電容完成后的示意圖。
圖11為本發明第二實施例中電容下層儲存電極之示意圖。
圖12為本發明第二實施例中電容完成后的示意圖。
圖13為本發明第三實施例中電容下層儲存電極之示意圖。
圖14為本發明第三實施例中電容完成后的示意圖。
圖示之符號說明10、30 半導體晶片 12、32 基底14 絕緣層 16 導電層17 介電層 18 非晶矽層19 孔洞 20 下層儲存電極
34 導電物 38 蝕刻終止層42 絕緣層 44 光阻層45 開口 46 凹槽48 第一摻雜非晶矽層 52 第一摻雜非晶矽層54 介電層 56 半球狀顆粒結構60 下層儲存電極 62 ONO介電層64 電容 66 上層場電極68 上層場電極 90 下層儲存電極92 第一摻雜非晶矽層 94 第二摻雜非晶矽層96 第三摻雜非晶矽層 98 凹槽102 半球狀顆粒結構 104 電容106 ONO介電層108 上層場電極120 下層儲存電極 122 第一摻雜非晶矽層124 多晶矽層 126 第二摻雜非晶矽層128 凹槽 132 半球狀顆粒結構134 電容 136 ONO介電層138 上層場電極如圖4所示，首先進行一黃光(lithography)制程，于絕緣層42表面形成一光阻層44，且于光阻層44位于導電物34上方之一預定區域中形成有一開口45。隨后進行一干蝕刻(dry etch)制程以向下垂直去除位于光阻層44之開口45下方之絕緣層42，直至蝕刻終止層38，以形成一垂直凹槽46通達至導電物34表面。其中，在進行該干蝕刻制程時，可調整該干蝕刻制程的選擇比，使完成該干蝕刻制程時可以完全去除位于凹槽46底部表面的蝕刻終止層38，此外，亦可利用另外之濕蝕刻制程或于該干蝕刻制程之后的清洗制程，來完全去除位于凹槽46底部表面的蝕刻終止層38。
如圖5所示，在去除完去除光阻層44之后，接著再進行一二階段式(2-step)之同時(in-situ)摻雜沉積制程首先利用低壓化學氣相沈積(lowpressure chemical vapor deposition，LPCVD)法來進行第一階段的同時摻雜沉積制程，亦即在反應溫度低于575℃的情況下，藉著將矽甲烷(silane，SiH4)經加熱后解離，來沉積所需要的非晶矽層(amorphous，α-Si)，并沿著絕緣層42以及凹槽46表面形成一磷(P)離子摻質濃度(dopantconcentration)為2.5～3.0E20/cm3之第一摻雜非晶矽層48。隨后再利用低壓化學氣相沈積法，來進行第二階段的同時摻雜沉積制程。同樣是在反應溫度低于575℃的情況下，藉著將矽甲烷(silane，SiH4)經加熱后解離，來沉積所需要的非晶矽層(amorphous，α-Si)，并于第一摻雜非晶矽層48之上形成一磷(P)離子摻質濃度(dopant concentration)為1.2～1.7E20/cm3之第二摻雜非晶矽層52。其中，第二摻雜非晶矽層52中的摻質濃度小于第一摻雜非晶矽層48中的摻質濃度。
如圖6所示，接著于第二摻雜非晶矽層52表面均勻形成一由氧化物(oxide)所構成的介電層54，并填滿凹槽46。然后于介電層54表面進行一化學機械研磨(chemical mechanical polishing，CMP)或一回蝕刻(etchback)等之平整化制程(planarization)，以去除位于絕緣層42表面上之部分第二摻雜非晶矽層52、第一摻雜非晶矽層48以及介電層54，并使介電層54的表面約略與絕緣層42的表面切齊。
如圖7所示，在完成平整化制程后，接著進行一干蝕刻制程，以將凹槽46中之介電層54與剩余的絕緣層42完全去除。由于此干蝕刻制程系利用蝕刻終止層38來作為蝕刻終點，因此，在選擇蝕刻終止層38的材質時，務必要與絕緣層42有不一樣的蝕刻選擇比，才能精確控制此蝕刻制程的良率，不至于有蝕刻不凈，或是蝕刻過頭的情形發生。此外，凹槽46中之介電層54與剩余的絕緣層42亦可利用一濕蝕刻制程來完全加以去除。
然后如圖8所示，進行一半球狀顆粒化(hemi-spherical grain，HSG)制程。由于第一摻雜非晶矽層48與第二摻雜非晶矽層52分別為一高摻質濃度(high concentration)與一低摻質濃度(low concentration)的組成，因此凹槽46內之第二摻雜非晶矽層52的表面將會形成一具有復數個半球狀顆粒結構56的粗糙表面，而第一摻雜非晶矽層48的表面將不會(或幾乎不會)形成任何半球狀顆粒結構。這種半球狀顆粒結構56可以增加下層儲存電極60的表面積，進而增加其所儲存之電荷數。接著進行一離子布植制程(ion implantation)，以于第二摻雜非晶矽層52表面之復數個半球狀顆粒結構56中植入摻質(dopants)，以降低其阻值。最后，進行一熱處理制程，使具有半球狀顆粒結構56之第二摻雜非晶矽層52轉化成多晶矽材質，而與下層之第一摻雜非晶矽層48復合構成下層儲存電極60，完成整個下層儲存電極60的制作過程。
請參考圖9至圖10，圖9至圖10為本發明第一實施例中電容64完成后的示意圖。如圖9所示，在完成下層儲存電極60之后，接著于下層儲存電極60內形成一ONO介電層62，以作為電容64的介電層。接著進行一沉積以及蝕刻制程，以形成電容的上層場電極(field plate)66。此外，若增加沉積時間，電容64的上層場電極68也可以制作成如圖10所示之結構。
第二實施例在本發明的第二實施例中，第一實施例之第一摻雜非晶矽層48與第二摻雜非晶矽層52所構成的凹槽46結構，又可以被一個三層的結構所取代。請參考圖11，圖11為本發明第二實施例中電容下層儲存電極90之示意圖。如圖11所示，電容下層儲存電極90之凹槽98結構，系由一低摻質濃度之第一摻雜非晶矽層92、一高摻質濃度之第二摻雜非晶矽層94與一低摻質濃度之第三摻雜非晶矽層96所構成。所以后續在進行半球狀顆粒化(hemi-spherical grain，HSG)制程時，第一摻雜非晶矽層92與第三摻雜非晶矽層96的表面，均會形成一具有復數個半球狀顆粒結構102的粗糙表面。如此，不僅下層儲存電極90的表面積將被進一步增加，而且其所儲存之電荷數亦跟著增加。
請參考圖12，圖12為本發明第二實施例中電容104完成后的示意圖。如圖12所示，在完成下層儲存電極90之后，于下層儲存電極90之表面形成一ONO介電層106，以作為電容104的介電層。接著進行一沉積以及蝕刻制程，以形成電容的上層場電極(field plate)108。此實施例中，下層儲存電極90的接觸面積將明顯被增加，同時其所儲存之電荷數亦跟著增加。
第三實施例在本發明的第三實施例中，形成凹槽的三層結構，又可以有另外一種變化。請參考圖13，圖13為本發明第三實施例中電容下層儲存電極120之示意圖。如圖13所示，電容下層儲存電極120之凹槽128結構，系由一低摻質濃度之第一摻雜非晶矽層122、一高摻質濃度之多晶矽層124與一低摻質濃度之第二摻雜非晶矽層126所構成。所以后續在進行半球狀顆粒化(hemi-spherical grain，HSG)制程時，第一摻雜非晶矽層122與第二摻雜非晶矽層126的表面，均會形成一具有復數個半球狀顆粒結構132的粗糙表面。如此，不僅下層儲存電極120的表面積將被進一步增加，同時其所儲存之電荷數亦跟著增加。
請參考圖14，圖14為本發明第三實施例中電容134完成后的示意圖。如圖14所示，在完成下層儲存電極120之后，于下層儲存電極120之表面形成一ONO介電層136，以作為電容134的介電層。接著進行一沉積以及蝕刻制程，以形成電容的上層場電極(field plate)138。
由于本發明之下層儲存電極的制程中，是先形成一高摻質濃度之第一摻雜非晶矽層與一低摻質濃度之第二摻雜非晶矽層，然后于低摻質濃度之第二摻雜非晶矽層進行半球狀顆粒化制程，再對第二摻雜非晶矽層表面之半球狀顆粒結構植入摻質(dopants)。如此一來，形成半球狀顆粒化結構后，所得到的面積可變為原來面積的2倍左右，同時相較于習知制程，由于本發明之下層儲存電極的側壁部份尚包含有一高摻質濃度之第一摻雜非晶矽層，因此它的厚度將會增加，而不會有側壁傾倒的問題，進而提升整體晶片制程的良率，加上上層場電極的范圍不超過凹槽的寬度，可縮小電容與其他元件之間的間隙。并且在另外的實施例中，藉由三層結構的制作，下層儲存電極的接觸面積更將被明顯增加，同時其所儲存之電荷數亦更加被增加。
相較于習知制作下層儲存電極的制作方法，本發明之下層儲存電極是先形成一高摻質濃度之第一摻雜非晶矽層與一低摻質濃度之第二摻雜非晶矽層，然后于低摻質濃度之第二摻雜非晶矽層形成復數個半球狀顆粒結構的粗糙表面，再對第二摻雜非晶矽層表面之半球狀顆粒結構植入摻質(dopants)。由于本發明之下層儲存電極的側壁部份尚包含有一高摻質濃度之第一摻雜非晶矽層，因此它的厚度將會增加，而不會有側壁傾倒的問題，進而提升整體晶片制程的良率，再加上上層場電極的范圍不超過凹槽的寬度，可縮小電容與其他元件之間的間隙。同時在另外的實施例中，藉由三層結構的制作，下層儲存電極的接觸面積更將被明顯增加，同時其所儲存之電荷數亦更加被增加。
以上所述僅為本發明之較佳實施例，凡依本發明申請專利范圍所做之均等變化與修飾，皆應屬本發明專利之涵蓋范圍。
權利要求
1.一種制作電容(capacitor)之下層儲存電極(storage node)的方法，該方法包含有下列步驟提供一半導體基底(substrate)，且該半導體基底表面包含有一絕緣層；進行一黃光暨蝕刻制程(photo-etching-process，PEP)，以于該絕緣層中形成至少一凹槽，直至該半導體基底表面；進行一二階段式(2-step)之同時(in-situ)摻雜沉積制程，以于該絕緣層以及該凹槽表面依序形成一第一摻雜非晶矽(amorphous silicon，α-Si)層以及一第二摻雜非晶矽(α-Si)層，且該第二摻雜非晶矽(α-Si)層中的摻質濃度(dopant concentration)小于該第一摻雜非晶矽(α-Si)層中的摻質濃度；于該半導體基底表面形成一介電層，并填滿該凹槽；進行一平整化(planarization)制程，以去除該絕緣層表面上之部分的該第二摻雜非晶矽(α-Si)層、該第一摻雜非晶矽(α-Si)層以及該介電層；去除該介電層以及該絕緣層；以及進行一半球狀顆粒化(hemi-spherical grain，HSG)制程，以使該第二摻雜非晶矽(α-Si)層表面形成一具有復數個半球狀顆粒結構的粗糙表面。
2.如權利要求1所述的方法，其特征在于所述半導體基底表面另包含有一導電物以及一蝕刻終止層(etch stop layer)。
3.如權利要求2所述的方法，其特征在于所述導電物系為一電極接觸(node contact)。
4.如權利要求2所述的方法，其特征在于所述導電物系為一轉接墊(landing pad)。
5.如權利要求2所述的方法，其特征在于所述導電物系為一金屬氧化半導體(metal-oxide semiconductor，MOS)電晶體的源極(source)或汲極(drain)。
6.如權利要求1所述的方法，其特征在于所述二階段式(2-step)之同時(in-situ)摻雜沉積制程，其中該第一階段之同時摻雜沉積制程的磷(Phosphorous)離子摻質濃度(dopant concentration)約為2.5～3.OE20/cm3，該第二階段之同時摻雜沉積制程的磷(Phosphorous)離子摻質濃度(dopant concentration)約為1.2～1.7E20/cm3。
7.如權利要求1所述的方法，其特征在于所述平整化制程系為一化學機械研磨(chemical mechanical polishing，CMP)制程。
8.如權利要求1所述的方法，其特征在于所述平整化制程系為一回蝕刻(etch back)制程。
9.如權利要求1所述的方法，其特征在于其中于完成該半球狀顆粒化(HSG)制程之后，該方法另包含有一熱處理制程，以使具有復數個半球狀顆粒結構之該第二摻雜非晶矽(α-Si)層以及該第一摻雜非晶矽(α-Si)層完全轉化成多晶矽結構。
10.一種制作電容之下層儲存電極的方法，該方法包含有下列步驟提供一半導體基底，且該半導體基底表面包含有一絕緣層；進行一黃光暨蝕刻制程(PEP)，以于該絕緣層中形成至少一凹槽，直至該半導體基底表面；進行一同時(in-situ)摻雜沉積制程，以于該絕緣層以及該凹槽表面依序形成一第一摻雜非晶矽(α-Si)層、一第二摻雜非晶矽(α-Si)層以及一第三摻雜非晶矽(α-Si)層，且該第二摻雜非晶矽(α-Si)層中的摻質濃度大于該第一摻雜非晶矽(α-Si)層以及該第三摻雜非晶矽(α-Si)層中的摻質濃度；于該半導體基底表面形成一介電層，并填滿該凹槽；進行一平整化制程，以去除該絕緣層表面上之部分的該第三摻雜非晶矽(α-Si)層、該第二摻雜非晶矽(α-Si)層、該第一摻雜非晶矽(α-Si)層以及該介電層；去除該介電層以及該絕緣層；以及進行一半球狀顆粒化(HSG)制程，以使該第一摻雜非晶矽(α-Si)層以及該第三摻雜非晶矽(α-Si)層表面形成一具有復數個半球狀顆粒結構的粗糙表面。
11.如權利要求10所述的方法，其特征在于所述半導體基底表面另包含有一導電物以及一蝕刻終止層(etch stop layer)。
12.如權利要求11所述的方法，其特征在于所述導電物系為一電極接觸。
13.如權利要求11所述的方法，其特征在于所述導電物系為一轉接墊。
14.如權利要求11所述的方法，其特征在于所述導電物系為一金屬氧化半導體(MOS)電晶體的源極或汲極。
15.如權利要求10所述的方法，其特征在于所述的同時(in-situ)摻雜沉積制程，其中該第一摻雜非晶矽層以及該第三摻雜非晶矽層之磷(Phosphorous)離子摻質濃度(dopant concentration)約為1.2～1.7E20/cm3。
16.如權利要求10所述的方法，其特征在于所述的同時(in-situ)摻雜沉積制程，其中該第二摻雜非晶矽層之磷(Phosphorous)離子摻質濃度(dopant concentration)約為2.5～3.0E20/cm3。
17.如權利要求10所述的方法，其特征在于所述平整化制程系為一化學機械研磨(CMP)制程。
18.如權利要求10所述的方法，其特征在于所述平整化制程系為一回蝕刻制程。
19.一種制作電容之下層儲存電極的方法，該方法包含有下列步驟提供一半導體基底，且該半導體基底表面包含有一絕緣層；進行一黃光暨蝕刻制程(PEP)，以于該絕緣層中形成至少一凹槽，直至該半導體基底表面；進行一同時(in-situ)摻雜沉積制程，以于該絕緣層以及該凹槽表面依序形成一第一摻雜非晶矽(α-Si)層、一摻雜多晶矽(poly Si)層以及一第二摻雜非晶矽(α-Si)層，且該摻雜多晶矽層中的摻質濃度大于該第一摻雜非晶矽(α-Si)層以及該第二摻雜非晶矽(α-Si)層中的摻質濃度；于該半導體基底表面形成一介電層，并填滿該凹槽；進行一平整化制程，以去除該絕緣層表面上之部分的該第二摻雜非晶矽(α-Si)層、該摻雜多晶矽層、該第一摻雜非晶矽(α-Si)層以及該介電層；去除該介電層以及該絕緣層；以及進行一半球狀顆粒化(HSG)制程，以使該第一摻雜非晶矽(α-Si)層以及該第二摻雜非晶矽(α-Si)層表面形成一具有復數個半球狀顆粒結構的粗糙表面。
20.如權利要求19所述的方法，其特征在于所述半導體基底表面另包含有一導電物以及一蝕刻終止層(etch stop layer)。
21.如權利要求19所述的方法，其特征在于所述導電物系包含有一電極接觸、一轉接墊、或一金屬氧化半導體(MOS)電晶體的源極或汲極。
22.如權利要求19所述的方法，其特征在于所述同時(in-situ)摻雜沉積制程，其中形成該第一摻雜非晶矽層以及該第二摻雜非晶矽層之磷(Phosphorous)離子摻質濃度(dopant concentration)約為1.2～1.7E20/cm3。
23.如權利要求19所述的方法，其特征在于所述平整化制程系包含有一化學機械研磨(CMP)制程或一回蝕刻制程。
全文摘要
本發明系提供一種電容下層儲存電極的制作方法。該方法系先于一半導體晶片之基底表面上形成一絕緣層，接著利用一黃光暨蝕刻制程，而于該絕緣層中形成至少一凹槽，然后進行一二階段式之同時摻雜沉積制程，以于該絕緣層以及該凹槽表面依序形成一第一摻雜非晶矽(amorphoussilicon，α－Si)層，以及一摻質濃度小于該第一摻雜非晶矽層第二摻雜非晶矽(α－Si)層。之后形成一填滿該凹槽之介電層，并進行一平整化制程以去除該絕緣層表面上之部分的該第二摻雜非晶矽層、該第一摻雜非晶矽層以及該介電層。最后去除該介電層以及該絕緣層，并進行一半球狀顆粒化(hemi－spherical grain，HSG)制程，以使該第二摻雜非晶矽層表面形成一具有復數個半球狀顆粒結構的粗糙表面。
文檔編號H01L21/02GK1404104SQ0214322
公開日2003年3月19日 申請日期2002年8月30日 優先權日2001年8月30日
發明者吳金龍, 林錕吉 申請人:聯華電子股份有限公司