專利名稱：制作快閃存儲器的方法
技術領域：
本發明有關一種制作快閃存儲器的方法，特別是有關一種在具有埋藏導線的快閃存儲器上制作接觸窗的方法。
(2)背景技術現代半導體元件在設計與制造上一直不斷地朝尺寸微小化的方向發展，以使面積有限的單一芯片內能容納更多的元件。為了要縮小這些半導體元件的尺寸并盡可能使單一芯片內能容納更多的半導體元件，許多傳統制造這些半導體元件的制程被改進甚至被全新的制程所取代，以克服許多先天的限制。半導體元件例如邏輯元件與存儲器元件特別需要尺寸微小化與提升集成度，以使邏輯元件與存儲器元件可具有更強大的運算功能與儲存更多的數據。
當這些半導體元件的集成度不斷增加的同時，這些半導體元件的多重內連線(Multilevel Interconnect)結構也具有越來越多的層數。在此同時，制程空間(Process Window)減少與平坦度降低的問題也隨之而來。圖1顯示在一傳統的快閃存儲器(Flash Memory)的剖面圖，其中快閃存儲器的電容器并未圖示。圖1同時顯示一底材100、第一基極102a、第二基極102b、源極101a、漏極101b、淺渠溝隔離層(Shallow Trench Isolation Layer；STI)120、內層介電層(Interlevel Dielectric Layer；ILD)104、一接觸窗106、一主動區域(ActiveRegion)107、埋藏式導線(Buried Conductor Line)108與金屬導線112。主動區域107藉由埋藏式導線108與漏極相互連接且作為傳統的接觸窗106與埋藏式導線108的串接點。第一基極102a形成于底材100上且第一基極102a與底材100之間包括一穿遂介電層105。第二基極102b形成于第一基極102a上且第一基極102a與第二基極102b之間包括一氧/氮/氧介電層103。接觸窗106形成于內層介電層104內，用以連接金屬導線112及主動區域107。
在傳統的快閃存儲器的結構中，必須采用一主動區域作為連接點而連接接觸窗與埋藏式導線，因此利用傳統技術所形成的快閃存儲器的體積無法順利縮小，且因為采用傳統的技術制作快閃存儲器時需要較多的制程步驟而降低制程運作的效率。
有鑒于上述傳統制程的缺點，因此有必要發展出一種新穎進步的結構與制程以克服傳統制程的缺點。而本發明正能符合這樣的需求。
(3)發明內容本發明的目的為提供一種制作快閃存儲器的方法，可以簡化的步驟形成半導體元件接觸與導線，以增加半導體元件的集成度與密度、增加半導體元件的平坦度與制程空間、縮小半導體元件的體積以及提高半導體元件的制程的運作效率。
為實現上述的目的，本發明的制作快閃存儲器的方法至少包括下列步驟提供一包括第一介電層的底材；形成一渠溝進入此底材內以在此底材內形成一隔離區；形成一光阻層覆蓋此底材；轉移一導線圖案進入此光阻層以曝露出底材，該導線圖案連接鄰近的多個主動區域；及布植離子進入底材以一傾斜角以形成一埋藏導線于底材內；在此埋藏導線上形成一第二介電層并填滿此渠溝；形成一第一基極于此第一介電層上并形成一氧/氮/氧層于此第一基極上，其中此第一基極用來作為快閃存儲器的浮動基極；在第一介電層的兩側的底材內形成一源極與一漏極；移除部分的第二介電層以在此第二介電層內形成一接觸窗，此接觸窗的頂部較此接觸窗的底部為寬且此接觸窗的底部與埋藏導線相連接；利用一離子轟擊的方式清潔接觸窗的側壁及底部；及在第二渠溝內進行多晶硅層的制作同時在氧/氮/氧層上形成一第二基極以完成快閃存儲器的制作程序，其中此第二基極用來作為快閃存儲器的一控制基極。
為更清楚理解本發明的目的、特點和優點，下面將結合附圖對本發明的較佳
(4)
圖1是顯示一傳統的快閃存儲器的剖面圖2A顯示一渠溝形成于一介電層與一底材內的結果；圖2B顯示一用作為布植罩幕的光阻層形成于圖2A所示的結構上的結果；圖2C是顯示一導線圖案的部份俯視圖；圖3A是顯示沿圖2C中所示的線I-I的剖面圖；圖3B顯示移除圖3A中所示的光阻層并填滿圖3A中的渠溝以形成一淺溝渠隔離的結果；圖3C顯示在第一介電層上形成第一基極與一氧/氮/氧層并在第一介電層兩側的底材內制作源極與漏極；圖3D顯示移除部分的第二介電層以在第二介電層內形成一接觸窗的結果；圖3E顯示在氧/氮/氧層、底材上及在接觸窗內形成一多晶硅層并填滿接觸窗的示意圖；圖3F是顯示在接觸窗上形成一連結區域并在氧/氮/氧層上制作第二基極的示意圖。
(5)具體實施方式
本發明的一些實施例會詳細描述如下。然而，除了詳細描述外，本發明還可以廣泛地在其他的實施例施行，且本發明的范圍不受其限定，而是由權利要求所限定。
在此必須說明的是以下描述的制程步驟及結構并不包括完整的制程。本發明可以藉助各種集成電路制程技術來實施，在此僅提及了解本發明所需的制程技術。以下將根據本發明所附圖示進行詳細的說明，請注意圖示均為簡單的形式且未依照比例描繪，而尺寸均被夸大以利于了解本發明。
參考圖2A所示，顯示一第一介電層202形成于一底材200上，而此第一介電層202與此底材200被蝕刻以形成一溝渠204。此底材200至少包括一具有<100>晶格方向的硅底材，但不限于具有<100>晶格方向的硅底材。底材200亦可包括其他的半導體底材例如一絕緣層上有硅(Silicon OnInsulator)底材，此底材也可包括其他的半導體材料如類似鉆石的碳，也可包括鍺、砷化鎵與砷化銦。第一介電層202至少包括一以傳統方法如化學氣相沉積法形成的氮化硅(Silicon Nitride)層，但不限于以傳統方法如化學氣相沉積法形成的氮化硅層。溝渠204是以傳統蝕刻方法如干式蝕刻法形成，且以一反應性離子蝕刻法較佳。溝渠204是用于形成如淺溝渠隔離(ShallowTrench Isolation)的隔離區，溝渠204的深度為約3000埃至約4000埃之間。同時，圖中由第一介電層202覆蓋的區域是準備用于形成半導體元件的主動區域或擴散區域。半導體元件至少包括存儲器元件如動態隨機存取存儲器與快閃存儲器，以及邏輯元件例如金屬氧化物半導體(MOS)元件，但不限于存儲器元件如動態隨機存取存儲器與快閃存儲器，以及邏輯元件例如金屬氧化物半導體元件。圖2A中所示者僅為半導體元件的一部份，半導體元件的其余部份為了簡化的緣故而未圖示出。
參考圖2B所示，一用作為布植罩幕的光阻層206形成于圖2A所示的結構上。此光阻層206可以傳統的方法形成。一導線圖案接著被以傳統的微影制程轉移至光阻層206以暴露出底材200。此導線圖案連接相鄰的半導體元件的主動區域并用于形成埋藏導線于底材200內。圖2C顯示此導線圖案的部份俯視圖。
圖3A顯示前述半導體元件取自圖2C中所示的線I-I的剖面圖。圖3A中所示的半導體元件被布植離子以形成埋藏導線208于底材200內。此離子至少包括N型離子例如砷離子與磷離子，但不限于N型離子例如砷離子與磷離子。布植進入底材200內的離子種類取決于各種半導體元件的需求。舉例來說，當埋藏導線208連接的相鄰的半導體元件的主動區域為P型擴散區域時，此離子應為P型離子例如硼離子。此離子是以一傾斜角布植進入底材200內，如同圖3A中所顯示。此一具傾斜角的布植對于具有高集成度的現代半導體元件而言是必要的制程。這是因為主動區域，尤其是擴散區域的接合深度必須夠淺，才能避免由于集成度增加所導致的淺通道效應。此接合深度可為約1500埃至約2500埃之間。對于接合深度夠深的半導體元件而言，布植的傾斜角可能并不需要。對于具有高集成度的現代半導體元件而言，布植的傾斜角可為約7度至約45度之間，而以約15度較佳。離子布植的劑量則為約1×1015cm-2至約3×1015cm-2之間。埋藏導線208的厚度或深度為約1000埃至約2500埃之間。
參考圖3B所示，圖3A中所示的光阻層206被以傳統的微影制程移除，而溝渠204被以傳統的化學氣相沉積法填入一第二介電層210以形成一淺溝渠隔離層。第二介電層210至少包括一二氧化硅層，但不限于一二氧化硅層。為了維持埋藏導線208的導電性，形成第二介電層210的化學氣相沉積法以高密度等離子體(High Density Plasma)化學氣相沉積法較佳。因此于高溫進行的化學氣相沉積法例如低壓化學氣相沉積法應避免使用。
參照圖3C所示，在第一介電層202的位置上限定第一基極240的位置后移除部分的第一介電層202并在第一介電層202上形成一第一基極240作為浮動基極(Floating Gate；FG)。此第一介電層用來做為一穿遂介電層。接下來在第一基極240上形成一氧/氮/氧介電層245并在第一介電層202的兩側的底材200內植入所需的離子以制作源極255與漏極260并使漏極260連接埋藏式導線208。
參照圖3D所示，在渠溝204內的第二介電層210上限定接觸窗的位置并以蝕刻的方式移除部分的第二介電層210以在第二介電層210內形成一接觸窗230。此接觸窗230的側壁均為一傾斜的狀態且傾斜的角度隨著制程所需的不同而不同。通常傾斜的角度大約為三十度至八十五度。因此接觸窗230頂部的寬度通常較接觸窗230底部的寬度為寬。此接觸窗230的底部與埋藏導線208相互連接。
參照圖3E所示，接下來第二介電層210、氧/氮/氧層245及底材上200形成一多晶硅層232并填滿接觸窗230。最后移除部分的多晶硅層232以同時在氧/氮/氧層245上形成一第二基極250作為一控制基極并在接觸窗230上形成一連結區域235，其中此連結區域235用以連結其他半導體元件(參照圖3F)。在進行在接觸窗230內形成多晶硅層232前，首先利用離子轟擊的方式轟擊(bombarding)接觸窗230的側壁及底部，其中上述的離子至少包括一氬離子。此轟擊步驟的主要目的為清除接觸窗內側壁及底部上的氧化物，以增加接觸窗與第二介電層210的接觸面積，降低快閃存儲器的阻值。
當在氧/氮/氧層上形成第二基極并在接觸窗上形成連結區域后隨即可結束利用本發明的方法制作快閃存儲器的制程。利用本發明的方法所制成的快閃存儲器，因為其接觸窗為制作在淺渠溝隔離層內，因此可以降低快閃存儲器的厚度并增加快閃存儲器內部的電路集成度。本發明在接觸窗內部填入多晶硅層以制作多晶硅內層連線更可有效地提高制程的寬度。
本發明利用一次離子布植制程以形成埋藏導線于如淺溝渠隔離的隔離區之下。此埋藏導線連接鄰近的主動區域并取代連接傳統主動區域的接觸與導線。接下來將多晶硅材料填入一側壁傾斜的接觸窗作為接觸，以使不同層之間的半導體元件能夠相互導通。此接觸窗的底部連接埋藏導線且此接觸窗的頂部的寬度大于此接觸窗的底部的寬度。由于導線被埋在底材內且接觸窗連接此導線，至少一內層介電層與傳統的接觸窗與導線可以省略，也因此所需的制程步驟亦可簡化。此外，不僅半導體元件的集成度與密度可藉由省略接觸而實現，而且半導體元件的平坦度與制程空間也可因此有效提高。
上述有關發明的詳細說明僅為較佳實施例并非對本發明范圍的限制。其他不脫離本發明的精神的等效改變或等效替換均應包括在的本發明的專利保護范圍內，本發明的專利保護范圍是由權利要求限定。
權利要求
1.一種制作快閃存儲器的方法，其特征在于，至少包括下列步驟提供一底材，其中該底材包括一第一介電層；形成一渠溝進入該底材內以形成一隔離區于該底材內；形成一光阻層覆蓋該底材；轉移一導線圖案進入該光阻層以曝露出該底材并布植一第一離子進入該底材以一傾斜角以形成一埋藏導線于該底材內；移除該光阻層；形成一第二介電層于該埋藏導線上并填滿該渠溝；形成一第一基極于該第一介電層上；形成一氧/氮/氧層于該第一基極上；在該第一介電層的兩側的底材內制作一源極與一漏極；移除部分的該第二介電層以在該介電層內形成一接觸窗，其中該接觸窗的一側壁為一傾斜的狀態且該接觸窗的一底部連接于該埋藏導線；藉由一第二離子轟擊該接觸窗的該側壁與該底部；及形成一多晶硅層于該接觸窗內及在該底材與該氧/氮/氧層上并填滿該接觸窗；及移除部分的多晶硅層以在氧/氮/氧層上形成一第二基極，并同時在該接觸窗上形成一連接區域。
2.如權利要求1所述的制作快閃存儲器的方法，其特征在于，該第一離子至少包括砷離子。
3.如權利要求1所述的制作快閃存儲器的方法，其特征在于，該第一離子至少包括磷離子。
4.如權利要求1所述的制作快閃存儲器的方法，其特征在于，該傾斜角為約7度至約45度之間。
5.如權利要求1所述的制作快閃存儲器的方法，其特征在于，該側壁的一傾斜角度約為30度至約85度。
6.如權利要求1所述的制作快閃存儲器的方法，其特征在于，該第一離子的布植劑量為約1×1015cm-2至約3×1015cm-2。
7.一種制作快閃存儲器的方法，其特征在于，至少包括下列步驟提供一底材，該底材包括一第一介電層；以一干式蝕刻法形成一渠溝進入該底材內以形成一隔離區于該底材內；形成一光阻層覆蓋該底材；轉移一導線圖案進入該光阻層以曝露出該底材并布植一第一離子進入該底材以一傾斜角以形成一埋藏導線于該底材內；移除該光阻層；形成一第二介電層于該埋藏導線上以形成一淺渠溝隔離層；形成一第一基極于該第一介電層上；形成一氧/氮/氧層于該第一基極上；在該第一介電層的兩側的底材內制作一源極與一漏極；移除部分的該第二介電層以在該介電層內形成一接觸窗，該接觸窗的一頂部較該接觸窗的一底部為寬且該接觸窗的該底部連接于該埋藏導線；藉由一第二離子轟擊該接觸窗的一側壁與該底部；形成一多晶硅層于該接觸窗內及在該底材與該氧/氮/氧層上填滿該接觸窗；及移除部分的多晶硅層以在氧/氮/氧層上形成一第二基極，并同時在該接觸窗上形成一連接區域。
8.如權利要求7所述的制作快閃存儲器的方法，其特征在于，該埋藏導線的厚度為約1000埃至約2500埃之間。
9.一種制作快閃存儲器的方法，其特征在于，包括下列步驟提供一底材，其特征在于，該底材包括一第一介電層；以一干式蝕刻法形成一渠溝進入該底材內以形成一隔離區于該底材內；形成一光阻層覆蓋該底材；轉移一導線圖案進入該光阻層以曝露出該底材并布植一第一離子進入該底材以一第一傾斜角以形成一埋藏導線于該底材內，該傾斜角為約7度至約45度之間；移除該光阻層；形成一第二介電層于該埋藏導線上以形成一淺渠溝隔離層；形成一第一基極于該第一介電層上作為一浮動基極；形成一氧/氮/氧層于該第一基極上；在該第一介電層的兩側的底材內制作一源極與一漏極，其中該源極連接該埋藏導線；移除部分的該第二介電層以在該第二介電層內形成一接觸窗，其中該接觸窗的一側壁有一約為30度至約85度的第二傾斜角且該接觸窗的一底部連接于該埋藏導線；藉由一第二離子轟擊該接觸窗的該側壁與該底部；形成一多晶硅層于該接觸窗內及在該底材與該氧/氮/氧層上并填滿該接觸窗；移除部分的多晶硅層以在氧/氮/氧層上形成一第二基極，并同時在該接觸窗上形成一連接區域，其中該第二基極為一控制基極。
10.如權利要求9所述的制作快閃存儲器的方法，其特征在于，該接觸窗的一頂部較該接觸窗的該底部為寬。
全文摘要
本發明有關一種制作快閃存儲器的方法，特別是有關一種在具有埋藏導線的快閃存儲器上制作接觸窗的方法。本發明利用一次離子布植制程以形成埋藏導線于如淺溝渠隔離的隔離區之下。接下來在此埋藏導線上形成一介電層，并在此介電層內形成一頂部較寬而底部較窄的接觸窗，最后在接觸窗內形成一多晶硅層以連接不同層的不同元件。此埋藏導線連接鄰近的主動區域并取代連接傳統主動區域的接觸(Contact)與導線。此接觸窗的底部與此隱藏導線相互連接。
文檔編號H01L21/8239GK1484299SQ02143220
公開日2004年3月24日 申請日期2002年9月20日 優先權日2002年9月20日
發明者陳朝陽, 張國華 申請人:旺宏電子股份有限公司