專利名稱：防止管腳短路的導線架及具有該導線架的半導體封裝件的制法的制作方法
技術領域：
本發明是有關一種導線架及具有該導線架的半導體封裝件的制法，特別是關于四方形平面無管腳(Quad Flat Non-lead，QFN)半導體封裝件的導線架，以及具有該導線架的半導體封裝件的制法。
背景技術：
一般四方形平面無管腳半導體封裝件的基本架構，包括承載至少一芯片于一導線架的芯片座上，并形成焊線等導電組件以供該芯片電性連接至圍繞該芯片座的管腳上，再以封裝樹脂形成用以包覆芯片、焊線及導線架的封裝膠體。如其命名，此種半導體封裝件的特征在于未設置有外管腳，即未形成有如現有四方形平面封裝件(Quad FlatPackage，QFP)中用以與外界電性連接的外露管腳，如此可以縮小半導體封裝件的尺寸。再者，在這種無外管腳半導體封裝件中，芯片座及管腳的底面外露出封裝膠體之外，使半導體封裝件得由該外露表面直接與外界裝置如印刷電路板(Printed Circuit Board，PCB)電性連接，而無需于半導體封裝件上，再植接焊球或焊塊等導電組件作為與外界電性連接的媒介，故得以簡化制造過程并降低制作成本。
然上述傳統四方形平面無管腳半導體封裝件仍具有諸多缺點，例如，封裝膠體與導線架間的結合強度不足、相鄰管腳于切割時易發生橋接接(Bridge)現象等。由于芯片座及管腳部份表面外露而無法完全為封裝膠體所包覆，故易造成因封裝膠體與導線架間的結合強度不足，而于封裝膠體與芯片座或與管腳間發生分層(Delamination)現象，導致封裝件可靠性受損。
針對此缺陷，美國專利案第6,081,029號提出如附圖6A所示的半導體封裝件1，類似傳統四方形平面無管腳半導體封裝件，該半導體封裝件1具有一導線架10，其芯片座11上承載有至少一芯片12，該芯片12借多條焊線13電性連接至管腳14，此組件包覆于一封裝膠體15中，并外露出該芯片座11及管腳14的部份底部于封裝膠體15外。其不同處在于，這種半導體封裝件1的芯片座11底部邊緣形成有階梯部110，即一凹陷處，此凹陷的階梯部110使部份封裝膠體15得填充于其凹陷部位，故而增加芯片座11與封裝膠體15間的接觸面積并加強其間的結合強度，降低分層現象的發生。
如附圖7A所示，美國專利案第6,229,200號發明一半導體封裝件2，其承載至少一芯片22于導線架20的芯片座21上，并形成多條焊線23用以電性連接該芯片22至管腳24上，再以一封裝膠體25包覆以上組件于其中，使芯片座21及管腳24的底面外露出封裝膠體25外。亦如前述半導體封裝件1，于芯片座21的底部邊緣形成有階梯部210，用以強化芯片座21與封裝膠體25間的結合強度；此外，還于管腳24鄰近于芯片座21的端部底面亦形成有階梯部240，同理，此階梯部240得以使部份封裝膠體25填充于其凹陷部位，使管腳24與封裝膠體25間的接觸面積及結合強度得以增加，進一步降低分層現象的發生，確保封裝件可靠性。
然而，上述專利所發明的封裝結構仍具有管腳發生橋接現象之虞。封裝件切單(Singulation)作業中，由于導線架是以金屬材質制成，于切割管腳時，管腳常因金屬沾附切割刀具，導致切割毛邊(Burr)產生。如附圖6B及附圖7B所示，由于半導體封裝件1、2的管腳14、24的厚度相當且排列緊密，故相鄰管腳間易因切割毛邊沿切割方向(圖中箭頭所示)延展(如圖中局部放大區域所示)，造成管腳橋接進而產生短路(Short)現象，嚴重損害切單作業品質及產品優良率。
因此，如何有效解決因管腳切割毛邊延展造成管腳橋接進而短路的問題，以確保封裝件品質及可靠性，實為當務之急。
發明內容
本發明的主要目的在于提供一種導線架及具有該導線架的半導體封裝件的制法，使管腳間的距離增加，避免于切割管腳時產生管腳橋接及短路現象，故得以提升封裝件切單作業的品質，并確保產品優良率及可靠性。
為達成上述及其它目的，本發明發明一防止管腳短路的導線架及具有該導線架的半導體封裝件的制法。
本發明的防止管腳短路的導線架是包括多條由其邊緣朝中心延伸的管腳，各該管腳具有一上表面及一相對的下表面，且各該管腳位于導線架邊緣處的端部形成有一減厚部，使一管腳的減厚部為去除該管腳端部的上表面處一預定厚度而形成，一與其相鄰的管腳的減厚部則為去除該管腳端部的下表面處一預定厚度而形成，使各該管腳的減厚部具有小于管腳其它部份的厚度。
具有前述導線架的半導體封裝件的制法，是包括下列步驟制備一導線架片，是由多條呈數組排列的導線架及多條連接相鄰導線架的連接部所構成，各該導線架具有一位于中心位置的芯片座，及多條由導線架邊緣朝中心延伸并圍繞該芯片座的管腳，使該管腳與相鄰導線架的管腳相對應的連接部相連接，同時，各該管腳具有一上表面與一相對的下表面以及一位于導線架邊緣處并與連接部相連的端部，于各該管腳的端部及與其相連的連接部部份一并去除一預定厚度，使各該管腳的端部形成一減厚部，其中，一管腳的減厚部為去除該管腳端部的上表面處的該預定厚度而形成，一與其相鄰的管腳的減厚部則為去除該管腳端部的下表面處的該預定厚度而形成，使各該管腳的減厚部具有小于管腳其它部份的厚度；接置至少一芯片于各該導線架的芯片座上；形成多條導電組件，用以電性連接該芯片至對應的管腳；形成一封裝膠體于各該導線架上，用以包覆對應的芯片、導電組件、芯片座及管腳，使該管腳的下表面外露出該封裝膠體；以及進行一切單作業，用以切除該連接部，使各該管腳一個個分離，從而分離出個別半導體封裝件。
綜上所述，本發明的特征在于各管腳位于導線架邊緣處的端部形成一減厚部，并且相鄰管腳的減厚部是彼此形成于其端部的上或下表面，使管腳的減厚部呈交叉方式設置。此種結構設計具有諸多優點，由于交叉方式設置的減厚部使管腳間的距離(Pitch)大幅增加(約可增加為原來的三倍距離)，如此得以避免現有技術上于切割管腳時，相鄰管腳因切割毛邊(Burr)延展造成管腳橋接(Bridge)進而短路(Short)等缺點，故得顯著提升封裝件切單作業的品質，并確保產品優良率及可靠性。
為讓本發明的上述及其它目的、特征以及優點能更明顯易懂，將與較佳實施例，并配合附圖，詳細說明本發明的實施例，附圖的內容簡述如下附圖1A是本發明的導線架的上視圖；附圖1B圖是顯示附圖1A的導線架沿1B-1B線切開的剖視圖；附圖1C圖是顯示附圖1A的導線架沿1C-1C線切開的剖視圖；附圖1D是顯示附圖1A的導線架的側視圖；附圖2至附圖5是顯示具有本發明導線架的半導體封裝件的制造過程示意圖；
附圖2A至附圖2C是顯示制備本發明的導線架的上視圖及剖視圖；附圖3A至附圖3C是顯示于附圖2A至附圖2C的導線架上進行黏晶及焊線作業的上視圖及剖視圖；附圖4A至附圖4C是顯示于附圖3A至附圖3C的半導體結構上進行模壓作業的上視圖及剖視圖；附圖5A及附圖5B是顯示對附圖4A至附圖4C的半導體封裝結構進行切單作業后的上視圖及側視圖；附圖6A及附圖6B是顯示美國專利案第6,081,029發明的半導體封裝件的剖視圖及側視圖；以及附圖7A及附圖7B是顯示美國專利案第6,229,200發明的半導體封裝件的剖視圖及側視圖。
符號說明1半導體封裝件10導線架11芯片座 110階梯部12芯片 13焊線14管腳 15封裝膠體2半導體封裝件20導線架21芯片座 210階梯部22芯片 23焊線24管腳 240階梯部25封裝膠體3半導體封裝件30導線架片31導線架 32芯片座320細桿 321下表面33管腳 330上表面331下表面332端部 333減厚部33a管腳 33b管腳34連接部35芯片36焊線37封裝膠體具體實施方式
以下即配合附圖1A至附圖1D，以及附圖2至附圖5詳細說明本發明的導線架及具有該導線架的半導體封裝件的制法，各圖均為簡化的圖標，僅以示意方式顯示與本發明有關的結構單元，且這些結構單元并非以實際數量或尺寸比例繪制，實際的導線架及半導體封裝件的結構布局應更加復雜。再者，本發明的實施例以適用于四方形平面無管腳(Quad Flat Non-lead，QFN)半導體封裝件的導線架加以說明，但本發明所發明的導線架并非局限于此。
實施例如附圖1A至附圖1D所示為本發明的防止管腳短路的導線架。如圖所示，本發明的導線架31是包括具有一位于中心位置的芯片座32，及多條由其邊緣朝中心延伸并圍繞該芯片座32的管腳33。該芯片座32是以多條細桿320與該導線架31相連；各該管腳33具有一上表面330及一相對的下表面331，且各該管腳33位于導線架31邊緣處的端部332形成有一減厚部333。其中，相鄰管腳33彼此于其端部332的上或下表面330、331形成減厚部333，并依此區分為管腳33a及管腳33b兩類；如附圖1B所示，管腳33a的減厚部333為去除該管腳33a端部332的上表面330處一預定厚度而形成；如附圖1C所示，與管腳33a相鄰的管腳33b的減厚部333則為去除該管腳33b端部332的下表面331處一預定厚度而形成。如此，各該管腳33的減厚部333的厚度h小于管腳其它部份的厚度H(即h＜H)，且如附圖1D的側視圖所示，該管腳33a、33b的減厚部333彼此呈交叉方式而設置。
以下即參考附圖2至附圖5而詳細說明具有前述導線架31的半導體封裝件的制造過程。如圖所示，具有本發明導線架31的半導體封裝件3的制法，是包括下列步驟。
首先，如附圖2A至附圖2C所示，制備一導線架片30，以現有化學蝕刻(Chemical Etching)或沖壓(Stamping)等方式，形成多條呈數組排列的導線架31及多條連接相鄰導線架31的連接部34。各該導線架31上界定有由多條切割線S-S所包圍的封裝區域，該切割線S-S以供后續切單作業之用(容后詳述)。圖中僅示兩個導線架31為例，然實際構成該導線架片30的導線架數目為更多。
如附圖2A所示，各該導線架31具有一位于中心位置的芯片座32，及多條由導線架31邊緣朝中心延伸并圍繞該芯片座32的管腳33；該芯片座32是以多條細桿320與該導線架31相連。相鄰的導線架31、31的管腳33是與對應的連接部34相連接。
各該管腳33具有一上表面330與一相對的下表面331以及一端部332，該端部332位于導線架31的邊緣處并與連接部34相連。以半蝕刻(Half-Etching)方式于各該管腳33的端部332及與其相連的連接部34部份一并去除一預定厚度，使各該管腳33的端部332形成一減厚部333。詳言之，該管腳33以間隔方式進行上或下表面330、331的半蝕刻作業；其中，相鄰管腳33彼此于其端部332的上或下表面330、331形成減厚部333，并依此區分為管腳33a及管腳33b兩類；如附圖2B所示，管腳33a的減厚部333為去除該管腳33a端部332的上表面330處的該預定厚度而形成；如附圖2C所示，與管腳33a相鄰的管腳33b的減厚部則為去除該管腳33b端部332的下表面331處的該預定厚度而形成。各該管腳33所形成的減厚部333的厚度h是小于管腳33其它部份的厚度H(即h＜H)，而該以半蝕刻去除的預定厚度通常為管腳33厚度H的一半，使各該減厚部333的厚度h為管腳33其它部份的厚度H的一半，即H＝2h。
接著，如附圖3A至附圖3C所示，于上述導線架片30制備完成后，進行黏晶(Die Bonding)作業，接置至少一芯片35于各該導線架31的芯片座32上。而后，進行焊線(Wire Bonding)作業，形成多條焊線36(如金線)于各該導線架31上，使該芯片35借該焊線36而電性連接至對應的管腳33上。此黏晶與焊線作業皆為現有技術，于此不予贅述。
然后，如附圖4A至附圖4C所示，進行模壓(Molding)作業，于該導線架片30上以現有材料如環氧樹脂(Epoxy Resin)等形成一封裝膠體37，用以包覆各該導線架31的芯片座32與管腳33、承載其上的芯片35與焊線36以及連接部34，其中，芯片座32的下表面321及管腳33的下表面331外露出該封裝膠體37。
最后，進行一切單(Singulation)作業，是使用現有切割機沿切割線S-S切割，以分離出個別半導體封裝件3。其中，切割線S-S是切割通過管腳33(或減厚部333)，亦即，由切割線S-S所包圍的封裝區域略小于導線架31邊緣所界定的區域，使該連接部34連同小部份管腳33于切單作業中予以切除。如此，得以確保各該管腳33都是單個離開，分離出個別半導體封裝件3，如附圖5A所示。從切單后的半導體封裝件3的側面觀，則如附圖5B所示，管腳33a、33b的減厚部333彼此呈交叉方式設置。完成切單的半導體封裝件3則得以借芯片座32及管腳33的外露表面321、331電性連接至一外界裝置如印刷電路板(PrintedCircuitBoard)以供運作，而無需于該半導體封裝件3上再植接焊球或焊塊等導電組件作為與外界電性連接的媒介，此為四方形平面無管腳半導體封裝件特點之一。
綜上所述，本發明的特征在于各管腳位于導線架邊緣處的端部形成一減厚部，并且相鄰管腳的減厚部是彼此形成于其端部的上或下表面，使管腳的減厚部呈交叉方式設置。此種結構設計具有諸多優點，由于交叉方式設置的減厚部使管腳間的距離(Pitch)大幅增加(約可增加為原來的三倍距離)，如此得以避免現有技術上于切割管腳時，相鄰管腳因切割毛邊(Burr)延展造成管腳橋接(Bridge)進而短路(Short)等缺點，故得顯著提升封裝件切單作業的品質，并確保產品優良率及可靠性。
以上所述，僅是用以說明本發明的具體實施例而已，并非用以限定本發明的可實施范圍，凡熟習該項技技術者在未脫離本發明所指示的精神與原理下所完成的一切等效改變或修飾，仍應屬此專利權利要求范圍所涵蓋。
權利要求
1.一種防止管腳短路的導線架，其特征在于，該導線架是包括多數由其邊緣朝中心延伸的管腳，各該管腳具有一上表面及一相對的下表面，且各該管腳位于導線架邊緣處的端部形成有一減厚部，使一管腳的減厚部為去除該管腳端部的上表面處一預定厚度而形成，一與其相鄰的管腳的減厚部則為去除該管腳端部的下表面處一預定厚度而形成，使各該管腳的減厚部具有小于管腳其它部份的厚度。
2.如權利要求1所述的導線架，其特征在于，各該管腳的減厚部的厚度為管腳其它部份的一半。
3.如權利要求1所述的導線架，還包括一位于該導線架中心位置的芯片座，使該芯片座為該管腳所圍繞。
4.如權利要求3所述的導線架，其特征在于，該芯片座是借多數細桿與該導線架相連。
5.如權利要求3所述的導線架，其特征在于，該芯片座的下表面與該管腳的下表面成共平面關系。
6.一種具有導線架的半導體封裝件的制法，其特征在于，該制法是包括下列步驟制備一導線架片，是由多數呈數組排列的導線架及多數連接相鄰導線架的連接部所構成，各該導線架具有一位于中心位置的芯片座，及多數由導線架邊緣朝中心延伸并圍繞該芯片座的管腳，使該管腳與相鄰導線架的管腳相對應的連接部相連接，同時，各該管腳具有一上表面與一相對的下表面以及一位于導線架邊緣處并與連接部相連的端部，于各該管腳的端部及與其相連的連接部部份一并去除一預定厚度，使各該管腳的端部形成一減厚部，其中，一管腳的減厚部為去除該管腳端部的上表面處的該預定厚度而形成，一與其相鄰的管腳的減厚部則為去除該管腳端部的下表面處的該預定厚度而形成，使各該管腳的減厚部具有小于管腳其它部份的厚度；接置至少一芯片于各該導線架的芯片座上；形成多條導電組件，用以電性連接該芯片至對應的管腳；形成一封裝膠體于該導線架片上，用以包覆各該導線架、芯片及導電組件，使各該管腳的下表面外露出該封裝膠體；以及進行一切單作業，用以切除該連接部，使各該管腳單個分開而分離出個別半導體封裝件。
7.如權利要求6所述的制法，其特征在于，該芯片座是借多條細桿與該導線架相連。
8.如權利要求6所述的制法，其特征在于，去除各該連接部及管腳的端部的部份厚度是以半蝕刻方式而完成的。
9.如權利要求8所述的制法，其特征在于，各該管腳的減厚部的厚度為管腳其它部份的一半。
10.如權利要求6所述的制法，其特征在于，該導電組件是為焊線。
11.如權利要求6所述的制法，其特征在于，該芯片座的下表面與該管腳的下表面成共平面關系，使該芯片座的下表面外露出該封裝膠體。
全文摘要
一種防止管腳短路之導線架及具有該導線架的半導體封裝件的制法，是于各管腳位于導線架邊緣處的部位形成一減厚部，使相鄰管腳的減厚部呈交叉方式設置。此種交叉設置方式使管腳減厚部間的距離(Pitch)大幅增加，如此得以避免于切單作業中進行管腳切割時，相鄰管腳因切割毛邊(Burr)延展造成管腳橋接(Bridge)進而短路(Short)等缺點，故得顯著提升封裝件切單作業的品質，并確保產品優良率及可靠性。
文檔編號H01L23/48GK1466204SQ0212319
公開日2004年1月7日 申請日期2002年6月28日 優先權日2002年6月28日
發明者洪瑞祥, 許進登, 楊振雄, 楊志仁 申請人:矽品精密工業股份有限公司