低電壓操作的單一多晶硅快閃存儲單元結構及其陣列的制作方法

專利名稱：低電壓操作的單一多晶硅快閃存儲單元結構及其陣列的制作方法
技術領域：
本發明涉及一種存儲單元結構及其陣列架構，特別涉及一種快閃存儲單元結構及其陣列架構。
背景技術：
非易失性存儲器中，快閃存儲器存儲單元(flash memory cell)之所以能編程(Program)，主要利用各種操作方法(例如溝道熱電子注入(Channel HotElectron Injection)，F-N隧穿效應(Fowler-Nordheim tunneling)等方式)將電子寫入至浮置柵極(Floating Gate)中，提高存儲器存儲單元的臨界電壓。至于擦除(Erase)時則是將電子從浮置柵極中拉出，降低存儲器存儲單元的臨界電壓。
為了達到寫入與擦除等操作，載流子必須越過或穿過所建立的浮置柵極與元件其他接點間的絕緣體勢壘，因此電子可在氧化層內進行傳導是堆疊柵極(Stacked Gate)式存儲器能操作的基本機制。請參照圖1，其圖示現有的快閃存儲單元的熱電子注入示意圖，快閃存儲單元10在控制柵極12與漏極14加入適當的正電壓，如此，快閃存儲單元10導通，并且為高漏極電壓的情況，溝道中的載流子由源極16向漏極14移動，且在漏極14處被高溝道電場所加速。一旦載流子進入高電場區域，載流子將被加速以進行一連串的碰撞，載流子與硅晶格碰撞后將產生電子空穴對，此電子空穴對又再次被電場加速并進行再一次的碰撞。在這些高動能的載流子中，配合適于載流子注入的氧化層電場，使得部分載流子橫越二氧化硅層18而注入浮置柵極20，而使浮置柵極20儲存所注入的載流子。
但是，快閃存儲單元10以熱電子注入模式來儲存數據，在編程中必須是在快閃存儲單元10為導通的情況，所以在快閃存儲單元10的溝道會形成溝道電流，如此將會造成快閃存儲單元10的功率消耗的問題。
為解決上述的高功率消耗的問題，快閃存儲單元可采用F-N穿隧操作的模式，如圖2圖示的現有快閃存儲單元的F-N穿隧示意圖所示。但F-N穿隧操作需要高電壓，將增加升壓電路設計的困難。
上述快閃存儲單元30(參考圖2)所構成的存儲器陣列(Array)如圖3A與3B分別圖示現有快閃存儲器的位線連接方式的結構圖與對應電路圖所示。在圖3A中，快閃存儲單元30都制造在相同的一個N阱區11，當對一個快閃存儲單元30進行編程操作時，位線13所提供的電源能量將會影到連接相同位線13但未被選取的快閃存儲單元30，例如位線13輸入5V，在其他未選取的快閃存儲單元30的漏極(連接到N阱區11)將會存在略低于5V左右的電壓。這使得具有N個區段(Sectors)，每一個區段具有M個字線(即快閃存儲單元30的數目)，將在自身的區段部分形成M-1個干擾，而在其他區段形成M*P/E cycle times(周期數，即每一區段編程的平均干擾次數)*(N-1)，因此整個編程位線干擾為M*P/E cycle times*(N-1)+(M-1)。
相同的，在進行擦除(Erase)時，亦有擦除位線干擾的情形，所不同的在擦除為整區段進行，而非一個個的進行，當快閃存儲單元30的漏極端加入-8V電壓時，也將使得整個N阱11區電壓維持在-8V左右，因此對于其他區段部分產生擦除位線干擾有P/E cycle times(周期數)*(N-1)。
上述編程位線干擾或擦除位線干擾，將會直接影響到快閃存儲單元的數據的儲存能力，而造成數據流失情形。此外，在圖3B中，位線13連接到每一個快閃存儲單元30的源極與P型離子區域(或稱為淺P阱區(ShallowP-well))15(參考圖3A)，將在快閃存儲單元30的源極端形成一寄生電容17，因此在讀取數據時，這些寄生電容17將造成較大的位線負載(BL Loading)，因此使得讀取數據的速度降低。

發明內容
因此本發明的目的在于提供一種用于低電壓操作的單一多晶硅快閃存儲單元結構及其陣列架構，其可以解決現有快閃存儲單元的高功率消耗與高電壓操作的問題，并且由于存儲單元結構僅需使用一層多晶硅，有別于現有雙層多晶硅堆疊結構，故可簡化工藝步驟。
本發明的另一目的在于提供一種分離式位線結構的快閃存儲單元，用以避免上述位線負載的產生。
本發明的再一目的是提出另一種分離式位線結構的快閃存儲單元，更能進一步有效減少編程位線干擾或擦除位線干擾。
本發明提供一種用于低電壓操作的單一多晶硅快閃存儲單元結構，此快閃存儲單元包括一深層第一型離子摻入阱、一第二型離子摻入阱、一電荷儲存區、一柵極、一第二型離子源極區、一第一型離子摻入區與一第二型離子漏極區。深層第一型離子摻入阱作為存儲單元的襯底。第二型離子摻入阱位于深層第一型離子摻入阱之上。電荷儲存區位于第二型離子摻入阱之上，并依序由下而上包括一第一絕緣層，一陷阱層與一第二絕緣層。柵極，位于電荷儲存區之上。第二型離子源極區位于第二型離子摻入阱中，鄰接電荷儲存區。第一型離子摻入區位于第二型離子摻入阱中，并包圍第二型離子源極區與至少部分第一絕緣層的底部。以及，第二型離子漏極區位于第二型離子摻入阱中，并鄰接于第一型離子摻入區與電荷儲存區。
本發明提供另一種用于低電壓操作的單一多晶硅快閃存儲單元結構，此快閃存儲單元包括一深層第一型離子摻入阱、一第二型離子摻入阱、一淺層第一型離子摻入阱、一電荷儲存區、一柵極、一第二型離子源極區、一第二型離子漏極區以及一第二型離子摻入區。深層第一型離子摻入阱作為存儲單元的襯底。第二型離子摻入阱位于深層第一型離子摻入阱之上。淺層第一型離子摻入阱位于第二型離子摻入阱之上。電荷儲存區位于淺層第一型離子摻入阱之上，并依序由下而上包括一第一絕緣層，一陷阱層與一第二絕緣層。柵極位于電荷儲存區之上。第二型離子源極區位于淺層第一型離子摻入阱中，鄰接電荷儲存區的一側。第二型離子漏極區位于淺層第一型離子摻入阱中，鄰接電荷儲存區除此側外的另一側。以及，第二型離子摻入區圍繞第二型離子漏極區底部四周，并貫穿淺層第一型離子摻入阱直至第二型離子摻入阱中。
本發明提供一種用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，其包括一深層第一型離子摻入阱、一第一型離子摻入阱、一第二型離子摻入阱、一淺層第一型離子摻入阱、一存儲單元區段、一位線選擇元件、一隔離區、一主位線、以及一次位線。第一型離子摻入阱位于深層第一型離子摻入阱之上。第二型離子摻入阱位于深層第一型離子摻入阱之上，鄰接第一型離子摻入阱的一側。淺層第一型離子摻入阱位于第二型離子摻入阱之上。存儲單元區段包括數個存儲單元，每一存儲單元包括一電荷儲存區，位于淺層第一型離子摻入阱之上，并依序由下而上包括一第一絕緣層，一陷阱層與一第二絕緣層；一柵極位于電荷儲存區之上；一第二型離子源極區位于淺層第一型離子摻入阱中，鄰接電荷儲存區的一側；一第二型離子漏極區位于淺層第一型離子摻入阱中，鄰接電荷儲存區除此側外的另一側；以及，一第二型離子摻入區，圍繞第二型離子漏極區底部四周，并貫穿淺層第一型離子摻入阱直至第二型離子摻入阱中。位線選擇元件具有第一端、第二端與柵極端，其中，位線選擇元件的第一端與第二端位于第一型離子摻入阱中，位線選擇元件的柵極端位于第一型離子摻入阱之上，位線選擇元件用以控制相對應的存儲單元區段的運行。隔離區位于存儲單元區段與相對應的位線選擇元件之間。主位線電連接至位線選擇元件的第一端。以及，一次位線電連接至位線選擇元件的第二端，并分別電連接至相對應的存儲單元區段中的這些存儲單元。


圖1顯示現有快閃存儲單元的熱電子注入示意圖；圖2顯示現有快閃存儲單元的F-N穿隧示意圖；圖3A與3B分別顯示現有快閃存儲器的位線連接方式的結構圖與對應電路圖；圖4顯示本發明的快閃存儲單元的結構示意圖；圖5顯示本發明的另一種快閃存儲單元的結構示意圖；圖6顯示本發明的優選實施例的使用快閃存儲單元的存儲器架構示意圖；以及圖7顯示對應于圖6的電路圖。
附圖中的附圖標記說明如下10，30，50 快閃存儲單元11 N阱12，34 控制柵極13 位線14 漏極15，42 P型離子區域16 源極17，150 寄生電容18，8 二氧化硅層 20，36 浮置柵極
22 襯底 40 電子26，52，102 深層P型離子摻入阱28，54 N型離子摻入阱56 電荷儲存區 57 柵極58，62 絕緣層 60 陷阱層64 N型離子源極區66 N型離子漏極區68 P型離子摻入區70 導體72，108 淺層P型離子摻入阱74 N型離子摻入區100 存儲器 104 P型離子摻入阱106 N型離子摻入阱110 存儲單元區段112 存儲單元 114 位線選擇元件116 隔離區 118 主位線120 次位線具體實施方式
為了解決上述問題，因此提供另一種結構可降低操作所需要的電壓，如圖4顯示的本發明的快閃存儲單元的結構示意圖所示。
在圖4中，快閃存儲單元50中的深層P型離子摻入阱52作為快閃存儲單元50的襯底，N型離子摻入阱54位于深層P型離子摻入阱52之上，電荷儲存區56位于N型離子摻入阱54之上，并依序由下而上包括絕緣層(為氧化硅層)58、陷阱層(為氮化物)60與絕緣層(為氧化硅層)62，柵極57位于電荷儲存區56之上，N型離子源極區64位于N型離子摻入阱54中，并鄰接電荷儲存區56，P型離子摻入區68位于N型離子摻入阱54中，并包圍N型離子源極區64與絕緣層62的底部的一部分，N型離子漏極區66位于N型離子摻入阱54中，并鄰接于P型離子摻入區68與電荷儲存區56。
其中，N型離子漏極區66的摻雜濃度大于N型離子摻入阱54。快閃存儲單元50更包括一導體70，此導體70貫穿N型離子源極區64，并電連接N型離子源極區64與P型離子摻入區68(此導體70亦可和N型離子源極區64與P型離子摻入區68做電連接，導體70不需要貫穿N型離子源極區64)。
在圖4中，快閃存儲單元50的操作方法如下首先，當要擦除快閃存儲單元50的數據時，施加3～7V的電壓于柵極57，施加-7～-3V的電壓于N型離子漏極區66，并浮置N型離子源極區64。其次，當編程快閃存儲單元50的數據時，施加-7～-3V的電壓于柵極57，施加3～7V的電壓于N型離子源極區64，并浮置N型離子漏極區66。以及，當讀取快閃存儲單元50的數據時，施加1～5V的電壓于柵極57，施加0.5～2V的電壓于N型離子漏極區66，并施加0V于N型離子源極區64。
根據上述，快閃存儲單元50利用F-N穿隧的操作模式來編程或擦除數據，快閃存儲器50不需要在導通的情況下由溝道電流提供電子，所以可以解決快閃存儲器50的功率消耗的問題，并且在柵極57與N型離子漏極區66可提供更低的操作電壓(如施加3V的電壓于柵極57，施加-7V的電壓于N型離子漏極區66，操作電壓為10V)，但可使快閃存儲單元50進行編程或擦除數據。
圖5顯示本發明的另一種快閃存儲單元的結構示意圖。在圖5中，快閃存儲單元50中的深層P型離子摻入阱52作為快閃存儲單元50的襯底，N型離子摻入阱54位于深層P型離子摻入阱52之上，淺層P型離子摻入阱72位于N型離子摻入阱54之上，電荷儲存區56位于淺層P型離子摻入阱72之上，并依序由下而上包括絕緣層(為氧化硅層)58、陷阱層(為氮化物)60與絕緣層(為氧化硅層)62，柵極57位于電荷儲存區56之上，N型離子源極區64位于淺層P型離子摻入阱72中，并鄰接電荷儲存區56的一側，N型離子漏極區66位于淺層P型離子摻入阱72中，并鄰接電荷儲存區56的另一側，N型離子摻入區74圍繞N型離子漏極區66的底部四周，并貫穿淺層P型離子摻入阱72直至N型離子摻入阱54中。
其中，N型離子漏極區66的摻雜濃度大于N型離子摻入阱74。快閃存儲單元50更包括一導體70，此導體70貫穿N型離子源極區64，并電連接N型離子源極區64與淺層P型離子摻入阱72(此導體70亦可和N型離子源極區64與P型離子摻入區72做電連接，導體70不需要貫穿N型離子源極區64)。
在圖5中，快閃存儲單元50的操作方法如下首先，當要擦除快閃存儲單元50的數據時，施加3～7V的電壓于柵極57，施加-7～-3V的電壓于N型離子漏極區66，并浮置N型離子源極區64。其次，當編程快閃存儲單元50的數據時，施加-7～-3V的電壓于柵極57，施加3～7V的電壓于N型離子源極區64，并浮置N型離子漏極區66。以及，當讀取快閃存儲單元50的數據時，施加1～5V的電壓于柵極57，施加0.5～2V的電壓于N型離子漏極區66，并施加0V于N型離子源極區64。
根據上述，快閃存儲單元50利用F-N穿隧的操作模式來編程或擦除數據，快閃存儲器50不需要在導通的情況下由溝道電流提供電子，所以可以解決快閃存儲器50的功率消耗的問題，并且在柵極57與N型離子漏極區66可提供更低的操作電壓(如施加3V的電壓于柵極57，施加-7V的電壓于N型離子漏極區66，操作電壓為10V)，便可使快閃存儲器50進行編程或擦除數據。
圖6顯示本發明的優選實施例的使用快閃存儲單元的存儲器架構示意圖。在圖6中，存儲器100的架構如下P型離子摻入阱104位于深層P型離子摻入阱102之上，N型離子摻入阱106位于深層P型離子摻入阱102之上，并鄰接P型離子摻入阱104的一側，淺層P型離子摻入阱108位于N型離子摻入阱106之上，存儲單元區段(Sectors)110包括數個存儲單元112，位線選擇元件114具有第一端、第二端與柵極端、其中，位線選擇元件114的第一端與第二端位于P型離子摻入阱104中，位線選擇元件114的柵極端位于P型離子摻入阱104之上，位線選擇元件114用以控制相對應的存儲單元區段110的運行，隔離區116位于存儲單元區段110與相對應的位線選擇元件114之間，主位線118電連接至位線選擇元件114的第一端、次位線120電連接至位線選擇元件114的第二端，并分別電連接至相對應的存儲單元區段110中的每個存儲單元112。其中，每一個存儲單元112的結構如同圖5所示。
圖7顯示對應于圖6的電路圖，在圖6中以快閃存儲單元10所構成的存儲單元陣列可以圖7的電路形式表示之。
以圖6顯示結構說明可以解決位線負載的產生，在此對主位線118提供0V電壓，并假設要讀取存儲單元112，則可控制位線選擇元件114導通，而另一控制位線選擇元件(未圖示)不導通，而使次位線120與主位線118等電位，但另一次位線(未圖示)為懸置狀態，所以對如存儲單元區段沒有選擇到的區段(未圖示)，其所有的存儲單元為無運行狀態，所以不會產生寄生電容150(參考圖7)，因此不會在未選取的區段上有位線負載的產生，減低了讀取操作時主位線118的負載效應。
由深層P型離子摻入阱102、P型離子摻入阱104與N型離子摻入阱106所構成，其與圖3A的單一N阱11不同，而由P型離子摻入阱104與N型離子摻入阱106并排構成，至于存儲單元112是設計在N型離子摻入阱106內部，以多個存儲單元為一存儲單元區段110，此外在設計上亦可使一個或多個區段來形成于相同的一個N型離子摻入阱106上，例如相鄰任意兩個的存儲單元區段就可以同一個N型離子摻入阱106使用。但是位線選擇元件114則設計位于P型離子摻入阱104內部。至于隔離區116則位于P型離子摻入阱104與N型離子摻入阱106之間，用以隔離每一區段的存儲單元112與位線選擇元件114。至于主位線118亦以電連接到位線選擇元件114的一端，而次位線120則電連接到一存儲單元區段110所有存儲單元的源極端與位線選擇元件114的另一端。
由于，進一步設計P型離子摻入阱104隔離兩個N型離子摻入阱，所以每一區段存儲單元110都設計在不同的N型離子摻入阱106中并以P型離子摻入阱104分離，因此現有共用相同一個N阱11(參考圖3A)所產生的編程位線干擾與擦除位線干擾都會消失，只有在相同的N型離子摻入阱106所進行單一的編程會有(M-1)個編程位線干擾產生，因此大大的降低所遭受的干擾情形。
因此，本發明的特征是可以解決快閃存儲單元的高功率消耗高電壓操作的問題，并且由于存儲單元結構僅需使用一層多晶硅，可簡化其工藝步驟。
本發明的另一特征是分離式位線結構的快閃存儲單元，以主位線與次位線連接以一位線選擇元件控制，而使選定的區段的次位線與主位線等電位，所以避免上述位線負載的產生。
本發明的再一特征是利用不同P型離子摻入阱與N型離子摻入阱上，以形成位線選擇元件與存儲單元，以有效隔開每一存儲單元區段共用同一N型離子摻入阱情形，所以能減少編程位線干擾或擦除位線干擾。
綜上所述，雖然本發明已以一優選實施例公開如上，但是其并非用以限定本發明，本領域技術人員，在不脫離本發明的精神和范圍內，可作各種更改與潤飾，因此本發明的保護范圍應當以所附權利要求所界定的為準。
權利要求
1.一種用于低電壓操作的單一多晶硅快閃存儲單元結構，其包含有一深層第一型離子摻入阱，作為該存儲單元的襯底；一第二型離子摻入阱，位于該深層第一型離子摻入阱之上；一電荷儲存區，位于該第二型離子摻入阱之上，并依序由下而上包含有一第一絕緣層、一陷阱層與一第二絕緣層；一柵極，位于該電荷儲存區之上；一第二型離子源極區，位于該第二型離子摻入阱中，鄰接該電荷儲存區；一第一型離子摻入區，位于該第二型離子摻入阱中，并包圍該第二型離子源極區與至少部分該第一絕緣層的底部；以及一第二型離子漏極區，位于該第二型離子摻入阱中，并鄰接于該第一型離子摻入區與該電荷儲存區。
2.如權利要求1所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，其中該第二型離子漏極區的摻雜濃度大于該第二型離子摻入阱。
3.如權利要求1所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，更包含有一導體，該導體貫穿該第二型離子源極區。
4.如權利要求1所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，更包含有一導體，該導體電連接該第二型離子源極區與該第一型離子摻入區。
5.如權利要求1所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，其中該第一絕緣層與該第二絕緣層中至少有一為氧化硅層。
6.如權利要求1所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，其中該陷阱層包含有氮化物。
7.一種用于低電壓操作的單一多晶硅快閃存儲單元結構，其包含有一深層第一型離子摻入阱，作為該存儲單元的襯底；一第二型離子摻入阱，位于該深層第一型離子摻入阱之上；一淺層第一型離子摻入阱，位于該第二型離子摻入阱之上；一電荷儲存區，位于該淺層第一型離子摻入阱之上，并依序由下而上包含有一第一絕緣層、一陷阱層與一第二絕緣層；一柵極，位于該電荷儲存區之上；一第二型離子源極區，位于該淺層第一型離子摻入阱中，鄰接該電荷儲存區的一側；一第二型離子漏極區，位于該淺層第一型離子摻入阱中，鄰接該電荷儲存區除該側外的另一側；以及一第二型離子摻入區，圍繞該第二型離子漏極區底部四周，并貫穿該淺層第一型離子摻入阱直至該第二型離子摻入阱中，使得該第二型離子漏極區與該第二型離子摻入阱相連接。
8.如權利要求7所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，其中該第二型離子漏極區的摻雜濃度大于該第二型離子摻入阱。
9.如權利要求7所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，更包含有一導體，該導體貫穿該第二型離子源極區。
10.如權利要求7所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，更包含有一導體，該導體電連接該第二型離子源極區與該淺層第一型離子摻入阱。
11.如權利要求7所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，其中該第一絕緣層與該第二絕緣層中至少有一為氧化硅層。
12.如權利要求7所述的用于低電壓操作的單一多晶硅快閃存儲單元結構，其中該陷阱層包含有氮化物。
13.一種用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，其包含有一深層第一型離子摻入阱；一第一型離子摻入阱，位于該深層第一型離子摻入阱之上；一第二型離子摻入阱，位于該深層第一型離子摻入阱之上，鄰接于該第一型離子摻入阱的一側；一存儲單元區段，包含有多個存儲單元，每一該些存儲單元包含有一電荷儲存區，位于該第二型離子摻入阱之上，并依序由下而上包含有一第一絕緣層、一陷阱層與一第二絕緣層；一柵極，位于該電荷儲存區之上；一第二型離子源極區，位于該第二型離子摻入阱中，鄰接該電荷儲存區；一第一型離子摻入區，位于該第二型離子摻入阱中，并包圍該第二型離子源極區與至少部分該第一絕緣層的底部；以及一第二型離子漏極區，位于該第二型離子摻入阱中，并鄰接于該第一型離子摻入區與該電荷儲存區；一位線選擇元件，具有第一端、第二端與柵極端，其中，該位線選擇元件的第一端與第二端位于該第一型離子摻入阱中，該位線選擇元件的柵極端位于該第一型離子摻入阱之上，該位線選擇元件用以控制相對應的該存儲單元區段的運行；一隔離區，位于該存儲單元區段與相對應的該位線選擇元件之間；一主位線，電連接至該位線選擇元件的第一端；以及一次位線，電連接至該位線選擇元件的第二端，并分別電連接至相對應的該存儲單元區段中的該些存儲單元。
14.如權利要求13所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，更包含有一導體，該導體貫穿該第二型離子源極區。
15.如權利要求13所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，更包含有一導體，該導體電連接該第二型離子源極區與該第一型離子摻入區。
16.如權利要求13所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，其中該第一絕緣層與該第二絕緣層中至少有一為氧化硅層。
17.如權利要求13所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，其中該陷阱層包含有氮化物。
18.一種用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，其包含有一深層第一型離子摻入阱；一第一型離子摻入阱，位于該深層第一型離子摻入阱之上；一第二型離子摻入阱，位于該深層第一型離子摻入阱之上，鄰接該第一型離子摻入阱的一側；一淺層第一型離子摻入阱，位于該第二型離子摻入阱之上，與該第二型離子摻入阱鄰接該第一型離子摻入阱的同一側；一存儲單元區段，包含有多個存儲單元，每一該些存儲單元包含有一電荷儲存區，位于該淺層第一型離子摻入阱之上，并依序由下而上包含有一第一絕緣層、一陷阱層與一第二絕緣層；一柵極，位于該電荷儲存區之上；一第二型離子源極區，位于該淺層第一型離子摻入阱中，鄰接該電荷儲存區的一側；一第二型離子漏極區，位于該淺層第一型離子摻入阱中，鄰接該電荷儲存區除該側外的另一側；以及一第二型離子摻入區，圍繞該第二型離子漏極區底部四周，并貫穿該淺層第一型離子摻入阱直至該第二型離子摻入阱中，用以連接第二型離子漏極區與該第二型離子摻入阱；一位線選擇元件，具有第一端、第二端與柵極端，其中，該位線選擇元件的第一端與第二端位于該第一型離子摻入阱中，該位線選擇元件的柵極端位于該第一型離子摻入阱之上，該位線選擇元件用以控制相對應的該存儲單元區段的運行；一隔離區，位于該存儲單元區段與相對應的該位線選擇元件之間；一主位線，電連接至該位線選擇元件的第一端；以及一次位線，電連接至該位線選擇元件的第二端，并分別電連接至相對應的該存儲單元區段中的該些存儲單元。
19.如權利要求18所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，更包含有一導體，該導體貫穿該第二型離子源極區。
20.如權利要求18所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，更包含有一導體，該導體電連接該第二型離子源極區與該淺層第一型離子摻入阱。
21.如權利要求18所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，其中該第一絕緣層與該第二絕緣層中至少有一為氧化硅層。
22.如權利要求18所述的用于低電壓操作的單一多晶硅快閃存儲單元的陣列架構，其中該陷阱層包含有氮化物。
23.一種用于低電壓操作的單一多晶硅快閃存儲器，其包含有一存儲單元區段位于一第一導電型的第一離子阱上，且該第一離子阱位于一第二導電型的襯底上，其中每一個存儲單元包含有一氧化-氮化-氧化層位于該第一離子阱上，以及一柵極位于該氧化-氮化-氧化層上；一第二導電型的第二離子阱位于該襯底上并與該第一離子阱相連接；以及一位線選擇元件位于該存儲單元區域的一端且位于該第二離子阱中，其中該位線選擇元件具有一第一端以一子位線電連接至每一該存儲單元的源極，以及一第二端電連接于一主位線，且其中每一該存儲單元的源極由一第一導電型的第一離子摻雜區域以及一環繞于該第一離子摻雜區域的第二導電型的第二離子摻雜區域所組成，該第二離子摻雜區域與該第一離子摻雜區域彼此電短路相接。
24.如權利要求23所述的用于低電壓操作的單一多晶硅快閃存儲器，其中該位線選擇元件另包含有一柵極端位于該第二離子阱上。
25.如權利要求23所述的用于低電壓操作的單一多晶硅快閃存儲器，其中該第一導電型是N型，該第二導電型是P型。
26.如權利要求23所述的用于低電壓操作的單一多晶硅快閃存儲器另包含有一隔離區域位于該位線選擇元件與該存儲單元區段之間的襯底上。
27.如權利要求23所述的用于低電壓操作的單一多晶硅快閃存儲器，其中該電短路相接是以一金屬接觸貫穿該第一離子摻雜區域與該第二離子摻雜區域的接面。
28.一種用于低電壓操作的單一多晶硅快閃存儲器，其包含有一第一導電型的第一離子阱位于一第二導電型的襯底上；一第二導電型的第二離子阱位于該襯底上并與該第一離子阱相連接；一第一導電型的第三離子阱位于該第二離子阱上；一存儲單元區段包含有多個存儲單元位于該第三離子阱上，其中每一該存儲單元包含有一氧化-氮化-氧化層位于該第三離子阱上，一柵極位于該氧化-氮化-氧化層上，以及一源極與一漏極位于該第三離子阱中，又其中一離子摻雜區域位于該漏極下方并環繞于該漏極，且該離子摻雜區域電連接于該漏極；以及一位線選擇元件位于該存儲單元區域的一端且位于該第三離子阱中，其中該位線選擇元件具有一第一端以一子位線電連接至每一該存儲單元的源極，以及一第二端電連接于一主位線。
29.如權利要求28所述的用于低電壓操作的單一多晶硅快閃存儲器，其中該第一導電型是P型，該第二導電型是N型。
30.如權利要求28所述的用于低電壓操作的單一多晶硅快閃存儲器，其中該漏極以一金屬接觸電連接于該離子摻雜區域，且該金屬接觸貫穿該漏極與該離子摻雜區域之間的接面。
31.如權利要求28所述的用于低電壓操作的單一多晶硅快閃存儲器，其中該位線選擇元件另包含有一柵極端位于該第三離子阱上。
32.如權利要求28所述的用于低電壓操作的單一多晶硅快閃存儲器另包含有一隔離區域位于該位線選擇元件與該存儲單元區段之間的襯底上。
全文摘要
一種用于低電壓操作的單一多晶硅快閃存儲單元結構及其陣列架構。此存儲單元以深層第一型離子摻入阱作為襯底。有一第二型離子摻入阱位于此深層第一型離子摻入阱之上，而電荷儲存區則位于此第二型離子摻入阱之上，并依序由下而上為第一絕緣層，陷阱層與第二絕緣層。柵極則位于電荷儲存區之上。第二型離子源極區與第二型離子漏極區位于第二型離子摻入阱中，并分別鄰接電荷儲存區的不同側。第一型離子摻入區則包圍第二型離子源極區與至少部分的第一絕緣層的底部。
文檔編號H01L27/115GK1453877SQ02123180
公開日2003年11月5日 申請日期2002年6月26日 優先權日2002年4月24日
發明者徐清祥, 楊青松, 翁偉哲, 沈士杰 申請人:力旺電子股份有限公司