化合物半導(dǎo)體開關(guān)電路裝置的制作方法

專利名稱：化合物半導(dǎo)體開關(guān)電路裝置的制作方法
技術(shù)領(lǐng)域：
本發(fā)明涉及一種特別是用于高頻開關(guān)用途中的化合物半導(dǎo)體開關(guān)電路裝置，具體而言，是涉及一種用于2.4GHz頻帶以上的化合物半導(dǎo)體開關(guān)電路裝置。
背景技術(shù)：
在便攜電話等移動(dòng)用通信設(shè)備中，使用GHz頻帶的微波的情況多，在天線的切換電路或收發(fā)信切換電路等中，多使用用于切換這些高頻信號(hào)的開關(guān)元件(例如，特開平9-181642號(hào))。作為該元件，通常因?yàn)樘幚砀哳l而使用砷化鎵(GaAs)的場(chǎng)效應(yīng)晶體管(以下稱為FET)，由此，進(jìn)行了集成所述開關(guān)電路本身的單片微波集成電路(MMIC)的開發(fā)。
圖8(A)表示GaAsFET的截面圖。在不攙雜的GaAs襯底1的表面部分?jǐn)v雜N型雜質(zhì)后形成N型溝道區(qū)域2，在溝道區(qū)域2表面上配置肖特基接觸的柵極3，在柵極3的兩肋配置與GaAs表面歐姆接觸的源、漏極4、5。該晶體管通過柵極3的電位在正下方的溝道區(qū)域2內(nèi)形成空穴層，從而來控制源極4和漏極5之間的溝道電流。
圖8(B)表示使用GaAsFET的被稱為SPDT(單刀雙擲Single Pole DoubleThrow)的化合物半導(dǎo)體開關(guān)電路裝置的原理電路圖。
第一和第二FET1、FET2的源極(或漏極)連接在共享輸入端子IN上，各FET1、FET2的柵極通過電阻R1、R2連接在第一和第二控制端子Ct1-1、Ct1-2上，從而各FET的漏極(或源極)可連接在第一和第二輸出端子OUT1、OUT2上。施加在第一和第二控制端子Ct1-1、Ct1-2上的信號(hào)為互補(bǔ)信號(hào)，施加H電平的信號(hào)的FET導(dǎo)通，以向任一方的輸出端子傳遞施加在輸入端子IN上的信號(hào)。配置電阻R1、R2的目的在于，防止高頻信號(hào)通過柵極向構(gòu)成交流接地的控制端子Ct1-1、Ct1-2的直流電位漏出。
圖9表示如此的化合物半導(dǎo)體開關(guān)電路裝置的等效電路圖。在微波中，以特性阻抗500Ω為基準(zhǔn)，用R1＝R2＝R3＝50Ω電阻表示各端子的阻抗。另外，當(dāng)將各端子的電位表示為V1、V2、V3時(shí)，用下式表示插入損耗(Insertion Loss)和絕緣(Isolation)。
Insertion Loss＝20log(V2/V1)[dB]這是從共享輸入端子IN向輸出端子OUT1傳遞時(shí)的插入損耗。
Isolation＝20log(V3/V1)[dB]這是從共享輸入端子IN與輸出端子2之間的絕緣(Isolation)。在化合物半導(dǎo)體開關(guān)電路裝置中，要求盡可能減少上述插入損耗(Insertion Loss)，并提高絕緣(Isolation)，串聯(lián)插入信號(hào)路徑中的FET的設(shè)計(jì)極重要。使用GaAsFET作為該FET的原因在于GaAs與Si相比，電子移動(dòng)度高，可減小電阻，實(shí)現(xiàn)低損失化，因?yàn)镚aAs是半絕緣性襯底，所以適用于信號(hào)路徑間的高絕緣化。但在另一方面，GaAs襯底比Si的價(jià)格高，若用Si來實(shí)現(xiàn)PIN二極管等等效襯底，則從成本競(jìng)爭(zhēng)上來說會(huì)失敗。
在這種化合物半導(dǎo)體開關(guān)電路中，F(xiàn)ET的溝道區(qū)域2的電阻R如下表示R＝1/enμS[Ω]e電子電荷量(1.6×10-19C/cm3)n電子載流子濃度μ電子移動(dòng)度S溝道區(qū)域的截面積(cm2)為了盡可能地使電阻R小，從而將溝道的寬度設(shè)計(jì)得盡可能大，通過贏得溝道區(qū)域的截面積，來減少插入損耗(Insertion Loss)。
因此，在柵極3和溝道區(qū)域2中形成的依賴于肖特基接觸的電容成分變大，從而損失高頻的輸入信號(hào)，惡化了絕緣(Isolation)。為了避免這種情況，設(shè)置分流FET，以實(shí)現(xiàn)絕緣(Isolation)的改善。


圖10是至今為止實(shí)用化的化合物半導(dǎo)體開關(guān)電路裝置的電路圖。在該電路中，在進(jìn)行開關(guān)的FET1和FET2的輸出端子OUT1和OUT2的接地間連接分流FET3、FET4，向該分流FET3、FET4的柵極上施加對(duì)FET2和FET1的控制端子Ct1-2、Ct1-1的互補(bǔ)信號(hào)。結(jié)果，當(dāng)FET1導(dǎo)通時(shí)，分流FET4導(dǎo)通，F(xiàn)ET2和分流FET3截止。
在該電路中，在共享輸入端子IN-輸出端子OUT1的信號(hào)路徑導(dǎo)通、共享輸入端子IN-輸出端子OUT2的信號(hào)路徑截止時(shí)，因?yàn)榉至鱂ET4導(dǎo)通，所以向輸出端子OUT2的輸入信號(hào)的損失通過接地的電容C流入地，可提高絕緣(Isolation)。
另外，兩個(gè)FET的高頻特性、必需的最大功率和夾斷電壓等FET特性相等，可使用兩個(gè)信號(hào)路徑來作為發(fā)送·接收路徑之一，所以該電路是通用的。下面將這種電路稱為對(duì)稱型電路。
圖11表示集成化這種化合物半導(dǎo)體開關(guān)電路裝置后的化合物半導(dǎo)體芯片的一個(gè)實(shí)例。
在GaAs襯底中，在左右的中央部配置進(jìn)行開關(guān)的FET1和FET2，在左右的下角附近配置分流FET3和分流FET4，在各FET的柵極上連接電阻R1、R2、R3、R4。另外，在襯底的周邊上設(shè)置與共享輸入端子IN、輸出端子OUT1、OUT2、控制端子Ct1-1、Ct1-2、接地端子GND對(duì)應(yīng)的墊片。另外，連接分流FET3和分流FET4的源極后通過接地用的電容C連接到接地端子GND上。用虛線表示的第二層布線是與形成FET柵極同時(shí)形成的柵極金屬層(Ti/Pt/Au)，用實(shí)線表示的第三層的布線是進(jìn)行各元件的連接和墊片的形成的墊片金屬層(Ti/Pt/Au)。與第一層襯底歐姆接觸的歐姆金屬層(AuGe/Ni/Au)形成各FET的源極、漏極和各電阻兩端的取出電極，在圖11中由于與墊片金屬層相重疊，所以未示出歐姆金屬層。
圖12(A)表示放大圖11所示的FET1的部分的平面圖。在該圖中，點(diǎn)劃線包圍的長(zhǎng)方形區(qū)域是形成在襯底11上的溝道區(qū)域12。從左側(cè)伸出的梳形的四個(gè)第三層墊片金屬層30是連接在輸出端子OUT1上的源極13(或漏極)，其下是由第一層歐姆金屬層10形成的源極14(或漏極)。另外，從右側(cè)伸出的梳形的四個(gè)第三層的墊片金屬層30是連接在共享輸入端子IN上的漏極15(或源極)，在其下是由第一層歐姆金屬層10形成的漏極16(或源極)。以片齒嚙合的形狀來配置這兩個(gè)電極，在其間的溝道區(qū)域12上將由第二層?xùn)艠O金屬層20形成的柵極17配置成梳形狀。
圖12(B)表示該FET一部分的截面圖。在襯底11上設(shè)置n型溝道區(qū)域12和在其兩側(cè)形成源極區(qū)域18和漏極區(qū)域19的n+型高濃度區(qū)域，在溝道區(qū)域12中設(shè)置柵極17，在高濃度區(qū)域中設(shè)置用第一層歐姆金屬層10形成的漏極14和源極16。另外，如上所述，在其上設(shè)置由第三層墊片金屬層30形成的漏極13和源極15，進(jìn)行各元件的布線等。
這里重要的是，如圖12(B)所示，柵極長(zhǎng)度Lg是指存在于源極區(qū)域和漏極區(qū)域之間的溝道區(qū)域中的柵極的長(zhǎng)度，通常設(shè)置成不發(fā)生短溝道效果的0.5μm。如圖12(A)所示，柵極的寬度Wg是指沿源極區(qū)域和漏極區(qū)域存在于溝道區(qū)域內(nèi)的柵極的長(zhǎng)度，為減少導(dǎo)通電阻最好將其設(shè)計(jì)得較大。
另外，溝道區(qū)域12的雜質(zhì)濃度和厚度確定Idss，Idss是確定導(dǎo)通狀態(tài)FET必需的最大功率的唯一因素。另外，對(duì)于必需的最大功率，作為使FET變?yōu)榻刂範(fàn)顟B(tài)所需的電壓的夾斷電壓也與溝道區(qū)域的雜質(zhì)濃度和厚度(離子注入的劑量和加速電壓)有關(guān)。
即，通常，若用于形成溝道區(qū)域的離子注入時(shí)的劑量相同，則離子注入時(shí)加速電壓高的一方的溝道區(qū)域的深度深，Idss提高，且夾斷電壓變高。另一方面，若加速電壓相同，則溝道區(qū)域形成用的離子注入時(shí)的劑量多的一方夾斷電壓也高，Idss提高。
此時(shí)因?yàn)殡娐肥菍?duì)稱型的，所以在相同條件下形成兩個(gè)FET的溝道區(qū)域12。即，用相同的工序、相同條件來形成兩個(gè)FET的溝道區(qū)域。具體而言，以劑量4.4×1012/cm-3、加速電壓70KeV程度離子注入n型的雜質(zhì)(29Si+)，在柵極形成前，蝕刻若干柵極下方的溝道。結(jié)果，夾斷電壓Vp為1.5V左右。
在上述化合物半導(dǎo)體開關(guān)電路裝置中，為了盡可能減少插入損耗(InsertionLoss)，采用增大柵極寬度Wg，降低FET的導(dǎo)通電阻的設(shè)計(jì)方法。具體而言，在圖11所示的化合物半導(dǎo)體開關(guān)電路裝置中，PHS1.9GHz下用的FET1和FET2的柵極寬度Wg(梳形的柵極的總和)設(shè)置為1.4mm(1400微米)，分流用的FET3和FET4的柵極寬度Wg設(shè)置為0.4mm(400微米)。為了減少FET的導(dǎo)通電阻，盡可能將柵極長(zhǎng)度Lg設(shè)計(jì)成0.5微米。
因此，由于柵極寬度Wg變大，導(dǎo)致柵極的電容成分增加，使絕緣(Isolation)降低。為了提高絕緣(Isolation)，在分流FET中以電路的方式使輸入信號(hào)的損失流向接地是不可缺的。
因此，在迄今的化合物半導(dǎo)體開關(guān)電路裝置中，芯片尺寸達(dá)到1.07×0.50mm2這樣很大的尺寸，從而使通過縮小芯片尺寸降低成本的努力朝向相反方向發(fā)展。
另外，迄今的化合物半導(dǎo)體開關(guān)電路裝置設(shè)計(jì)成PDC 900MHz下和1.9GHz下可共用，存在不使用分流FET而確保絕緣(Isolation)的設(shè)計(jì)努力不充分的現(xiàn)狀。為此，成本變高，上述兩個(gè)頻帶的化合物半導(dǎo)體開關(guān)電路裝置被替換為硅的兼價(jià)芯片，導(dǎo)致失去了市場(chǎng)。
另外，還采用通過提高溝道區(qū)域12的雜質(zhì)濃度、加厚厚度、降低電阻來降低插入損耗(Insertion Loss)的開關(guān)電路。此時(shí)，在一方的信號(hào)路徑中，雖然插入損耗(Insertion Loss)降低，但在另一方的信號(hào)路徑中，Idss變大，夾斷電壓也變大。當(dāng)夾斷電壓也變大時(shí)，該FET經(jīng)受不住與通過一方信號(hào)路徑的功率相同的功率，所以采用將兩個(gè)FET的夾斷電壓設(shè)定為不同的值，使任一方的信號(hào)路徑固定在發(fā)送路徑(導(dǎo)通側(cè))，使另一方的信號(hào)路徑固定在接收路徑(截止側(cè))。相對(duì)于對(duì)稱型，下面將采用這種夾斷電壓、Idss等特性不同的FET的電路稱為非對(duì)稱型電路，在該情況下，柵極寬度為1400微米時(shí)，為了確保絕緣(Isolation)，必須是分流FET。
為了解決上述問題，還開發(fā)了將柵極寬度縮小為600微米、且不設(shè)置分流FET的開關(guān)電路。
圖13是表示柵極寬度為600微米的化合物半導(dǎo)體開關(guān)電路裝置的電路圖。第一FET1和第二FET2的源極(或漏極)連接在共享輸入端子IN上，F(xiàn)ET1和FET2的柵極分別通過電阻R1、R2連接在第一和第二控制端子Ct1-1、Ct1-2上，從而FET1和FET2的漏極(或源極)連接在第一和第二輸出端子OUT1、OUT2上。施加在第一和第二控制端子Ct1-1、Ct1-2上的控制信號(hào)是互補(bǔ)信號(hào)，施加了H電平信號(hào)側(cè)的FET導(dǎo)通，向任一方的輸出端子傳遞施加在共享輸入端子IN上的輸入信號(hào)。配置電阻R1、R2的目的在于，防止高頻信號(hào)通過柵極向構(gòu)成交流接地的控制端子Ct1-1、Ct1-2的直流電位漏出。
圖13所示電路雖然是與圖8(B)所示使用GaAsFET的被稱為SPDT(單刀雙擲Single Pole Double Throw)的化合物半導(dǎo)體開關(guān)電路裝置的原理電路基本相同的電路結(jié)構(gòu)，但大的區(qū)別在于，F(xiàn)ET1和FET2的柵極的柵極寬度Wg設(shè)計(jì)為600微米。與以前相比，柵極寬度Wg變小，意味著FET的導(dǎo)通電阻變大，而柵極的面積(Lg×Wg)變小，意味著柵極和溝道區(qū)域的肖特基接合導(dǎo)致的寄生電容變小，在電路動(dòng)作上差別大。
圖14表示集成化該化合物半導(dǎo)體開關(guān)電路裝置的化合物半導(dǎo)體芯片的一個(gè)實(shí)例。
在GaAs襯底中，在中央部配置進(jìn)行開關(guān)的FET1和FET2，在各FET的柵極上連接電阻R1、R2。另外，在襯底的周邊上設(shè)置與共享輸入端子IN、輸出端子OUT1、OUT2、控制端子Ct1-1、Ct1-2、接地端子GND對(duì)應(yīng)的墊片。用虛線表示的第二層布線是與形成FET柵極同時(shí)形成的柵極金屬層(Ti/Pt/Au)20，用實(shí)線表示的第三層的布線是進(jìn)行各元件的連接和墊片的形成的墊片金屬層(Ti/Pt/Au)30。與第一層襯底歐姆接觸的歐姆金屬層(AuGe/Ni/Au)10形成各FET的源極、漏極和各電阻兩端的取出電極，因?yàn)閳D14中與墊片金屬層重疊，所以未示出歐姆金屬層。
從圖14可知，構(gòu)成部件僅是對(duì)應(yīng)于FET1和FET2、電阻R1、R2、共享輸入端子IN、輸出端子OUT1、OUT2、控制端子Ct1-1、Ct1-2的墊片，與圖11所示的現(xiàn)有化合物半導(dǎo)體開關(guān)電路裝置相比，由最小構(gòu)成部件來構(gòu)成。
另外，該半導(dǎo)體器件的特征在于，由柵極寬度為以前的600微米以下即一半以下形成FET1(FET2也一樣)，所以可實(shí)現(xiàn)FET1為以前一半的大小。即，圖14所示的FET1形成在點(diǎn)劃線包圍的長(zhǎng)方形的溝道區(qū)域12內(nèi)。從下側(cè)伸出的梳形的三個(gè)第三層墊片金屬層30為連接在輸出端子OUT1上的源極13(或漏極)，在其下為由第一層歐姆金屬層10形成的源極14(或漏極)。另外，從上側(cè)伸出的梳形的三個(gè)第三層墊片金屬層30為連接在共享輸入端子IN上的漏極1 5(或源極)，在其下為由第一層歐姆金屬層10形成的漏極14(或源極)。以片齒嚙合的形狀來配置這兩個(gè)電極，在其間的溝道區(qū)域12上將由第二層?xùn)艠O金屬層20形成的柵極17配置成四個(gè)梳形狀。FET1和FET2共用從上側(cè)伸出的正中的片齒漏極13(或源極)，可進(jìn)一步實(shí)現(xiàn)小型化。這里，所謂柵極寬度為600微米以下的含義是指各FET的梳形的柵極17的柵極寬度的總和分別在600微米以下。
因?yàn)镕ET1和FET2的截面結(jié)構(gòu)與圖12(B)所示的現(xiàn)有結(jié)構(gòu)相同，所以省略說明。
結(jié)果，該化合物半導(dǎo)體芯片的尺寸在0.37×0.30mm2以內(nèi)，這表示將以前的化合物半導(dǎo)體芯片的尺寸實(shí)際上縮小了20％。
下面說明2.4GHz以上高頻帶下省略分流FET后可否進(jìn)行確保絕緣(Isolation)的設(shè)計(jì)。
圖15表示FET的柵極長(zhǎng)度Lg為0.5微米時(shí)的柵極寬度Wg-插入損耗(Insertion Loss)的關(guān)系。
當(dāng)1GHz的輸入信號(hào)下柵極寬度Wg從1000微米縮小到600微米時(shí)，插入損耗(Insertion Loss)從0.35dB到0.55dB惡化了0.2dB。但是，當(dāng)2.4GHz的輸入信號(hào)下柵極寬度Wg從1000微米縮小到600微米時(shí)，插入損耗(InsertionLoss)從0.60dB到0.65dB僅惡化了0.05dB。由此可知，雖然1GHz的輸入信號(hào)下插入損耗(Insertion Loss)較大程度上受FET導(dǎo)通電阻的影響，但在2.4GHz的輸入信號(hào)下插入損耗(Insertion Loss)卻基本不受FET導(dǎo)通電阻的影響。
原因在于，由于2.4GHz的輸入信號(hào)與1GHz相比為高頻，所以認(rèn)為與其是FET的導(dǎo)通電阻倒不如說是FET柵極引起的電容成分的影響更大。因此，如果2.4GHz以上的高頻下電容成分比FET的導(dǎo)通電阻在插入損耗(InsertionLoss)上的影響更大，則與其減少導(dǎo)通電阻，倒不如著眼于設(shè)計(jì)減少電容成分。即，必要有與以前的設(shè)計(jì)完全相反的設(shè)想。
另一方面，圖16表示FET的柵極長(zhǎng)度Lg為0.5微米時(shí)的柵極寬度Wg-絕緣(Isolation)的關(guān)系。
當(dāng)1GHz的輸入信號(hào)下柵極寬度Wg從1000微米縮小到600微米時(shí)，絕緣(Isolation)從19.5dB到23.5dB改善了4.0dB。同樣，當(dāng)2.4GHz的輸入信號(hào)下柵極寬度Wg從1000微米縮小到600微米時(shí)，絕緣(Isolation)從14dB到18dB改善了4.0dB。即，可知絕緣(Isolation)依賴于FET的寄生電容來改善。
因此，從圖15可知，在2.4GHz以上的高頻帶下，若僅考慮插入損耗(Insertion Loss)的微小惡化，倒不如優(yōu)先設(shè)計(jì)圖16所示的絕緣(Isolation)反而可縮小化合物半導(dǎo)體芯片的尺寸。即，若2.4GHz的輸入信號(hào)下柵極寬度Wg為700微米以下，則可確保16.5dB以上的絕緣(Isolation)，另外，若柵極寬度Wg為600微米以下，則可確保18dB以上的絕緣(Isolation)。
發(fā)明解決的問題在圖14表示實(shí)際的圖案的化合物半導(dǎo)體開關(guān)電路裝置中，設(shè)計(jì)柵極長(zhǎng)度Lg為0.5微米、柵極寬度Wg為600微米的FET1和FET2，確定插入損耗(InsertionLoss)為0.65dB，絕緣(Isolation)為18dB。該特性活用為包含藍(lán)牙(用無線彼此連接便攜電話、筆記本PC、便攜信息終端、數(shù)字相機(jī)、其周邊設(shè)備，提高可移動(dòng)環(huán)境、商業(yè)環(huán)境的通信規(guī)格)的使用2.4GHz頻帶的ISMBand(IndustrialScientific and Medical frequency band)的頻譜擴(kuò)頻通信應(yīng)用領(lǐng)域中的RF開關(guān)。
現(xiàn)在，硅半導(dǎo)體芯片的性能提高很快，要高頻下利用的可能性也高。在以前，硅芯片難以在高頻帶下利用，雖然利用高價(jià)的化合物半導(dǎo)體芯片，但硅半導(dǎo)體芯片的性能高，若可利用，當(dāng)然晶片價(jià)格高的化合物半導(dǎo)體芯片在價(jià)格競(jìng)爭(zhēng)中會(huì)失敗。因此，縮短芯片尺寸來抑制成本是必然的，不可避免地降低了芯片尺寸。
這里，根據(jù)圖15和圖16，在2.4GHz頻帶下使用的情況下，本發(fā)明人推測(cè)可基本不惡化插入損耗(Insertion Loss)和絕緣(Isolation)地進(jìn)一步縮短芯片尺寸，使柵極寬度Wg變?yōu)?00微米。
若柵極寬度降低為400微米，則芯片尺寸變?yōu)?.31×0.31mm2，與600微米的情況相比，可縮短13％，有利于與硅半導(dǎo)體芯片的競(jìng)爭(zhēng)。
但是，當(dāng)以芯片尺寸縮短為目的而將柵極寬度降至400微米時(shí)，發(fā)送側(cè)必需的最大功率(Pout-linear下面稱為必要最大功率)下降20dBm，可知超過了縮短的界限。如上所述，這是作為藍(lán)牙或無線LAN下使用的開關(guān)電路可輸出20dBm的信號(hào)的能力所必要的。
必要最大功率(Pout-linear)是開關(guān)電路的一個(gè)重要性能指標(biāo)，有必要同時(shí)滿足導(dǎo)通時(shí)可通過的電流能力和截止時(shí)不泄漏的功率(絕緣)這兩個(gè)要素。
在發(fā)送時(shí)導(dǎo)通狀態(tài)的FET中，僅Idss與必要最大功率(Pout-linear)有關(guān)，其關(guān)系式如下所示。
Pout-linear＝10log((2RXIdss/1.3)2×1/8R)×1000)[dBm]即，在柵極寬度為600微米以前可確保必要最大功率為20dBm，但將柵極寬度變?yōu)?00微米后，溝道區(qū)域也縮小，因?yàn)镮dss降低，所以判斷必要最大功率不足。
因此，為了增加必要最大功率，有必要提高Idss。因?yàn)樽畛醯哪康氖强s短芯片，所以有必要將柵極寬度縮短為400微米，并且增加FET的Idss。
另外，若發(fā)送時(shí)的必要最大功率不僅在發(fā)送時(shí)導(dǎo)通狀態(tài)的FET而且在發(fā)送時(shí)變?yōu)榻刂範(fàn)顟B(tài)(接收側(cè))的FET中都沒有耐必要最大功率的能力，則作為開關(guān)電路的必要最大功率不足。即，在增加發(fā)送時(shí)變?yōu)閷?dǎo)通的FET的Idss而確保必要最大功率的同時(shí)，發(fā)送時(shí)截止側(cè)(接收側(cè))的FET中耐必要最大功率的能力也變?yōu)橹匾?br> 解決問題的手段鑒于上述各種問題，本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置中，形成在溝道區(qū)域表面上設(shè)置源極、柵極和漏極的第一和第二FET，將兩個(gè)FET的源極或漏極作為共享輸入端子，將兩個(gè)FET的漏極或源極作為第一和第二輸出端子，向兩個(gè)FET的柵極上施加控制信號(hào)，使任一方的FET導(dǎo)通，由所述共享輸入端子和所述第一和第二輸出端子的任一方形成信號(hào)路徑，其特征在于將所述FET的柵極寬度設(shè)定為400微米以下，并且，將一方的所述FET的Idss設(shè)定得比另一方的FET的Idss大，在2.4GHz以上的高頻帶下省略分流FET以確保規(guī)定絕緣(Isolation)的化合物半導(dǎo)體器件中，進(jìn)一步縮短了芯片尺寸，且作為在無線LAN或藍(lán)牙中采用的開關(guān)電路，實(shí)現(xiàn)了必要最大功率的輸出。
此時(shí)，在發(fā)送側(cè)(導(dǎo)通側(cè))的FET中，因?yàn)閮HIdss與必要最大功率有關(guān)，所以通過控制溝道區(qū)域的雜質(zhì)濃度和厚度，增加Idss，可輸出必要最大功率。
同時(shí)，在接收側(cè)(截止側(cè))FET中，耐必要最大功率(不泄漏信號(hào))是重要的。即，若不滿足發(fā)送側(cè)(導(dǎo)通側(cè))FET輸出必要最大功率的能力和接收側(cè)(截止側(cè))耐該必要最大功率的能力二者，則其結(jié)果是作為開關(guān)電路，不能輸出必要最大功率。因此，雖然在后面詳細(xì)描述，但在接收側(cè)(截止側(cè))，為了增加耐必要最大功率的能力，有必要降低夾斷電壓。
通常，若Idss變大，則夾斷電壓升高，若Idss變小，則夾斷電壓降低，所以在本發(fā)明中，通過形成為固定發(fā)送側(cè)(導(dǎo)通側(cè))和接收側(cè)(截止側(cè))的信號(hào)路徑的非對(duì)稱型開關(guān)電路來進(jìn)行解決。
附圖的簡(jiǎn)要描述圖1是說明本發(fā)明的電路圖。
圖2是說明本發(fā)明的平面圖。
圖3是說明本發(fā)明的平面圖。
圖4是說明本發(fā)明的特性圖。
圖5是說明本發(fā)明的截面圖。
圖6是說明本發(fā)明的平面圖。
圖7是說明本發(fā)明的平面圖。
圖8是說明現(xiàn)有實(shí)例的(A)截面圖，(B)電路圖。
圖9是說明現(xiàn)有實(shí)例的等效電路圖。
圖10是說明現(xiàn)有實(shí)例的電路圖。
圖11是說明現(xiàn)有實(shí)例的平面圖。
圖12是說明現(xiàn)有實(shí)例的(A)平面圖，(B)截面圖。
圖13是說明現(xiàn)有實(shí)例的電路圖。
圖14是說明現(xiàn)有實(shí)例的平面圖。
圖15是說明現(xiàn)有實(shí)例的特性圖。
圖16是說明現(xiàn)有實(shí)例的特性圖。
發(fā)明實(shí)施例下面參照?qǐng)D1至圖7來說明本發(fā)明的實(shí)施例。
圖1是表示本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置的電路圖。第一FET1和第二FET2的源極(或漏極)連接在共享輸入端子IN上，F(xiàn)ET1和FET2的柵極分別通過電阻R1、R2連接在第一和第二控制端子Ct1-1、Ct1-2上，從而FET1和FET2的漏極(或源極)可連接在第一和第二輸出端子OUT1、OUT2上。施加在第一和第二控制端子Ct1-1、Ct1-2上的控制信號(hào)為互補(bǔ)信號(hào)，施加H電平信號(hào)側(cè)的FET導(dǎo)通，以向任一方的輸出端子傳遞施加在共享輸入端子IN上的輸入信號(hào)。配置電阻R1、R2的目的在于，防止高頻信號(hào)通過柵極向構(gòu)成交流接地的控制端子Ct1-1、Ct1-2的直流電位漏出。
圖1所示電路雖然是與圖8(B)或圖13所示使用GaAsFET的被稱為SPDT(單刀雙擲Single Pole Double Throw)的化合物半導(dǎo)體開關(guān)電路裝置的原理電路基本相同的電路結(jié)構(gòu)，但大的區(qū)別在于，第一，F(xiàn)ET1和FET2的柵極的柵極寬度Wg設(shè)計(jì)為400微米。與以前相比，柵極寬度Wg變小，意味著FET的導(dǎo)通電阻變大，而柵極的面積(Lg×Wg)變小，意味著柵極和溝道區(qū)域的肖特基接合導(dǎo)致的寄生電容變小，在電路動(dòng)作上差別大。
第二，形成兩個(gè)FET的Idss或夾斷電壓不同的非對(duì)稱型電路。開關(guān)電路的必要最大功率在發(fā)送側(cè)(導(dǎo)通側(cè))由Idss確定，在接收側(cè)(截止側(cè))則由夾斷電壓確定。即，發(fā)送側(cè)(導(dǎo)通側(cè))為了通過將柵極寬度從600微米設(shè)定400微米來提高不足的必要最大功率，必須確保Idss。即，控制溝道區(qū)域的雜質(zhì)濃度和厚度，形成提高了Idss的溝道區(qū)域，形成可輸出規(guī)定功率的FET。
另一方面，在接收側(cè)(截止側(cè))，必須設(shè)計(jì)成即使消耗必要最大功率也不泄漏信號(hào)，即，耐必要最大功率。雖然下面將詳細(xì)描述，但若降低夾斷電壓，則因?yàn)榭商岣吣虵ET的最大功率，所以控制溝道區(qū)域的雜質(zhì)濃度和厚度來形成夾斷電壓低的溝道區(qū)域。
因此，在本發(fā)明的實(shí)施例中，作為開關(guān)電路，為了輸出必要最大功率，控制任一FET的溝道區(qū)域的雜質(zhì)濃度和厚度。通常Idss變大時(shí)夾斷電壓也變大，而Idss變小時(shí)夾斷電壓也變小，所以采用兩個(gè)FET的特性各不相同的非對(duì)稱型電路。但是，將信號(hào)路徑使用于固定在接收路徑和發(fā)送路徑上的開關(guān)電路中時(shí)，沒有任何問題，而且會(huì)變?yōu)楦咝实碾娐贰?br> 圖2表示集成化本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置的化合物半導(dǎo)體芯片的一個(gè)實(shí)例。
在GaAs襯底中，在中央部配置進(jìn)行開關(guān)的FET1和FET2，在各FET的柵極上連接電阻R1、R2。另外，在襯底的周邊上設(shè)置與共享輸入端子IN、輸出端子OUT1、OUT2、控制端子Ct1-1、Ct1-2對(duì)應(yīng)的墊片。用虛線表示的第二層布線是與形成FET柵極同時(shí)形成的柵極金屬層(Ti/Pt/Au)20，用實(shí)線表示的第三層的布線是進(jìn)行各元件的連接和墊片形成的墊片金屬層(Ti/Pt/Au)30。與第一層襯底歐姆接觸的歐姆金屬層(AuGe/Ni/Au)10形成各FET的源極、漏極和各電阻兩端的取出電極，因?yàn)閳D2中與墊片金屬層重疊，所以未示出歐姆金屬層。
從圖2可知，構(gòu)成部件僅是對(duì)應(yīng)于FET1和FET2、電阻R1、R2、共享輸入端子IN、輸出端子OUT1、OUT2、控制端子Ct1-1、Ct1-2的墊片，與圖11所示的現(xiàn)有化合物半導(dǎo)體開關(guān)電路裝置相比，由最小構(gòu)成部件來構(gòu)成。
圖3表示放大圖2所示的FET的部分后的平面圖。因?yàn)閮蓚€(gè)FET的圖案相同，所以僅表示一方的FET。點(diǎn)劃線包圍的長(zhǎng)方形區(qū)域是形成在GaAs襯底11上的溝道區(qū)域12。從左側(cè)伸出的梳形的兩個(gè)第三層墊片金屬層30是連接在輸出端子OUT1上的源極13(或漏極)，其下是由第一層歐姆金屬層10形成的源極14(或漏極)。另外，從右側(cè)伸出的梳形的兩個(gè)第三層的墊片金屬層30是連接在共享輸入端子IN上的漏極15(或源極)，在其下是由第一層歐姆金屬層10形成的漏極16(或源極)。以片齒嚙合的形狀來配置這兩個(gè)電極，在其間的溝道區(qū)域12上將由第二層?xùn)艠O金屬層20形成的柵極17配置成梳形狀。
通過離子注入形成的溝道區(qū)域12僅通過其雜質(zhì)濃度和厚度來變化作為使FET變?yōu)榻刂範(fàn)顟B(tài)所需的電壓的夾斷電壓。即，注入預(yù)定的溝道區(qū)域中的雜質(zhì)離子的劑量多或離子注入的加速電壓升高，則夾斷電壓變高，劑量少，或加速電壓降低，則夾斷電壓變低。
另外，當(dāng)溝道12形成時(shí)的雜質(zhì)離子的劑量多或注入時(shí)的加速電壓高(溝道區(qū)域深)時(shí)，Idss增加。即，通常夾斷電壓高的溝道區(qū)域的Idss大，發(fā)送時(shí)導(dǎo)通狀態(tài)FET的必要最大功率也變大。相反，雖然夾斷電壓低的溝道區(qū)域的Idss小，F(xiàn)ET在截止?fàn)顟B(tài)的情況下能耐受的必要最大功率變大。
圖4表示柵極寬度、Idss和必要最大功率(Pout-linear)的關(guān)系。圖4(A)表示具有現(xiàn)有的對(duì)稱型溝道區(qū)域的FET的關(guān)系圖，圖4(B)表示具有作為本發(fā)明發(fā)送側(cè)(導(dǎo)通側(cè))的具有大的Idss的FET的關(guān)系圖。
如圖4(A)所示，在現(xiàn)有的溝道區(qū)域中，雖然在柵極寬度為600微米時(shí)可確保作為必要最大功率的20dBm，但當(dāng)柵極寬度縮短為400微米時(shí)，下降20dBm。其中，在本發(fā)明的實(shí)施例中，與以前相比，形成高濃度和深的溝道區(qū)域，通過提高Idss，如圖4(B)所示，在柵極寬度為400微米的情況下，可實(shí)現(xiàn)確保0.09A的Idss，且輸出20dBm的必要最大功率的開關(guān)電路。
圖5表示FET1和FET2的截面結(jié)構(gòu)。開關(guān)電路的必要最大功率在導(dǎo)通側(cè)由Idss確定，在截止側(cè)由夾斷電壓確定，所以在本發(fā)明的實(shí)施例中，在作為發(fā)送側(cè)(導(dǎo)通側(cè))的FET1中，為了提高Idss，與以前相比，形成高濃度和深的溝道區(qū)域，而在作為接收側(cè)(截止側(cè))的FET2中，為了降低夾斷電壓，與以前相比，形成低濃度并淺的溝道區(qū)域。此時(shí)，因?yàn)樽鳛殡x子注入的加速電壓在兩個(gè)FET中都相等的條件，和作為劑量上FET1比FET2多的條件，作為結(jié)果，F(xiàn)ET1的Idss和夾斷電壓變大，F(xiàn)ET2的Idss和夾斷電壓變小，所以圖5中原理地表示溝道區(qū)域深度上的差。
圖5(A)表示FET1的截面結(jié)構(gòu)。在GaAs襯底11上設(shè)置n型的Idss大的溝道區(qū)域12a和在其兩側(cè)形成源極區(qū)域18和漏極區(qū)域19的n+型的高濃度區(qū)域。
FET1用作發(fā)送側(cè)(導(dǎo)通側(cè))，為了得到必要最大功率，提高雜質(zhì)濃度，形成Idss大的溝道區(qū)域12a。具體而言，以劑量為4.6×1012cm-3、加速電壓為70KeV離子注入為n型的雜質(zhì)(29Si+)，不蝕刻?hào)艠O形成前的柵極正下方的溝道區(qū)域12a。由此，如圖4(B)所示，即使在柵極寬度為400微米時(shí)，因?yàn)榈玫?.09A的Idss，所以可輸出在藍(lán)牙或無線LAN等中活用的20dBm的必要最大功率。另外，結(jié)果，F(xiàn)ET的夾斷電壓變?yōu)?.2V。
在溝道區(qū)域12a上設(shè)置柵極17，在高濃度區(qū)域中設(shè)置由第一層歐姆金屬層10形成的漏極14和源極16。此外，如上所述，在其上設(shè)置由第三層的墊片金屬層30形成的漏極13和源極15，進(jìn)行各元件的布線等。
圖5(B)表示FET2的截面結(jié)構(gòu)。在GaAs襯底11上設(shè)置n型的夾斷電壓小的溝道區(qū)域12b和在其兩側(cè)形成源極區(qū)域18和漏極區(qū)域19的n+型的高濃度區(qū)域。
具體而言，以劑量為3.4×1012cm-3、加速電壓為70KeV離子注入為n型的雜質(zhì)(29Si+)，不蝕刻?hào)艠O形成前的柵極正下方的溝道區(qū)域12b。由此，形成夾斷電壓為1.1V的溝道區(qū)域12b，Idss變?yōu)?.04A。
在開關(guān)電路中，除了發(fā)送側(cè)(導(dǎo)通側(cè))可輸出的能力外，當(dāng)同時(shí)沒有接收側(cè)(截止側(cè))耐必要最大功率的能力時(shí)，信號(hào)泄漏，結(jié)果，電路的必要最大功率降低。接收側(cè)(截止側(cè))可耐受的必要最大功率與夾斷電壓有關(guān)，公式如下所示。
Pout-linear＝10log((Vmax2/8R)×1000)[dBm]例如，當(dāng)向發(fā)送側(cè)(導(dǎo)通側(cè))的控制端子Ct1-1施加控制信號(hào)3V時(shí)，作為內(nèi)建電位的量減少0.4V，在接收側(cè)(截止側(cè))FET的柵極肖特基接合上施加2.6V的逆偏壓，擴(kuò)大空穴層。因?yàn)榻邮諅?cè)FET的夾斷電壓形成為1.1V，所以通過施加1.1V的逆偏壓以上的柵極電壓向柵極正下方的溝道電位夾斷接收側(cè)(截止側(cè))FET。因此，作為使接收側(cè)(截止側(cè))FET夾斷的電壓，產(chǎn)生1.5(2.6-1.1)V的余量，在根據(jù)該余量從上式算出的功率成為最大的功率前，可由接收側(cè)(截止側(cè))FET耐受該電壓。
具體而言，因?yàn)樗^余量的1.5V為對(duì)應(yīng)于Vmax/4的值，將Vmax＝1.5×4、R＝50Ω代入上式進(jìn)行計(jì)算時(shí)，必要最大功率變?yōu)?9.5dBm。
這里，雖然計(jì)算結(jié)果是19.5dBm，但實(shí)際上上式中存在3dBm左右的余量，所以若將夾斷電壓設(shè)計(jì)為1.1V，則變?yōu)樽疃嗄?2.5dBm的必要最大功率的FET?？赏ㄟ^開關(guān)電路的必要最大功率在由發(fā)送側(cè)(導(dǎo)通側(cè))FET的Idss確定的必要最大功率和由接收側(cè)(截止側(cè))的夾斷電壓確定的必要最大功率比較時(shí)，因?yàn)樽優(yōu)樾〉囊环降谋匾畲蠊β?，所以在本發(fā)明的實(shí)施例中，可確定20dBm。
在溝道區(qū)域12b中設(shè)置柵極17，在高濃度區(qū)域內(nèi)設(shè)置由第一層歐姆金屬層10形成的漏極14和源極16。如上所述，在其上進(jìn)一步設(shè)置由第三層的墊片金屬層30形成的漏極13和源極15，進(jìn)行各元件的布線等。
由此，通過采用發(fā)送側(cè)(導(dǎo)通側(cè))變大Idss，在接收側(cè)(截止側(cè))夾斷電壓變小的兩個(gè)FET構(gòu)成的非對(duì)稱型電路，可將柵極寬度降低至400微米，即使縮短芯片尺寸，也可實(shí)現(xiàn)確保與在發(fā)送側(cè)(導(dǎo)通側(cè))采用以前的柵極寬度600微米的FET的對(duì)稱型開關(guān)電路同等的必要最大功率，且可在接收側(cè)(截止側(cè))耐受與發(fā)送側(cè)(導(dǎo)通側(cè))同等的必要最大功率的開關(guān)電路。
這里，說明了發(fā)送側(cè)為截止?fàn)顟B(tài)、接收側(cè)為導(dǎo)通狀態(tài)的情況。如上所述，開關(guān)電路的必要最大功率在導(dǎo)通側(cè)由Idss確定，在截止側(cè)由夾斷電壓確定。首先，在發(fā)送側(cè)(截止側(cè))，通過夾斷電壓2.2V來計(jì)算必要最大功率時(shí)，變?yōu)?.1dBm。其次，因?yàn)榻邮諅?cè)(導(dǎo)通側(cè))Idss為0.04A，所以由該值計(jì)算必要最大功率時(shí)變?yōu)?3.7dBm。開關(guān)電路的必要最大功率可通過比較導(dǎo)通側(cè)、截止側(cè)兩個(gè)FET后小的一方的必要最大功率來確定，所以此時(shí)變?yōu)?.1dBm。因?yàn)榻邮諘r(shí)必要最大功率為0dBm以下，所以開關(guān)電路具有在8.1dBm前可通過(耐)的能力是充分的。
在形成這兩個(gè)FET中，一方的Idss增加，另一方夾斷電壓降低，所以雜質(zhì)濃度和厚度不同。因此，僅離子注入的工序進(jìn)行兩次，此外在同一工序中形成。另外，F(xiàn)ET1和FET2的Idss和夾斷電壓只要是非對(duì)稱且能得到期望的值即可，離子注入條件不限于上述條件。
本發(fā)明的特征在于第一，因?yàn)閷艠O寬度為400微米以下與現(xiàn)有的柵極寬度為600微米的電路相比，以2/3形成FET1(FET2也一樣)，所以與現(xiàn)有的柵極寬度為600微米的電路相比，F(xiàn)ET1也變?yōu)?/3大小。即，在點(diǎn)劃線所包圍的長(zhǎng)方形的溝道區(qū)域12a中形成圖2所示的FET1，在溝道區(qū)域12b中形成FET2。從下側(cè)伸出的梳形的兩個(gè)第三層墊片金屬層30為連接在輸出端子OUT1上的源極13(或漏極)，在其下為由第一層歐姆金屬層10形成的源極14(或漏極)。另外，從上側(cè)伸出的梳形的兩個(gè)第三層墊片金屬層30為連接在共享輸入端子IN上的漏極15(或源極)，在其下為由第一層歐姆金屬層10形成的漏極14(或源極)。以片齒嚙合的形狀來配置這兩個(gè)電極，在其間的溝道區(qū)域12a(溝道區(qū)域12b)上將由第二層?xùn)艠O金屬層20形成的柵極17配置成三個(gè)梳形狀。FET1和FET2共用從上側(cè)伸出的正中的片齒漏極13(或源極)，可進(jìn)一步實(shí)現(xiàn)小型化。這里，所謂柵極寬度為400微米以下的含義是指各FET的梳形的柵極17的柵極寬度的總和分別在400微米以下。
結(jié)果，本發(fā)明化合物半導(dǎo)體芯片的尺寸在0.31×0.31mm2以內(nèi)。這表示與以前的化合物半導(dǎo)體的芯片尺寸相比可縮小13％。
第二，變?yōu)榫哂胁煌腎dss溝道區(qū)域和不同的夾斷電壓的FET1和FET2構(gòu)成的非對(duì)稱型的電路。開關(guān)電路的必要最大功率在導(dǎo)通側(cè)由Idss確定，在截止側(cè)由夾斷電壓確定，所以發(fā)送側(cè)(導(dǎo)通側(cè))的FET得到輸出必要最大功率所必須的Idss。另外，因?yàn)榻档土穗娮瑁赃€可抑制插入損耗(Insertion Loss)。另一方面，通過在接收側(cè)(截止側(cè))降低夾斷電壓，柵極肖特基接合的逆偏壓和夾斷電壓產(chǎn)生的差(余量)變大，相當(dāng)于該差的耐受最大功率增加。即，采用非對(duì)稱型FET，在發(fā)送側(cè)(導(dǎo)通側(cè))可輸出必要最大功率，在接收側(cè)(截止側(cè))可耐受必要最大功率，所以本發(fā)明的開關(guān)電路可輸出必要最大功率。
具體而言，因?yàn)闁艠O寬度為400微米，在發(fā)送側(cè)(導(dǎo)通側(cè))得到0.09A的Idss，所以可輸出在藍(lán)牙或無線LAN等中活用的20dBm的必要最大功率。另一方面，在接收側(cè)(截止側(cè))，將夾斷電壓設(shè)計(jì)在1.1V左右，若將Ctr1端子的電壓設(shè)為3V，則通過最大功率計(jì)算式，得到19.5dBm，實(shí)際上存在3dBm的余量，可耐受22.5dBm的最大功率。即，本發(fā)明的開關(guān)電路在輸出時(shí)可確保20dBm的必要最大功率。
另外，根據(jù)本發(fā)明的FET，因?yàn)樵诎l(fā)送側(cè)為截止?fàn)顟B(tài)、接收側(cè)為導(dǎo)通狀態(tài)的情況下，開關(guān)電路的必要最大功率為8.1dBm，所以可充分接收0dBm的接收信號(hào)。
這里，在2.4GHz以上高頻帶下省略分流FET來確保絕緣(Isolation)的設(shè)計(jì)可能性如上所述，所以省略，但在2.4GHz以上高頻帶下，若僅考慮插入損耗(Insertion Loss)惡化，倒不如優(yōu)先設(shè)計(jì)絕緣(Isolation)，通過形成將兩個(gè)FET的溝道區(qū)域深度12非對(duì)稱的電路，可實(shí)現(xiàn)兼?zhèn)淇蛇M(jìn)一步縮短芯片和輸出必要最大功率的能力的開關(guān)電路。
具體而言，在圖2表示實(shí)際圖案的本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置中，將柵極長(zhǎng)度Lg設(shè)計(jì)為0.5微米，柵極寬度Wg設(shè)為400微米，將夾斷電壓分別設(shè)計(jì)為2.2V、1.1V。在該電路裝置中，圖6(A)表示輸入信號(hào)為2.4GHz下的柵極寬度Wg-插入損耗(Insertion Loss)的關(guān)系，圖6(B)表示柵極寬度Wg-絕緣(Isolation)的關(guān)系。根據(jù)圖6，插入損耗(Insertion Loss)為0.6dB左右，絕緣(Isolation)為20dB。這雖然是本發(fā)明結(jié)構(gòu)的次要效果，但在圖15所示的預(yù)測(cè)值中，雖然柵極寬度為400微米時(shí)的插入損耗(Insertion Loss)為0.68dB左右，但在本發(fā)明的實(shí)施例中，可得到使其降低的結(jié)果。
圖15的預(yù)測(cè)值為以前柵極寬度為600微米時(shí)溝道區(qū)域形成條件下的預(yù)測(cè)值，在本發(fā)明的實(shí)施例中，以增大必要最大功率為目的增加一方FET溝道區(qū)域的雜質(zhì)劑量，增加Idss，因此與以前相比，降低了電阻。具體而言，柵極寬度為600微米時(shí)的電阻約為6.5Ω，假設(shè)同一溝道區(qū)域下柵極寬度降低到400微米時(shí)，則電阻變?yōu)?.75Ω。但是，在本發(fā)明實(shí)施例的溝道區(qū)域形成條件下，電阻變?yōu)樾∮?Ω，因?yàn)榻档蜑閮沙勺笥?，所以結(jié)果是插入損耗(Insertion Loss)下降預(yù)測(cè)值，作為實(shí)測(cè)值，柵極寬度為600微米時(shí)的插入損耗(Insertion Loss)也下降。
另外，如圖4(B)所示，因?yàn)楸匾畲蠊β蚀_保為20dBm，所以可實(shí)現(xiàn)兼?zhèn)淇煽s短芯片和輸出必要最大功率的能力、確保規(guī)定的絕緣(Isolation)、抑制電阻值來降低插入損耗(Insertion Loss)的高性能FET。
因此，該特性活用為包含藍(lán)牙(用無線彼此連接便攜電話、筆記本PC、便攜信息終端、數(shù)字相機(jī)、其周邊設(shè)備，提高可移動(dòng)環(huán)境、商業(yè)環(huán)境的通信規(guī)格)的使用2.4GHz頻帶的ISMBand(Industrial Scientific and Medical frequencyband)的頻譜擴(kuò)頻通信應(yīng)用領(lǐng)域中的RF開關(guān)。
另外，本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置可改善各電路特性。第一，使表示對(duì)高頻輸入功率的開關(guān)下的反射的電壓駐波比VSWR(Voltage Standing-Wave Ratio)實(shí)現(xiàn)了1.1-1.2。VSWR表示高頻傳播線路中不連續(xù)部分中產(chǎn)生的反射波和輸入波之間產(chǎn)生的電壓駐波的最大值和最小值的比，在理想狀態(tài)下，VSWR＝1表示反射為0。在具有分流FET的現(xiàn)有化合物半導(dǎo)體開關(guān)電路裝置中VSWR＝1.4左右，在本發(fā)明中，可大幅度改善電壓駐波比。原因在于，在本發(fā)明的化合物半導(dǎo)體開關(guān)裝置中，在高頻傳播線路中不僅沒有開關(guān)用的FET1和FET2，也沒有電路上簡(jiǎn)單設(shè)備極小的尺寸的FET。
第二，使表示輸出信號(hào)對(duì)高頻輸入信號(hào)失真級(jí)的線性特性在發(fā)送側(cè)(導(dǎo)通側(cè))作為PIN1dB實(shí)現(xiàn)了30dBm。圖7表示輸入輸出功率的線性特性。輸入輸出功率比理想上為1，但因?yàn)榇嬖诓迦霌p耗(Insertion Loss)，所以其輸出功率減少。當(dāng)輸入功率變大時(shí)，因?yàn)檩敵龉β适д?，所以輸出功率?duì)于輸入功率而言，線型區(qū)域的插入損耗(Insertion Loss)加上1dB的下降點(diǎn)表示為PIN1dB。具有分流FET的化合物半導(dǎo)體開關(guān)電路裝置中，PIN1dB為26dBm，但在沒有分流FET的本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置中，為30dBm，改善了約4dB以上。原因在于，在具有分流FET的情況下，成倍地受到截止的開關(guān)用和分流用的FET的夾斷電壓的影響，在沒有分流FET的本發(fā)明的情況下，僅受到截止的開關(guān)用FET的影響。另外，在接收側(cè)(截止側(cè))，雖然PIN1dB低于30dBm，但因?yàn)榻邮招盘?hào)小，所以沒有問題。
發(fā)明效果如上詳細(xì)描述，本發(fā)明依次得到如下各效果。
第一，著眼于在2.4GHz以上的高頻帶下省略分流FET并確保絕緣(Isolation)的設(shè)計(jì)，可將用于開關(guān)的FET1和FET2的柵極的柵極寬度Wg設(shè)計(jì)在400微米以下。結(jié)果，可減小用于開關(guān)的FET1和FET2的尺寸，并與以前相比，通過抑制電阻值來降低插入損耗(Insertion Loss)，可確保絕緣(Isolation)。
第二，本發(fā)明的化合物半導(dǎo)體開關(guān)電路通過形成為FET1和FET2具有不同的Idss和夾斷電壓的非對(duì)稱型，在FET1中可輸出必要最大功率為20dBm，在FET2中可耐受22.5dBm的功率，所以柵極寬度Wg為400微米時(shí)，可輸出20dBm以上的必要最大功率。
第三，在本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置中，為了能夠省略分流FET的設(shè)計(jì)，構(gòu)成部件僅是對(duì)應(yīng)于FET1和FET2、電阻R1、R2、共享輸入端子IN、輸出端子OUT1、OUT2、控制端子Ct1-1、Ct1-2的墊片，與現(xiàn)有的化合物半導(dǎo)體開關(guān)電路裝置相比，由最小構(gòu)成部件來構(gòu)成。
第四，如上所述，因?yàn)樾纬勺钚〗Y(jié)構(gòu)部件，半導(dǎo)體芯片尺寸與現(xiàn)有的化合物半導(dǎo)體開關(guān)電路裝置相比可縮小13％，可大幅提高與硅半導(dǎo)體芯片的價(jià)格競(jìng)爭(zhēng)力。另外，因?yàn)樾酒叽鐪p小，因此可安裝在比現(xiàn)有的小型組件(MCP0大小2.1mm×2.0mm×0.9mm)更小型的組件上(SMCP6，大小為1.6mm×1.6MM×0.75mm)。
第五，因?yàn)榕c以前相比可降低插入損耗(Insertion Loss)，所以即使省略分流FET，也可進(jìn)行獲得絕緣(Isolation)的設(shè)計(jì)。例如，即使在3GHz的輸入信號(hào)下柵極寬度為300微米，在沒有分流FET下也可充分確保絕緣(Isolation)。
第六，在本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置中，表示對(duì)高頻輸入功率的開關(guān)下的反射的電壓駐波比VSWR(Voltage Standing-Wave Ratio)可實(shí)現(xiàn)為1.1-1.2，可提供反射少的開關(guān)。
第七，在本發(fā)明的化合物半導(dǎo)體開關(guān)電路裝置中，可將表示輸出信號(hào)對(duì)高頻輸入信號(hào)失真級(jí)的線性特性PIN1dB提高到30dBm，大幅度改善了開關(guān)的線性特性。
權(quán)利要求
1.一種化合物半導(dǎo)體開關(guān)電路裝置中，形成在溝道區(qū)域表面上設(shè)置源極、柵極和漏極的第一和第二FET，將兩個(gè)FET的源極或漏極作為共享輸入端子，將兩個(gè)FET的漏極或源極作為第一和第二輸出端子，向兩個(gè)FET的柵極上施加控制信號(hào)，使任一方的FET導(dǎo)通，由所述共享輸入端子和所述第一和第二輸出端子的任一方形成信號(hào)路徑，其特征在于將所述FET的柵極寬度設(shè)定為400微米以下，并且，將一方的所述FET的Idss設(shè)定得比另一方的FET的Idss大。
2.一種化合物半導(dǎo)體開關(guān)電路裝置中，形成在溝道區(qū)域表面上設(shè)置源極、柵極和漏極的第一和第二FET，將兩個(gè)FET的源極或漏極作為共享輸入端子，將兩個(gè)FET的漏極或源極作為第一和第二輸出端子，向兩個(gè)FET的柵極上施加控制信號(hào)，使任一方的FET導(dǎo)通，由所述共享輸入端子和所述第一和第二輸出端子的任一方形成信號(hào)路徑，其特征在于將所述兩個(gè)FET的柵極寬度設(shè)定為400微米以下，并且，使一方FET的Idss比另一方FET的Idss大，且使所述一方的FET的夾斷電壓比所述另一方FET的夾斷電壓大。
3.根據(jù)權(quán)利要求2所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于當(dāng)使規(guī)定的必要最大功率通過所述Idss大的FET時(shí)，所述夾斷電壓低的FET通過變大夾斷電壓與反偏壓的差來耐所述規(guī)定的必要最大功率。
4.根據(jù)權(quán)利要求1或2所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于所述兩個(gè)FET具有雜質(zhì)濃度各不相同的溝道區(qū)域。
5.根據(jù)權(quán)利要求1或2所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于所述兩個(gè)FET具有深度各不相同的溝道區(qū)域。
6.根據(jù)權(quán)利要求1或2所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于用GaAs襯底作為半絕緣性襯底，在其表面上形成所述溝道區(qū)域。
7.根據(jù)權(quán)利要求1或2所述的化合物半導(dǎo)體開關(guān)電路裝置，其特征在于所述兩個(gè)FET由與所述溝道區(qū)域肖脫基接觸的柵極和與所述溝道區(qū)域歐姆接觸的源極和漏極構(gòu)成。
全文摘要
在以往的化合物半導(dǎo)體開關(guān)電路裝置中,為了盡可能減少插入損耗,而采用了增大柵極寬度Wg,降低FET的導(dǎo)通電阻的設(shè)計(jì)方法。另外,還采用了在柵極寬度為600微米下得到規(guī)定的絕緣的方法。但是,以縮短芯片尺寸為目的,將柵極寬度設(shè)為400微米時(shí),存在輸出功率不足的問題。本發(fā)明著眼于在2.4GHz以上的高頻帶下省略分流FET并確保絕緣的設(shè)計(jì),并進(jìn)一步具有發(fā)送側(cè)FET和接收側(cè)FET雜質(zhì)濃度不同的溝道區(qū)域的非對(duì)稱型電路。由此,將柵極寬度降低至400微米,使柵極的電容成分減少,實(shí)現(xiàn)可在兩個(gè)信號(hào)路徑之間得到規(guī)定的絕緣,且輸出必要最大功率的電路。
文檔編號(hào)H01L27/095GK1378340SQ02119269
公開日2002年11月6日 申請(qǐng)日期2002年3月27日 優(yōu)先權(quán)日2001年3月27日
發(fā)明者淺野哲郎, 平井利和 申請(qǐng)人:三洋電機(jī)株式會(huì)社