專利名稱：制造銅鑲嵌結構的方法
技術領域：
本發明涉及一種半導體制程中制作銅鑲嵌結構的方法，特別是一種可免除傳統制程中阻障層化(barrier)與抗擴散層(anti-diffusion)的制造銅鑲嵌結構的方法特別是隨著集成電路尺寸持續的縮小，使得傳統金屬線的布局方式面臨著導電性不佳、容易產生斷路等問題。為了克服相關的困難，在目前的集成電路制程中，已朝著多重金屬內連線發展。并且，為了解決在多重層中制作金屬內連線的困難，鑲嵌制程(damascene process)的相關技術，受到廣泛研究與發展，以便進一步解決微影解析度、曝光聚焦(FOCuS)、影像傳遞等問題。更者，為了解決傳統制程中鋁金屬容易發生的電致遷移、尖峰現象、與導電性不佳等問題，在新一代的集成電路設計中，大量的采用了銅金屬材料來制作單一鑲嵌結構(Single damascene)與雙重鑲嵌結構(dual damascene)，而在半導體底材上精準的定義出多重金屬內連線。
請參照
圖1，此圖顯示了當前制作銅連線結構的方法。其中，首先提供一半導體底材10，且在半導體底材10上，已事先制作了各種材料層與各式功能元件(未顯示于圖中)。接著，形成介電層12于半導體底材10上。再使用微影蝕刻制程，在介電層12上形成開口圖案，以曝露出半導體底材10表面上的連接區域。然后，形成諸如TaN材料的阻障層14于開口圖案側壁與所曝露的半導體底材10上表面，以防止后續制作的銅層與介電層12間發生擴散現象而造成尖峰效應。隨后，藉著使用化學電鍍(electrical chemical plating；ECp)制程，可沉積銅層16于半導體底材10、介電層12、與阻障層14上，且填充于上述開口中。
隨后，如圖1所示，使用化學機械研磨(CMP)制程，移除位于介電層12上方的部份銅層16，以定義位于開口中的銅鑲嵌結構18。接著，可形成一氮化矽層(SiN)20于銅鑲嵌結構18與介電層12的上表面。一般來說，此氮化矽層20除了可在后續制程中，作為蝕刻停止層使用外，亦可用來防止銅鑲嵌結構18中的銅原子發生擴散現象。特別是由于銅原子在氧化物中的入侵與擴散能力極強，是以當介電層12使用氧化材料構成時，經常會造成銅鑲嵌結構18中的銅原子沿著周圍介電材料的接面產生擴散現象。止外，除了使用氮化矽材料來作為抗擴散層(anti-diffusion)外，亦可應用碳化矽材料來產生抗擴散與蝕刻停止層的功能。因此，在目前的半導體底材制程中，在定義出銅鑲嵌結構18后，會先形成上述的氮化矽層20或碳化矽層，再繼續相關的制程。如圖4所示，在沉積氮化矽層20后，可再沉積介電層22于氮化矽層20上表面，并依序蝕刻介電層22與氮化矽層20，而形成接觸孔以曝露出部份銅鑲嵌結構18。然后，再重復上述相關步驟，依序形成阻障層24與作為層間連線(via)使用的銅鑲嵌結構26于介電層22之中，并且同樣沉積氮化矽層28于介電層22、銅鑲嵌結構26的上表面。
但值得注意的是，形成于上述開口圖案表面的TaN阻障層14與24，往往會使銅鑲嵌結構18與26的阻值升高，而降低了導電性。特別是當元件尺寸不斷縮小時，由于所制作的銅金屬連線尺寸亦大幅減少，因此由阻障層所導致的電性下降便更加凸顯。另外，對不同金屬層間的氮化矽層20與28而言，其偏高的介電系數也使得元件間的寄生電容變得更為嚴重，而導致元件間電訊傳遞速率下降，并導致集成電路操作性能變差。如何縮減上述阻障層與抗擴散層的厚度，來提升電路元件效能，甚或完全取消阻障層與抗擴散層的制作，已成為當前半導體制程中相當重要的課題。
本發明的另一目的在于提供一種銅鑲嵌結構的相關制程，其中籍著氮化開口圖案的側壁，并且在銅鑲嵌結構表面形成矽化物，可達到防止銅原子擴散的目的。
本發明揭露了一種制作銅鑲嵌結構的方法。首先，形成介電層于半導體底材上。并蝕刻介電層，以形成開口圖案于介電層中，而曝露出部份半導體底材。接著，進行氮化程序以便在開口圖案的表面上形成氮化表層，以防止后續銅原子的擴散效應。其中，上述氮化程序是在高壓環境中通入氮氣(N2)、NH3、或N2O，并進行無特定方向(less directional)的電漿處理，而在該介電層的側壁上，形成該氮化表層。然后，進行化學電鍍反應以形成銅層于半導體底材上，且填充于開口圖案中。再對半導體底材進行化學機械研磨程序，以移除位于介電層上表面的部份銅層，且定義銅鑲嵌結構于開口圖案中。隨后，形成銅金屬矽化層于銅鑲嵌結構上表面，而防止銅原子發生擴散效應。其中，形成上述銅金屬矽化層是在溫度約300至400℃，且充滿SiH4的環境中進行熱回火(anneal)程序，而使該銅鑲嵌結構與矽原子發生反應，并在該銅鑲嵌結構的表面，形成該銅金屬矽化層。
使用本發明的方法來制作銅鑲嵌結構，具有相當多的好處。首先，由于使用銅金屬矽化物來取代傳統制程中的氮化矽、碳化矽等抗擴散層(anti-diffusionlayer)，是以上述由于氮化矽、碳化矽膜層其高介電系數所導致的電容問題，可充分的解決。亦即，藉著使用本發明方法，于化學機械研磨程序后，制作銅金屬矽化物于銅鑲嵌結構表面，便可有效的防止銅原子擴散。是以，傳統制程中的氮化矽、碳化矽層，可以較薄的厚度來沉積，而降低寄生電容的發生。并且，當制程允許時，甚至可取消氮化矽、碳化矽層的制程，而完全藉著銅金屬矽化物來取代。
其次，在本發明中由于可經由氮化程序，而使開口圖案側壁氮化，并產生防止銅原子擴散效果。是以可取代傳統制程中諸如TaN材料的阻障層。如此，將可免除傳統阻障層造成銅鑲嵌結構阻值上升的問題。因此，藉著本發明氮化側壁的應用，傳統阻障層將可以較薄的厚度來沉積，而提高后續銅鑲嵌結構的導電特性。并且，當制程允許時，甚至可取消阻障層的制程，而完全以氮化開口表層的方法來取代。
具體實施例方式
請參照圖4，首先提供一具<100>晶向的單晶矽底材50。一般而言，其它種類的半導體材料，諸如砷化鎵(gallium arsenide)、鍺(germanium)或是位于絕緣層上的矽底材(silicon on insulator，SOI)皆可作為此處的半導體底材50使用。另外，由于半導體底材表面的特性對本發明而言，并不會造成特別的影響，是以其晶向亦可選擇<110>或<111>。
接著可在半導體底材50上形成第一介電層52，以產生絕緣作用。此處要說明的是在形成第一介電層52以前，半導體底材50上已制作了集成電路所需的各式主動元件、被動元件、與周圍電路等等。換言之，在此半導體底材50的表面上，已具有各式所需的功能層與材料層。至于上述的第一介電層52，在較佳的實施例中，可選擇諸如BD、CORAL、SiLK、Flare、HSQ、Nanoglass等具有低介電值(K值)的材料來制作。
接著，可藉由傳統微影技術，對第一介電層52進行蝕刻程序，而定義開口圖案54于其中，并曝露出部份半導體底材50的上表面。一般而言，在定義上述開口圖案54時，可先在第一介電層52上形成光阻層，并轉移光罩上開口圖案至光阻層中。接著，再利用光阻層作為蝕刻罩冪，對第一介電層52進行蝕刻程序，而定義開口圖案54于其中。在圖案定義完后，可將光阻層移除，而形成如圖4中所示的結構。
然后，可對開口圖案54的側壁部份，在溫度約300至400℃中進行氮化處理(nitridize)而形成氮化側壁56。如此，可藉著氮化側壁56的形成，而防止后續制作的銅層與第一介電層52間發生擴散現象造成尖峰效應。在較佳實拖例中，上述的氮化程序是在高壓環境中通入氮氣(N2)，并進行無特定方向(lessdirectional)的電漿處理，以便在第一介電層52的側壁上，形成具有阻障層效果的氮化側壁56。一般而言，可控制氮化側壁矽的厚度在100至200埃之間，而達到防止銅原子擴散的效果。
請參照圖5，在完成上述的氮化程序后，可形成銅晶種層(Cu seedinglayer)58于開口圖案54的表面上。亦即，形成銅晶種層58于第一介電層52的側壁與曝露的半導體底材50上表面。在較佳實施例中，此銅晶種層58可使用熟知技術，諸如物理氣相沉積法(Physical vapor deposition；PVD)、濺鍍法等類似制程而形成，且其厚度大約在500至1500埃之間。
接著，可將半導體底材50沉浸于硫酸銅溶液中，以進行化學電鍍(ECP)反應，而形成銅層60于銅晶種層58表面，且填充于開口圖案54之中。其中，藉著將銅晶種層58電性連接至一電源的陰極，而使位于硫酸銅溶液中的銅離子進行還原反應，并沉積于銅晶種層58的表面。亦即，藉著進行電鍍程序，可使銅原子沉積于銅晶種層58表面，并形成所需的銅層60。一般而言，所制作的銅層60在填充完整個開口圖案54后，仍會持續的沉積，而覆蓋住整個第一介電層52上表面。
然后，如圖6所示，可對半導體底材50進行化學機械研磨程序(CMP)以移除位于第一介電層52上表面的部份銅層60，并定義銅鑲嵌結構62于開口圖案54中。一般而言，所形成的銅鑲嵌結構62除了作為金屬連線圖案外，亦可根據需要作為介電層間銅連線(via)、或作為銅導電插塞(plug)使用。隨后，形成銅金屬矽化物64于銅鑲嵌結構62表面上，以產生防止銅原子擴散的功能。在較佳實施例中，可在溫度300至400℃，且充滿SiH4的環境中進行一熱回火(anneal)程序，使銅鑲嵌結構62與矽原子發生反應，而在銅鑲嵌結構62的表層部份，形成銅金屬矽化物64的膜層。
隨后，如圖7所示，形成第二介電層66于第一介電層52與銅金屬矽化層64之上，且利用熟知的微影蝕刻技術，在第二介電層66中依序形成溝渠開口68與接觸孔70，而曝露出部份銅金屬矽化層64上表面。然后，再進行氮化程序，而使溝渠開口68與接觸孔70的表面，產生圖中所示的氮化表層72。如此，可籍著此氮化表層72來取代傳統制程中的TaN阻障層，而達到防止銅原子擴散的目的。
請參照圖8，接著再進行上述化學電鍍程序，以同時形成銅溝渠結構74與銅連線結構76，于第二介電層66的溝渠開口68與接觸孔70之中。相同的，在進行化學機械研磨程序移除多馀的銅金屬后，為了防止銅溝渠結構74與銅連線結構76中的銅原子發生擴散現象，可再使用SiH4進行熱回火程序，而在銅溝渠結構74的表面上，形成銅金屬矽化層78。如此，對雙重鑲嵌的銅溝渠結構74與銅連線結構76而言，周邊的氮化表層72與銅金屬矽化層78，正可將其完全包覆，而有效的防止銅原子可能的擴散效應。
本發明雖以一較佳實例闡明如上，然其并非用以限定本發明精神與發明實體。對熟悉此領域技藝者，在不脫離本發明的精神與范圍內所作的修改，均應包含在權利要求的范圍內。
權利要求
1.一種制作銅鑲嵌結構的方法，該方法至少包括下列步驟形成介電層于該半導體底材上；蝕刻該介電層，以形成開口圖案于該介電層中，并曝露出部份該半導體底材；進行氮化程序以便在該開口圖案的表面形成氮化表層，以防止后續銅原子的擴散效應；進行化學電鍍(ECP)反應以形成銅層于該半導體底材上，且填充于該開口圖案中；對該半導體底材進行化學機械研磨程序，以移除位于該介電層上表面的部份該銅層，且定義銅鑲嵌結構于該開口圖案中；且形成銅金屬矽化層于該銅鑲嵌結構上表面，而防止銅原子發生擴散效應。
2.如權利要求1所述的制作銅鑲嵌結構的方法，其特征在于上述介電層的材料可選擇BD、CORAL、SiLK、Flare、HS Q、Nanoglass或其任意組合。
3.如權利要求1所述的制作銅鑲嵌結構的方法，其特征在于上述氮化程序是在高壓環境中通入氮氣(N2)、NH3、或N2O，并進行無特定方向的電漿處理，而在該介電層的側壁上，形成該氮化表層。
4.如權利要求1所述的制作銅鑲嵌結構的方法，其特征在于上述的氮化表層具有約100至200埃的厚度。
5.如權利要求1所述的制作銅鑲嵌結構的方法，其特征在于形成上述銅金屬矽化層是在溫度約300至400℃，且充滿SiH4的環境中進行熱回火程序，而使該銅鑲嵌結構與矽原子發生反應，并在該銅鑲嵌結構的表面，形成該銅金屬矽化層。
6.一種制作銅鑲嵌結構的方法，該方法至少包括下列步驟形成介電層于該半導體底材上；蝕刻該介電層，以形成開口圖案于該介電層中，并曝露出部份該半導體底材；進行氮化程序以便在該開口圖案的表面上形成氮化表層，以防止后續銅原子的擴散效應；進行化學電鍍(ECP)反應以形成銅層于該半導體底材上，且填充于該開口圖案中；且對該半導體底材進行化學機械研磨程序，以移除依于該介電層上表面的部份該銅層，且定義銅鑲嵌結構于該開口圖案中。
7.如權利要求6所述的制作銅鑲嵌結構的方法，其特征在于在定義上述銅鑲嵌結構后，可形成銅金屬矽化層于該銅鑲嵌結構上表面，而防止銅原子發生擴散效應。
8.如權利要求7所述的制作銅鑲嵌結構的方法，其特征在于形成上述銅金屬矽化層是在溫度約300至400℃，且充滿SiH4的環境中進行熱回火程序，而使該銅鑲嵌結構與矽原子發生反應，并在該銅鑲嵌結構的表面，形成該銅金屬矽化層。
9.如權利要求6所述的制作銅鑲嵌結構的方法，其特征在于上述氮化程序是在高壓環境中通入氮氣(N2)、NH3、或N2O，并進行無特定方向的電漿處理，而在該介電層的側壁上，形成該氮化表層。
10.一種制作銅鑲嵌結構的方法，該方法至少包括下列步驟形成介電層于該半導體底材上；蝕刻該介電層，以形成開口圖案于該介電層中，并曝露出部份該半導體底材；進行化學電鍍(ECP)反應以形成銅層于該半導體底材上，且填充于該開口圖案中；對該半導體底材進行化學機械研磨程序，以移除位于該介電層上表面的部份該銅層，且定義銅鑲嵌結構于該開口圖案中；且形成銅金屬矽化層于該銅鑲嵌結構上表面，而防止銅原子發生擴散效應。
11.如權利要求10所述的制作銅鑲嵌結構的方法，其特征在于在形成上述開口圖案于該介電層中之后，可進行氮化程序以便在該開口圖案的表面上形成氮化表層，而防止后續銅原子的擴散效應。
12.如權利要求11所述的制作銅鑲嵌結構的方法，其特征在于上述氮化程序是在高壓環境中通入氮氣(N2)、NH3、或N2O，并進行無特定方向的電漿處理，而在該介電層的側壁上，形成該氮化表層。
13.如權利要求10所述的制作銅鑲嵌結構的方法，其特征在于形成上述銅金屬矽化層是在溫度約300至400℃，且充滿SiH4的環境中進行熱回火程序，而使該銅鑲嵌結構與矽原子發生反應，并在該銅鑲嵌結構的表面，形成該銅金屬矽化層。
全文摘要
本發明公開了一種在半導體底材上制作銅鑲嵌(damascene)結構的方法。首先，形成介電層于半導體底材上。并蝕刻介電層，以形成開口圖案于介電層中，而曝露出部份半導體底材。接著，進行氮化程序以便在開口圖案的表面形成氮化表層，以防止后續銅原子的擴散效應。然后，進行化學電鍍反應以形成銅層于半導體底材上，且填充于開口圖案中。再對半導體底材進行化學機械研磨程序，以移除位于介電層上表面的部份銅層，且定義銅鑲嵌結構于開口圖案中。隨后，形成銅金屬矽化層于銅鑲嵌結構上表面，而防止銅原子發生擴散效應。
文檔編號H01L21/70GK1449014SQ0210857
公開日2003年10月15日 申請日期2002年4月2日 優先權日2002年4月2日
發明者章勛明, 余振華, 梁孟松 申請人:臺灣積體電路制造股份有限公司