專利名稱：具有溝槽電容的半導體的制造方法
技術領域：
本發明涉及一種具有溝槽(Trench)電容的半導體的制造方法；特別涉及一種利用此方法避免溝槽電容的導電層與隱埋擴散區域的間形成空隙，形成具有良好導電特性的溝槽電容半導體。
然而，當半導體制造程序進入次毫微米制作工藝時，容易產生接觸不良的情形。如圖2所示，在溝槽內形成環狀絕緣層15時，由濕蝕刻形成的環狀絕緣層15的內壁，無法垂直于第一多晶硅層14。進一步，在溝槽10內形成上述隱埋導電帶18時，容易在擴散凹部17產生一空隙19。一般而言，上述第一多晶硅層中的摻雜物通過上述第二多晶硅層16與上述擴散凹部17內的隱埋導電帶18，向外擴至半導體基底1形成一連接電容擴散區域(capacitor connection diffusion region)20，與其它組件連接，例如一晶體管。然而，隱埋導電帶18無法填滿擴散凹部17而形成空隙19時，第一多晶硅層16內的摻雜物不容易或無法外擴散至半導體基底1中。進一步，習知技術容易產生增加阻值以及降低合格率等缺點。
本發明的具有溝槽電容的半導體，其包括一隱埋板，位于上述溝槽電容的U型側壁上，并定義一下部區域；一U型介電層，形成溝槽電容的下部區域中；一第一導電層，形成在溝槽電容的下部區域中；一環狀絕緣層，具有一既定高度，形成在溝槽電容的上部區域的側壁；一環狀第二導電層，具有另一既定高度，形成在上述環狀絕緣層的側壁上；以及一隱埋導電帶，形成在上述第一導電層上，與上述溝槽電容的側壁、環狀絕緣層及環狀第二導電層接觸。
根據本發明的一種具有溝槽電容的半導體的制造方法，形成具有低阻抗的隱埋導電帶，包括下列步驟提供一基底；在所述基底中，形成一溝槽；自所述溝槽的底部，形成具有第一既定高度的一玻璃摻雜層，其中上述玻璃摻雜層具有n型摻雜物；在所述溝槽中，形成覆蓋所述玻璃摻雜層接觸的一第一介電層；由退火處理，將上述玻璃摻雜層中的n型摻雜物向外擴散至所述基底中，形成一隱埋板；移除所述第一介電層與所述玻璃摻雜層；在所述溝槽中，依序形成具有大體等于所述第一既定高度的一第二介電層與一第一導電層，其中，在所述溝槽中，在所述第一導電層上的區域定義為一上部區域；在所述溝槽的上部區域中，形成一U型絕緣層；在所述溝槽的上部區域中，自所述U型絕緣層底部形成一環狀導電層；移除未與所述環狀導電層接觸的上述絕緣層，形成一環狀的絕緣層；以及在所述溝槽中，形成上述隱埋導電帶；進一步，本發明還包括下列步驟在所述基底的既定深度處，由離子植入方法形成與所述隱埋板電性接觸的一隱埋井層；本發明還包括下列步驟在所述基底表面及溝槽中，由化學氣相沉積方法形成一玻璃摻雜物；在所述基底表面及溝槽中，形成一光阻層；由干蝕刻移除所述基底表面及所述溝槽中既定深度的上述光阻層；以及由濕蝕刻移除所述基底表面及所述溝槽中相同既定深度的所述玻璃摻雜物，在所述溝槽的底部，形成具有第一既定高度的所述玻璃摻雜層，并還包括下列步驟于所述基底表面及溝槽中，形成一第二介電物；以及由濕蝕刻移除上述基底表面及所述溝槽中的所述第二介電物，在所述溝槽的底部，形成具有大體等于所述第一既定高度的所述第二介電層；還包括下列步驟在所述基底表面及溝槽中，形成所述第一導電物；以及由化學干蝕刻，移除上述基底表面及溝槽中部分的所述第一導電物，在所述溝槽中，形成具有大體等于所述第一既定高度的一第一導電層；本發明還包括下列步驟在所述溝槽的上部區域中，形成與上述U型絕緣層接觸的一U型第二導電層；以及由干蝕刻，移除上述溝槽開口附近的第二導電層，且移除所述U型第二導電層的底部，形成所述環狀導電層；所述環狀絕緣層系以四乙基硅氧烷為材料制造；所述第一導電層具有摻雜物；所述環狀絕緣層的高度等于或低于所述環狀導電層的高度。
本發明的優點在于，形成具有形狀較佳的擴散凹部，使得上述隱埋導電帶不會在上述擴散凹部中形成空隙。
圖中標號說明1～基底；2～光罩；10～溝槽；11～玻璃摻雜層；
12～隱埋板；13～介電層；14～第一多晶硅層；15～環狀絕緣層；16～第二多晶硅層；17～擴散凹部；18～隱埋導電帶；19～空隙；20～連接電容擴散區域；100～基底；101～溝槽；104～氧化層；105～停止層；106～硬光罩層；110～晶體管；112～柵極；113、114～擴散區；120～字息線；151～玻璃摻雜層；152～光阻層；153～第一介電層；154～隱埋板；155～第一導電層；156～上部區域；157～U型的絕緣層；
158～U型的第二導電層；159～環狀的第二導電層；160～環狀的絕緣層；161～隱埋導電帶；162～第二介電層；170～隱埋井層；180～不反應區域；183～接觸插塞；185～位線；189～介電中間層。
圖3-1至圖3-9分別顯示本發明較佳實施例中，制造具有溝槽電容的半導體的各步驟形成剖視圖。
參考圖3-1，首先提供一基底100。在本發明的較佳實施例中，基底少量摻雜p型摻雜物，例如硼(B)。接著，在基底100上形成一氧化層(oxidelayer)104、一停止層(stop layer)105及一硬光罩層(hard masklayer)106，其中硬光罩層106用以定義溝槽101形成的位置。接著，由反應性離子蝕刻(reactive ion etching簡稱RIE)步驟，在基底100中形成一既定深度的溝槽101。
完成上述溝槽101后，移除基底100上的硬光罩層106。如圖3-2所示，在溝槽101的側壁上形成一玻璃摻雜層151。上述玻璃摻雜層151，例如摻雜砷的玻璃(ASG)、摻雜磷的玻璃(PSG)，由化學汽相沉積形成在溝槽101的側壁上。此玻璃摻雜層151當作一摻雜源用以形成隱埋板。一般來說，玻璃摻雜層約為2nm至80nm。接著，在基底100上沉積一光阻材料152，其中光阻材料152亦填滿此溝槽101。
接著，如圖3-3所示，利用化學干蝕刻(chemical dry etching簡稱CDE)或反應性離子蝕刻移除基底100表面上及溝槽101內部分的光阻材料152。自基底100表面移除深度約0.5μm至2μm的光阻材料152，并且定義為一上部區域(collar region)。之后，利用濕蝕刻移除上部區域內的溝槽101側壁上的玻璃摻雜層151。
接著，如圖3-4所示，利用濕蝕刻步驟移除溝槽101內剩余的光阻材料152。接著，在溝槽101內形成5nm至30nm厚度的一第一介電層(dielectric 1ayer)153。上述第一介電層153一般使用氧化硅為材料，由CVD形成在上述玻璃摻雜層151上。之后，在大約1050℃進行退火(annealing)處理。玻璃摻雜層151內的摻雜物將向外擴散(outdiffuse)形成一隱埋板(buried plate)154。
接著，由濕蝕刻移除上述第一介電層153與上述玻璃摻雜層151后，在上述基底上依序沉積一第二介電層162與一第一導電層155，其中此第一導電層155填滿此溝槽101。此第一導電層155一般為濃摻雜的多晶硅層；以及此第二介電層一般為氮化物(nitride)或氮氧化物(oxinitride)。接著，如圖3-5所示，利用化學干蝕刻(chemical dry etching簡稱CDE)或反應性離子蝕刻移除基底100表面上及溝槽101內部分的第一導電層151。自基底100表面移除深度約0.5μm至2μm的第一導電層155，定義一上部區域(collar region)156。之后，由濕蝕刻，移除未與第一導電層155接觸的第二介電層162。
圖3-6顯示在溝槽的上部區域中形成一U型的絕緣層(collar)。由化學氣相沉積，以TEOS(Tetra Ethyl Oxysilane四乙基硅氧烷)為材料形成在溝槽的上部區域156中。因此，在上部區域156中的側壁上及第一導電層155的表面上，形成厚度20nm至40nm的U型的絕緣層157。接著，在上部區域156中，在絕緣層157的表面上形成一U型的第二導電層158。一般來說，第二導電層158使用多晶硅為材料制造。
接著，如圖3-7所示，由反應性離子蝕刻U型的第二導電層158底部與鄰近溝槽101開口附近的第二導電層158，形成一環狀導電層159；其中，環狀導電層159的高度低于溝槽101的深度。此環狀導電層159一般可摻雜n型施子，例如磷或砷，或不摻雜。
接著，如圖3-8所示，由濕蝕刻移除溝槽101的上部區域156中未與環狀導電層159接觸的絕緣層157，形成一環狀絕緣層160。其中，此環狀絕緣層160的高度等于或低于上述環狀導電層159的高度。
最后，如圖3-9所示，在溝槽101的上部區域內形成一隱埋導電帶(buried strap)161。其中，此隱埋導電帶161可摻雜AS或P等摻雜物，或完全不摻雜。
在本發明的實施例中，因為環狀導電帶159與環狀絕緣層160的間不具有習知技術中上窄下寬的空隙，使得第一導電層155中的摻雜物完全由隱埋導電帶161擴散進入基底。因此，隱埋導電帶161形成具有較低的阻抗特性。
接著，在基板100表面上的既定區域，形成與溝槽電容電性連接的組件，例如，金屬氧化物組件NMOS或PMOS。由黃光微影技術及各向異性地蝕刻，形成一不反應區域(nonactive region)180，一般不反應區域又稱為淺絕緣溝槽(sharrow insulation trench)或STI隔離。進一步，移除基板100表面上的氧化層104、停止層105。接著，利用一光罩，在基底的既定深度定義n型的隱埋井層(n-doped buried well)170。n型的隱埋井層170具有磷(P)或砷(As)摻雜物。隱埋井層170可由離子植入(ionimplantation)形成，其中隱埋板154與上述的n型的隱埋井層170部分接觸。
如圖4所示，不反應區域180亦與部分溝槽101重疊。接著，在基板100上形成一晶體管110。此晶體管110包括一柵極112與位于柵極112上的字息線(word line)120；以及位于柵極112兩側，基底內的擴散區域113、114。其中一擴散區域114由自第一導電層155擴散至基底100形成的連接電容擴散區域125與溝槽電容連接；另一擴散區域113由一接觸插塞(contact plug)183與一位線(bit line)185電性連接。此外，由一介電中間層(interposed dielectric intermediate layer)189覆蓋在基底100與晶體管110上。
雖然本發明已以較佳實施例公開如上，但是它并不是用來限定本發明，任何熟習此項技術工藝者，在不脫離本發明的精神和范圍內，當可作更動與潤飾。因此，本發明的保護范圍應以本專利申請的權利要求書所界定的保護范圍為準。
權利要求
1.一種具有溝槽電容的半導體的制造方法，形成具有低阻抗的隱埋導電帶，包括下列步驟提供一基底；在上述基底中，形成一溝槽；自上述溝槽的底部，形成具有第一既定高度的一玻璃摻雜層，其中上述玻璃摻雜層具有n型摻雜物；在上述溝槽中，形成覆蓋上述玻璃摻雜層接觸的一第一介電層；由退火處理，將上述玻璃摻雜層中的n型摻雜物向外擴散至上述基底中，形成一隱埋板；移除上述第一介電層與上述玻璃摻雜層；在上述溝槽中，依序形成具有大體等于上述第一既定高度的一第二介電層與一第一導電層，其中，在上述溝槽中，在上述第一導電層上的區域定義為一上部區域；在上述溝槽的上部區域中，形成一U型絕緣層；在上述溝槽的上部區域中，自上述U型絕緣層底部形成一環狀導電層；移除未與上述環狀導電層接觸的上述絕緣層，形成一環狀的絕緣層；以及在上述溝槽中，形成上述隱埋導電帶。
2.如權利要求1所述的具有溝槽電容的半導體的制造方法，其特征在于，還包括下列步驟在上述基底的既定深度處，由離子植入方法形成與上述隱埋板電性接觸的一隱埋井層。
3.如權利要求1所述的具有溝槽電容的半導體的制造方法，其特征在于，還包括下列步驟在上述基底表面及溝槽中，藉由化學氣相沉積方法形成一玻璃摻雜物；在上述基底表面及溝槽中，形成一光阻層；由干蝕刻移除上述基底表面及上述溝槽中既定深度的上述光阻層；以及由濕蝕刻移除上述基底表面及上述溝槽中相同既定深度的上述玻璃摻雜物，在上述溝槽的底部，形成具有第一既定高度的上述玻璃摻雜層。
4.如權利要求3所述的具有溝槽電容的半導體的制造方法，其特征在于，還包括下列步驟在上述基底表面及溝槽中，形成一第二介電物；以及由濕蝕刻移除上述基底表面及上述溝槽中的上述第二介電物，在上述溝槽的底部，形成具有大體等于上述第一既定高度的上述第二介電層。
5.如權利要求4所述的具有溝槽電容的半導體的制造方法，其特征在于，還包括下列步驟在上述基底表面及溝槽中，形成上述第一導電物；以及由化學干蝕刻，移除上述基底表面及溝槽中部分的上述第一導電物，在上述溝槽中，形成具有大體等于上述第一既定高度的一第一導電層。
6.如權利要求1所述的具有溝槽電容的半導體的制造方法，其特征在于，還包括下列步驟在上述溝槽的上部區域中，形成與上述U型絕緣層接觸的一U型第二導電層；以及由干蝕刻，移除上述溝槽開口附近的第二導電層，且移除上述U型第二導電層的底部，形成上述環狀導電層。
7.如權利要求1所述的具有溝槽電容的半導體的制造方法，其特征在于，所述環狀絕緣層以四乙基硅氧烷為材料制造。
8.如權利要求1所述的具有溝槽電容的半導體的制造方法，其特征在于，所述第一導電層具有摻雜物。
9.如權利要求1所述的具有溝槽電容的半導體的制造方法，其特征在于，所述環狀絕緣層的高度等于所述環狀導電層的高度。
10.如權利要求1所述的具有溝槽電容的半導體的制造方法，其特征在于，所述環狀絕緣層的高度低于所述環狀導電層的高度。
全文摘要
本發明提供一種具有溝槽電容的半導體的制造方法，包括下列步驟在一基底中形成一溝槽；在溝槽中，依序形成具有第一既定高度的一玻璃摻雜層與第一介電層；由退火處理將玻璃摻雜層中的n型摻雜物向外擴散至基底中，形成一隱埋板；利用濕蝕刻移除第一介電層與玻璃摻雜層；在溝槽中，依序形成具有大體等于第一既定高度的第二介電層與第一導電層，在溝槽中，在第一導電層上的區域定義為上部區域；并在此形成一U型絕緣層；在上部區域中，自U型絕緣層底部形成一環狀導電層；移除未與環狀導電層接觸的絕緣層，形成一環狀絕緣層；并形成一隱埋導電帶，填滿在上述溝槽中。因此，形成具有低阻抗的隱埋導電帶。
文檔編號H01G4/00GK1450620SQ02106188
公開日2003年10月22日 申請日期2002年4月8日 優先權日2002年4月8日
發明者朱淑卿 申請人:華邦電子股份有限公司