專利名稱：經降低線間電容及串話噪聲的半導體器件的制作方法
技術領域：
本發明涉及VLSI(超大規模集成電路半導體器件)，特別是涉及超高密度電路的半導體器件中的線間(line-to-line)電容及串話(cross talk)噪聲。
大體而言，在部件尺寸，例如，柵極長度，為0.18μm量級的器件中，互連延遲開始主宰整體器件延遲，所以0.18μm及更小的器件部件將導致衰退的器件性能，因此將會限制，例如，CPU(中央處理器)的時鐘頻率。現代超高密度電路中，不僅互連延遲是重要的問題，而且局部互連件的形成，即用以連接場效晶體管的漏極及源極區域的互連件也是。現代集成電路的設計標準中，例如，在超高密度CMOS(互補金屬氧化物半導體)電路中，要求柵極與局部互連件之間要有介于10至250nm的小距離。若形成個別局部互連件的開孔時發生輕微失準時，此類距離甚至又更短。
為了清晰見，說明了典型的現有技術流程，并參考
圖1a和1b以詳細說明在現代集成電路的互連件的形成中所涉及的部分問題。本領域的技術人員將易于理解，說明現有技術加工的圖都是概略圖，以明顯的線顯示的過渡(區)和邊界可能并不代表真實器件中的明顯的過渡(區)。而且，典型的現有工藝流程的說明指標準制造過程而沒有指出用于這些過程的典型參數值，因為單個加工步驟可被相應改進以滿足具體的涉及要求。
圖1a顯示具體制造階段時的場效晶體管器件的概略剖面示意圖。在半導體基材1中，以淺跨絕緣區(trans-isolations)2界定晶體管區域。柵極4于基材1上形成并且由柵極絕緣層3隔離。在柵極絕緣層3附近形成輕摻雜區5。本領域的技術人員將明了該柵極4可由DUV(深紫外線)掩膜技術形成，然后，再由離子植入形成輕摻雜區5。
圖1b概略地顯示更先進的制造階段的場效晶體管的剖面示意圖。側壁間隔物7形成并且沿著該晶體管的寬度延伸，將該方向界定為垂直于圖1b圖式平面的方向，使鄰近該柵極4的側壁。另一方面，該柵極4的側面尺寸通常指長邊。例如，該柵極4的寬度，即，圖1b所示的側壁間隔物7之間的距離，通常指該晶體管的柵極長度。此外，形成漏極及源極區域6。該側壁間隔物7的形成可由二氧化硅或氮化硅或氧氮化硅層沉積及隨后的各向異性蝕刻執行。此類材料的介電常數k通常介于3.9至6之間，視所用沉積工藝的類型而定。形成該側壁間隔物7之后，由離子植入及本領域的技術人員熟知的快速熱退火形成高度摻雜源極。
圖1c顯示另一先進制造階段的晶體管器件的概略剖面示意圖。介電材料8的間層于該結構上形成并且包括至少分別部分地暴露出漏極及源極表面的開孔9。形成該開孔9及間層8的典型工藝流程一般稱為局部互連(LI)工藝順序，通常包含以下步驟。首先，利用化學氣相沉積(CVD)以TEOS(四乙氧基硅酸鹽)沉積介電材料間層(ILD)8。接著，該ILD8的表面由化學機械拋光(CMP)而平面化。之后，由標準掩膜及蝕刻技術形成呈通孔(vias)或線(lines)形式的開孔9。大體上，由圖1c可見到該開孔9形成期間的輕微失準，所以，通常該開孔9至該柵極4的距離都無法精確地達到一致。
圖1d概略地顯示圖1c中開孔9填滿金屬，例如鎢，的晶體管器件，以便提供連至該漏極及源極區域6的電氣連接。然后，執行另一CMP工藝使該ILD8及該開孔9中的金屬變平。本領域的技術人員將明了可在金屬填滿開孔9之前沉積薄的阻擋層(未示出)。
在現代超高密度半導體電路中柵極4與開孔9中的金屬之間的距離介于20至250nm。此距離甚至還可更小，根據開孔9形成期間所發生的任何量級的失準而定。該金屬與該柵極之間形成的寄生電容和該金屬與該柵極之間的距離成反比，因此，切換晶體管的時間常數將會隨著該金屬與該柵極之間距離縮短而增加。而且，漏極與源極區域之間的串話噪聲也將隨著距離縮短而增加。結果，超高密度半導體電路中，穩定地縮短晶體管長度，即，柵極長度，所獲得的益處至少有部分將會被源極及漏極線與柵極之間縮短的距離所抵銷，因此造成增加的寄生電容及串話噪聲。
回顧以上所述，需要漏極及源極區域與柵極之間具有低電容的改進場效晶體管以改善超高密度半導體電路的器件性能。
發明揭示根據本發明的一個實施方案，在制于基材上的集成電路中設置一場效晶體管，該場效晶體管包括有沿該晶體管寬度方向延伸的相對側壁的柵極，該柵極于基材上形成并且由柵極絕緣層與基材分隔，至少部分于漏極區域形成的漏極線，該漏極線電連接至該漏極區，至少部分于源極區域形成的源極線，該源極線電連接至該源極，該漏極線與該源極線電絕緣并且由與該柵極由側壁間隔物隔開，該側壁間隔物包括介電常數等于或小于0.35的材料。
根據本發明的一個實施方案，在制于基材上的集成電路中設置一場效晶體管，該場效晶體管包括有沿該晶體管寬度方向延伸的相對側壁的柵極，該柵極于基材上形成并且由柵極絕緣層與基材分隔，至少部分于漏極區域形成的漏極線，該漏極線電連接至該源極，該漏極線至少部分于漏極區域上形成，至少部分于源極區域形成的源極，該源極線電連接至該源極，該漏極線與該源極線呈電絕緣并且與該柵極由側壁間隔物隔開，其中漏極線與該柵極之間的距離與該側壁間隔物的介電常數的比率，以及該源極線與該柵極之間的距離與該側壁間隔物的介電常數的比率都等于或小于0.35nm-1。
根據本發明又一實施方案，提供一制造場效晶體管的方法，包括以下的步驟提供一有表面的基材，在該基材中形成活性區域，在該基材上形成柵極，該柵極由柵極絕緣層與基材形成電絕緣，形成鄰接于該柵極的介電側壁間隔物并且依該晶體管的寬度方向沿著該柵極延伸，該側壁由介電常數等于或小于3.5的材料組成，在鄰接于該柵極的活性區域中形成漏極及源極，在該基材上沉積絕緣層，分別地，至少部分形成開孔于漏極及源極區域，以導電性材料填滿該開孔以形成漏極線及源極線，其中該側壁間隔物有助于該柵極與該漏極線及該源極線間的電絕緣和空間上隔離。
因為該漏極區域或該源極區域與該柵極之間的電容取決于該側壁間隔物的介電常數“k”并且與該漏極線或該源極線與該柵極之間的間隔成反比，超高密度半導體電路中通過減小所述距離而增加的該電容可由低k材料形成的側壁間隔物而獲得有效地補償。與現有技術中包含由介電常數介于3.9至6之間的氧化硅、氮化硅或氧氮化硅形成的側壁間隔物的器件相反，本發明提供由介電常數介于3.5至1.3以下的材料制成的側壁間隔物的場效晶體管。因此，本發明能使晶體管器件減得更小，從而避免由提高的柵極與源極之間和/或柵極與漏極之間的電容及串話噪聲而造成器件性能的衰退。
盡管本發明參照如下詳細說明中說明的具體實施方案以及附圖而加以說明，但要了解以下的詳細說明以及附圖并不會使本發明限于所揭示的具體實施方案，所述的具體實施方案僅例示本發明各實施方案，本發明的范圍由權利要求界定。
圖2a概略地顯示依據本發明的一特定制造階段的場效晶體管200的剖面圖。圖2a中，淺溝槽絕緣層202形成于基材201中，該基材201可以是一適當的半導體基材，例如硅或絕緣性基材，例如玻璃，并且由該基材201界定該晶體管200的活性區域。該晶體管200的活性區域中，形成含有輕摻雜區域205的漏極及源極區域206。柵極204位于該晶體管200的活性區域上并且經由柵極絕緣層203與該晶體管200隔離。側壁間隔物207沿著該柵極204的相應側壁形成并且沿著該晶體管200的寬度方向延伸。
如圖2a所說明用于形成該場效晶體管200的部件的工藝流程可包含以下的步驟。等標準柵極形成之后，例如，參照圖1a至1d所說明的，由離子植入形成輕摻雜區域205之后，該側壁間隔物207由介電常數等于或小于3.5的材料沉積而成。適用于側壁間隔物207的材料包含氧氟化硅(F-SiO2，k＝2.6至3.5)、氫硅倍半環氧乙烷(hydrogensilsesquioxane，HSQ)、氟化聚酰亞胺、聚對二甲苯、聚萘、聚四氟乙烯(p-TFE)、甲基硅倍半環氧乙烷(methylsilsesquioxane，MSQ)、全氟環丁烯、納米多孔二氧化硅(nano porous silica)以及混成硅倍半環氧乙烷(hybrid silsesquioxane)。HSQ及氟化氧化物分別具有3.0及3.5的k值，然而有機聚合物如聚對二甲苯則具有3.0以下的k值。k值大于2.0的有納米多孔二氧化硅薄膜、多孔質聚合物及P-TFE。此類低k材料可由，例如，等離子體強化的CVD或高密度等離子體CVD沉積。因為通常沉積工藝的類型都會影響被沉積層的k值，所以特定材料的各個低k值皆可由使用不同的沉積方法或由改變該沉積方法的參數值而獲得，這已從如氧化硅等先前間隔物材料加工中獲知。
圖2b概略地顯示圖2a中先進制造階段的場效晶體管200。在柵極204及該側壁間隔物207上方，形成絕緣層208，漏極及源極線210鄰接于該絕緣層。該漏極及源極線210可形成導孔、線路或二者組合的形式，視設計需要而定。如上述所指出的，該漏極及源極線210也可稱為局部互連件。
如上述參照圖1a至1d，絕緣層208形成于該結構上，然后被平面化，且形成部分暴露漏極和源極區206的開口209。之后，可沉積薄的阻擋層(未示出)，例如硅化鈷或硅化鈦層，以覆蓋開孔209的表面。接著，以金屬，例如鎢，填注該開孔209，再用CMP使所得的結構平面化。柵極204及漏極或源極線210之間的距離，亦稱為距離“d”，視用于漏極及源極線210的開孔209形成期間的對準精確度而定。因為晶體管長度尺寸正在穩定的減小，所以現代集成電路中的距離211通常介于10至250nm，發生某程度失準時甚至更小。
柵極204與漏極及源極線210之間的電容正比于k/d，其中“k”位于源極及漏極線210與柵極204之間的材料的介電常數。要注意k/d比必須乘以電場常數ε0(8.8542×10-12As/Vm)才能獲得絕對值。因此，根據本發明減短的距離“d”由較低的“k”值補償，由此使用如現有技術的更小的距離“d”不會造成該晶體管器件性能的惡化。對于低k材料的材料類型和/或沉積工藝的類型可經選擇以調節側壁間隔物207的“k”值以便源極線的“k”值與距離“d”的比率，以及漏極線的“k”值與距離“d”的比率都等于或小于0.35nm-1，或使用絕對值時，約等于或小于3.099×10-3As/Vm2。這表示本發明建議，例如，最小距離“d”為10nm需要“k”值等于或小于3.5的介電材料，距離“d”為8nm需要“k”值為2.8的材料，等等。因此，根據本發明，對施加于該場效晶體管的柵極、漏極及源極的規定電壓，可選擇該側壁間隔物材料的“k”值使對于取決于設計標準及工藝精確度的最小距離“d”、柵極與漏極及源極線210之間的電容等于或小于3.099×10-3As/Vm2。
而且，盡管本發明已說明鎢為用于漏極及源極線210的金屬，然而，要注意任何適當的材料，如銅、鋁等，亦可使用。再者，本發明在柵極長度等于或小于0.2μm的晶體管器件中特別有用，因為此類晶體管器件通常具有250nm或更小的線與柵極距離。
盡管本發明參照半導體基材，如硅，上形成的場效晶體管而加以說明，但要注意本發明亦可應用于任何適當基材上形成的任何場效晶體管。例如，該場效晶體管可以SOI(氧化物上覆硅)器件的形式形成，或可以形成于絕緣性基材或如III-V或II-VI半導體等其它半導體基材上。
上述的具體實施方案僅供說明，而本發明可以本領域的技術人員所已知并得益于本文所教示的不同但等效的方法加以修改及實現。例如，上述加工步驟可依不同順序執行。再者，除了以下權利要求所說明的以外，本文所示的結構或設計并沒有限制。因此很明顯，以上揭示的具體實施方案可變化或修改，并且所有此類變化都包含于本發明的范圍及精神內。因此，本文所欲保護的范圍如權利要求所提出者。
權利要求
1.一種場效晶體管器件(200)，其位于基材上所制造的集成電路中，其包括一柵極(204)，含有沿著所述晶體管(200)的寬度方向延伸的相對側壁，所述柵極(204)于基材(201)上方形成且由柵極絕緣層(203)與基材(201)隔離；一漏極線，至少有部分在漏極區域上方形成，所述漏極線電連接至所述漏極區域；以及一源極線，至少有部分在源極區域上方形成，所述源極線電連接至所述源極區域，所述漏極線及源極線呈電性絕緣的狀態且由介電常數等于或小于3.5的材料組成的側壁間隔物(207)與所述柵極(204)隔離。
2.如權利要求1所述的場效晶體管器件，其中，所述側壁間隔物(207)包括由氧氟化硅、氫硅倍半環氧乙烷、氟化聚酰亞胺、聚對二甲苯、聚萘、聚四氟乙烯、甲基硅倍半環氧乙烷、全氟環丁烯、納米多孔二氧化硅以及混成硅倍半環氧乙烷材料組中的一種。
3.如權利要求1所述的場效晶體管器件，其中，所述柵極的長度小于0.2μm。
4.如權利要求1所述的場效晶體管器件，其中，所述漏極線及所述源極線包括鎢、鋁及銅中的一種。
5.如權利要求1所述的場效晶體管器件，其中，所述基材(201)是半導體基材。
6.一種場效晶體管器件(200)，其位于基材上所制造的集成電路中，其包括一柵極(204)，含有沿著所述晶體管的寬度方向延伸的相對側壁，所述柵極(204)于基材(201)上方形成且由柵極絕緣層(203)與基材(201)隔離；一漏極線，至少有部分在漏極區域上方形成，所述漏極線電連接至所述漏極區域；以及一源極線，至少有部分在源極區域上方形成，所述源極線電連接至所述源極區域，所述漏極線及源極線與所述柵極由一側壁間隔物(207)電絕緣且空間上隔離，其中所述漏極線和所述柵極之間距離與所述側壁間隔物(207)的介電常數的比率乘電場常數ε0，與所述源極線和所述柵極之間距離與所述側壁間隔物(207)的介電常數的比率乘電場常數ε0皆等于或小于3.099×10-3As/Vm2。
7.如權利要求6所述的場效晶體管器件，其中，所述側壁間隔物(207)包括由氧氟化硅、氫硅倍半環氧乙烷、氟化聚酰亞胺、聚對二甲苯、聚萘、聚四氟乙烯、甲基硅倍半環氧乙烷、全氟環丁烯、納米多孔二氧化硅以及混成硅倍半環氧乙烷材料組中的一種。
8.如權利要求6所述的場效晶體管器件，其中，所述柵極的長度小于0.2μm。
9.如權利要求6所述的場效晶體管器件，其中，所述漏極線及所述源極線包括鎢、鋁及銅中的一種。
10.如權利要求6所述的場效晶體管器件，其中，所述基材為半導體基材。
11.如權利要求6所述的場效晶體管器件，其中，所述基材為絕緣基材。
12.一種制造場效晶體管的方法，其包括以下的步驟制備有表面的基材(201)；在所述基材(201)中形成一活性區域；在所述基材(201)上形成柵極(204)，所述柵極(204)由柵極絕緣層(203)與所述基材(201)形成電絕緣；形成鄰接于所述柵極(204)的介電側壁間隔物(207)并且依所述晶體管的寬度方向沿著所述柵極延伸，所述側壁間隔物(207)由介電常數等于或小于3.5的材料組成；在鄰接于所述柵極的活性區域中形成漏極及源極；在所述基材(201)上沉積絕緣層(208)；分別在所述漏極及源極區域至少部分形成開孔；以及以導電性材料填注所述開孔以形成漏極線及源極線，其中，所述側壁間隔物(207)有助于所述柵極與所述漏極線和所述源極線間的電隔離和空間上隔離。
13.如權利要求12所述的方法，其中，所述側壁間隔物(207)包括由氧氟化硅、氫硅倍半環氧乙烷、氟化聚酰亞胺、聚對二甲苯、聚萘、聚四氟乙烯、甲基硅倍半環氧乙烷、全氟環丁烯、納米多孔二氧化硅以及混成硅倍半環氧乙烷材料組中的一種。
14.如權利要求12所述的方法，其中，所述柵極(204)的長度小于0.2μm。
15.如權利要求12所述的方法，其中，所述漏極線及所述源極線包括鎢、鋁及銅中的一種。
16.如權利要求12所述的方法，其中，所述基材(201)為半導體基材。
17.如權利要求12所述的方法，其中，所述基材為絕緣基材。
全文摘要
本發明揭示一種晶體管器件(200)，該晶體管器件(200)含有設置于柵極(204)與漏極及源極線之間的絕緣材料，其中，該絕緣材料的介電常數等于或小于3.5。因此，可降低該柵極與該漏極及源極線之間的電容，由此改善降低了串話噪聲的場效晶體管(200)的信號性能。
文檔編號H01L21/336GK1475034SQ01818937
公開日2004年2月11日 申請日期2001年10月4日 優先權日2000年11月16日
發明者M·赫茲曼, K·威克索瑞克, F·N·豪斯, M 赫茲曼, 慫魅鸝, 豪斯 申請人:先進微裝置公司