源極側邊植入硼以減少溝道摻雜的深次0.18微米閃存單元的制作方法

專利名稱：源極側邊植入硼以減少溝道摻雜的深次0.18微米閃存單元的制作方法
技術領域：
本發明涉及制作例如EEPROM等快閃存儲元件的改進方法。更確切地說，本發明涉及具有不同植入的源極與漏極摻雜以及具有較低的溝道摻雜的非揮發性快閃存儲元件，以增進執行速度并將該快閃存儲單元的短溝道效應減至最低。
背景技術：
半導體組件一般包括在一底材之上或之中形成多重個別部件。這些組件通常包含一高密度區塊及一低密度區塊。舉例而言，如圖1a所示的已有技術，諸如閃存10的存儲元件在單一底材13上由一個或多個高密度核心區域11及一低密度外圍部份12所構成。該高密度核心區域11一般由至少一個個別可尋址、相當等同的浮接柵極類存儲單元的M×N數組所組成，且該低密度外圍部份12一般包括輸入/輸出(I/O)電路以及選擇性尋址該個別存儲單元的電路(例如，將所選擇的源極、柵極與漏極連接至預定電壓或阻抗，以完成諸如編程、讀取或刪除等指定操作的譯碼器)。
圖1b所示的已有技術代表在圖1a所示的核心區域11中，一典型存儲單元14的片斷剖面圖。如此的存儲單元14一般包括該源極14b、該漏極14a與在一底材中的溝道15或P阱16；且該堆棧柵極結構14c覆蓋該溝道15。該堆棧柵極14c進一步包括一形成于該P阱16的表面上的薄介電層17a(一般指稱為隧道氧化物)。該堆棧柵極14c亦包括一覆蓋于該隧道氧化物17a的多晶硅浮接柵極17b以及一覆蓋于該浮接柵極17b的插入式多晶硅(interpoly)介電層17c。該插入式多晶硅介電層17c通常是多層絕緣體，例如以兩個氧化物層夾著一個氮化物層的氧化物-氮化物-氧化物(ONO)層。最后，將一多晶硅控制柵17d覆蓋在該插入式多晶硅介電層17c之上。每一堆棧柵極14c與一字線(WL0，WL，…，WLn)相耦合，而每一漏極選擇晶體管的漏極則與一位線(BL0，BL，…，BLn)相耦合。依照該溝道15中由堆棧柵極結構14c所形成的電場，該存儲單元14的溝道15在該源極14b及該漏極14a之間通導電流。使用外圍譯碼器及控制電路，每一存儲單元14得尋址以具有編程、讀取及刪除等功能。
在半導體產業中，具有不斷地走向更高組件密度的趨勢以增進電路速度與封裝密度。為了達到這樣的高密度，人們已經且仍舊繼續為縮小半導體晶圓上的組件尺寸而努力。在此，縮小是指將組件結構及電路尺度按照一比例縮小以產生一較小的組件，其功能則是依據一較大而未縮小的組件參數而定。為了達到這樣的尺度縮小，則需要求集成電路特點具有越來越小的尺寸。這包括將柵極長度算進去的集成電路特點的寬度及間距。
對于小集成電路特點的要求引起了許多關于快閃存儲元件的問題，尤其是關于效能的一致性與可靠度等問題。舉例而言，當諸如柵極長度的集成電路特點尺寸減少時，尺寸(諸如柵極長度)的變化則增加。亦即，當尺寸減少時，不易維持對最小線寬的控制。當柵極長度減少時，短溝道的效應則增加。在某些例子中，氮化的隧道氧化物層亦促成了短溝道效應的增加。
當源極與漏極間的長度縮小時即發生短溝道效應。短溝道效應包括Vt遷移(Vt是閾值電壓)、漏極所引發的能障降低(DIBL)以及多余行漏電。DIBL通常是由在短溝道組件上施加漏極電壓所造成。換句話說，漏極電壓造成表面電位的降低。
根據上述的觀點與問題，如何以較高的集成度制作更高品質的快閃存儲單元是急待解決的問題，尤其是對于具有減少短溝道效應的次0.18微米快閃存儲單元而言。

發明內容
據此，藉由分離摻雜該漏極區域與一源極線的各植入步驟，以及藉由減少植入該快閃存儲單元的溝道區域的溝道摻雜物濃度，以制造具有最小短溝道效應及較高執行速度之一非揮發性快閃存儲單元。
在本發明之一般方面，為了在一半導體底材上制造一快閃存儲單元，將一溝道摻雜物植入該半導體底材之中。在該半導體底材中藉由植入的溝道摻雜物濃度小于約4×1013/cm2。在該底材上方形成一源極線掩模，且該源極線掩模具有一開口以暴露于該半導體底材的源極線。透過該源極線掩模的開口將一第一導電性質的源極線摻雜物植入該半導體底材所暴露的源極線。然后將該源極線掩模自該半導體底材上移除。在該半導體底材上形成一漏極掩模，且該漏極掩模具有一開口以暴露于該半導體底材的漏極區域。透過該漏極線掩模的開口將一第二導電性質的漏極摻雜物植入該半導體底材所暴露的漏極區域。
該半導體底材之一溝道區域布置于該源極線及該漏極區域之間。該源極線摻雜物的第一導電性質與該漏極區域的第二導電性質相反。此外，該溝道摻雜物的導電性質與該源極線摻雜物的第一導電性質相同。根據本發明之一方面，自該源極線擴散至該溝道區域的源極線摻雜物用于變更該快閃存儲單元的閾值電壓或用于減少該快閃存儲單元的短溝道效應。
在本發明的另一實施例中，并未執行該溝道摻雜物的植入，使得在該半導體底材中透過植入的方式所得到的該溝道摻雜物濃度為零。
如此，藉由較低的該溝道摻雜物濃度，可令該快閃存儲單元達到一較低的閾值電壓以增進執行速度。此外，短溝道效應仍然得以透過該源極線的植入制程而加以最小化。再者，藉由較低的該溝道摻雜物濃度，可提高該漏極與源極接合處的崩潰電壓，使該快閃存儲單元具有較高的可靠度。另外，藉由較低的該溝道摻雜物濃度，可維持通過該溝道區域的電荷載流子飄移率，使該快閃存儲單元具有較高的驅動電流。
藉由考慮以下對本發明的詳細說明并參考所附圖標，將更容易理解本發明上述及其它的特點及優點。


圖1a說明一快閃存儲芯片的已有技術平面配置圖。
圖1b說明一堆棧柵極快閃存儲單元的已有技術片斷剖面圖。
圖2是一剖面示意圖，其中說明依照本發明的制作一非揮發性快閃存儲元件的某一方面。
圖3是一剖面示意圖，其中說明依照本發明的制作一非揮發性快閃存儲元件的另一方面。
圖4是一剖面示意圖，其中說明依照本發明的制作一非揮發性快閃存儲元件的又一方面。
圖5是一剖面示意圖，其中說明依照本發明的制作一非揮發性快閃存儲元件的再一方面。
圖6是一剖面示意圖，其中說明依照本發明的一非揮發性堆棧快閃存儲元件的某一方面。
圖7是一剖面示意圖，其中說明依照本發明的一非揮發性SONOS快閃存儲元件的某一方面。
圖8是一剖面示意圖，其中顯示依照本發明的一額外實施例，在形成圖2中的該柵極堆棧之前，將一溝道摻雜物植入該底材。
圖9是一剖面示意圖，其中顯示依照本發明的另一實施例，在形成圖6中的該漏極區域之后，藉由一源極區域摻雜物的MDD植入而形成一源極區域。
此處所指稱的圖標皆是為清楚說明而繪制，因此并未按比例而繪制。在第1圖、圖2、圖3、圖4、圖5、圖6、圖7、圖8及圖9中具有相同參考數字的組件是指稱具有相似結構及功能的組件。
具體實施例方式
本發明涉及制作對該源極與漏極具有不同溝道摻雜的非揮發性快閃存儲元件。其結果為提供一具有減少短溝道效應的非揮發性快閃存儲元件。依照本發明，當制作非揮發性快閃存儲元件時，不需要在源極側邊植入加熱步驟之后進行側面擴散。本發明是參考圖標而加以說明，其中所有相同的參考數字均是用來指稱相同的組件。
本發明及其優點可藉由結合圖2至圖9所示的制程而加以理解，其中所有相同的數字代表相同的特點。
結合圖2至圖9，一用以展示如何制作快閃存儲單元的較進步的半導體制程流程詳細描述如下。這個制程強調在該底材的核心區域中的活動，其中該區域是該堆棧存儲單元及該選擇柵極晶體管后續放置的位置。說到這里，該底材包含兩個區域；亦即，外圍區域與核心區域；而該底材的核心區域包含有兩個區域；亦即，該堆棧存儲單元區域。
請參閱圖2，其中提供一具有一堆棧存儲單元32的底材30以及淺溝渠隔離區域41。該堆棧存儲單元32是位于底材30的核心區域的該堆棧存儲單元中。該淺溝渠隔離區域41包含一絕緣材料，例如二氧化硅或氮化硅。雖然可使用任何適當的制程流程，但是該具有一堆棧存儲單元32的底材30可如下述的內容所提供。
該底材30一般是一硅底材，選擇性地具有不同組件、區域、亦或其上的沉積層；包括金屬層、能障層、介電層、組件結構、主動區域例如主動硅區域、主動組件及被動組件包括P阱、N阱、額外多晶硅柵極、字線、源極區域、漏極區域、位線、基極、射極、集極、導線、導電栓塞等等。在該底材30的至少一部份之上或在整個底材30之上，使用諸如干式氧化、濕式氧化、快速熱氧化或化學氣相沉積(CVD)等任何適當的方法，以提供一第一氧化層40。
可選擇地，第一氧化層40可使用一氮化制程加以氮化。在某些范例中，使用一氮化的第一氧化層40將促成短溝道效應。本發明將這些效應最小化，因此得以在快閃存儲元件(氮化隧道氧化層)中使用氮化的第一氧化層40。該氮化的第一氧化層亦促成隧道氧化物可靠度的改進。
使用任何諸如現地摻雜制程的適當的制程，在第一氧化層40的提供一第一多晶硅層42。該第一多晶硅層42是多晶硅或摻雜的無結晶硅。多晶硅是使用CVD技術所形成。該摻雜的無結晶硅層是使用現地摻雜制程所制成。該第一摻雜的無結晶硅層42(亦命名為Poly1)接著形成該堆棧存儲單元的浮接柵極。用于制作該第一摻雜的無結晶硅薄層所使用的摻雜物是磷與砷的至少一者。
使用任何適當的方法在該Poly1層42的至少一部份上提供一介電層44。該介電層44較佳地是一ONO多重介電層，其包含三個沉積層；亦即一氧化層44a、一氮化層44b及另一氧化層44c。該介電層接著形成該堆棧存儲單元32的插入式多晶硅介電層。
使用任何適當的方法在該底材的至少一部份上提供一第二多晶硅層46。該第二多晶硅層46接著形成該堆棧存儲單元的控制柵極(亦命名為Poly2)。該第二多晶硅層46是由多晶硅或摻雜的無結晶硅所構成。
雖未圖標，但可使用任何適當的方法在該Poly2層的部份之上提供額外的沉積層。例如，可在該Poly2層的至少一部份之上提供一硅化鈷或硅化鎢層，且可在該硅化鎢層上提供一氮氧化硅層。
使用不同的掩模及蝕刻步驟以在該結構的核心區域的堆棧存儲單元區域內形成存儲單元(定義柵極)。一個或多個光阻亦或硬掩模亦或部份形成的堆棧存儲單元(未圖標)可用來當作掩模。蝕刻通常是一層一層地進行以達到最大蝕刻選擇性。例如，該Poly2層是使用不同于蝕刻氧化層的蝕刻化學所蝕刻。雖然僅圖標了一個堆棧快閃存儲單元32，但是在該結構的核心區域中形成了復數個存儲單元。在進行后續步驟前，該結構是選擇性地清潔。該堆棧快閃存儲單元32(及圖7的該SONOS型存儲單元)可具有一約為0.18微米或更小的寬度(柵極長度)。
請參閱圖3，其中該結構上方形成一掩模，留下暴露在外的Vss線。掩模48的形成涉及在該結構上使用一光阻或硬掩模以一自動對準源(SAS)掩模進行圖案化，為進一步的制程留下源極線開口50。也就是說，掩模48在底材30之上形成開口50，后續形成的源極線則可透過該開口50而形成。
在該掩模形成之后，一源極線摻雜物，如硼，通過在掩模48中的開口50植入到形成源極側摻雜的暴露的源極線52(到底材30的暴露部分)。該源極線摻雜物可以在多晶硅1或浮接柵極之下部分地擴散。該源極線摻雜物可以是P型或n型，但優選為P型。
在一實施例中，該源極線摻雜物是以大約10keV到大約40keV的能量將大約1×1013原子/cm2到大約5×1014原子/cm2的劑量植入。在另一實施例中，該源極線摻雜物是以大約15keV到大約30keV的能量將大約5×1013原子/cm2到大約2×1014原子/cm2的劑量植入。在又一實施例中，該源極線摻雜物是以大約15keV到大約25keV的能量將大約5×1013原子/cm2到大約2×1014原子/cm2的劑量植入。替代硼或除了硼之外，亦可(以同樣的能量與劑量階級)植入磷。
請參考圖4，該源極線摻雜物植入之后，接著移除該罩幕48，并選擇性地清潔該結構。請注意，并不需要使用熱處理以提升柵極下方(Poly1柵極42的下方)硼的擴散。
請參閱圖5，該結構上方形成一掩模54，留下暴露的該存儲單元32的漏極區域，并執行一中等劑量漏極(Medium Dosage drain；MDD)植入以形成漏極58區域。該掩模54的形成涉及在該結構上使用一光阻或硬掩模以圖案化一MDD掩模，并為后續制程留下漏極區域56的開口。也就是說，掩模54在底材30的上形成開口56，后續形成的漏極則可透過該開口56而形成。該MDD掩模覆蓋在整個外圍以及并不對應于該漏極區域的該核心區域的部份之上。換句話說，該MDD掩模覆蓋在該源極線之上。
該MDD植入形成一高摻雜濃度的接合處。該摻雜物可為p型或n型，但以n型較佳。尤其，該摻雜物較佳地是以一n+植入，例如砷或磷。該MDD植入摻雜物較佳地是該源極線摻雜物的相反；也就是說，當該源極線摻雜物是p型時，該MDD植入則是n型，而當該源極線摻雜物是n型時，該MDD植入則是p型。在一實施例中，該MDD植入是以大約30keV到大約60keV的能量及大約5×1013原子/cm2到大約5×1014原子/cm2的劑量執行之。在另一實施例中，該MDD植入是以大約35keV到大約55keV的能量及大約1×1014原子/cm2到大約1×1015原子/cm2的劑量執行之。
請參閱圖6，在該MDD漏極側邊植入后，接著移除該掩模54，并選擇性地清潔該結構。可藉由執行一熱處理以提升硼52及在柵極下方(Poly1柵極42的下方)該MDD植入58的擴散。在一實施例中，該熱處理涉及將該結構在一鈍氣環境中，以大約400℃到1200℃的溫度，加熱大約1秒到5分鐘。鈍氣包括氦、氖、氬、氪及氙。在另一實施例中，該熱處理涉及將該結構在一鈍氣環境中，以大約500℃到1100℃的溫度，加熱大約15秒到2分鐘。
請參閱圖9，然后，藉由將一源極區域摻雜物植入以形成該快閃存儲單元的源極區域64的方式，進行一源極側邊連接的植入。該源極區域64是以一例如由光阻材料所構成的源極區域掩模60加以圖案化，以形成一開口62。透過該暴露的開口62，可將該源極區域摻雜物植入該半導體底材30的部份，以形成源極區域64。
該源極區域摻雜物與該漏極摻雜物具有相同的導電性質，用以對該漏極區域58執行該MDD的植入，如此處的描述。這樣的快閃存儲元件的源極區域是與該源極線52截然不同，其中為形成該源極線52所植入的該源極線摻雜物的導電性質是與該漏極摻雜物的導電性質相反。將該源極區域64圖案化的制程，以及為形成這樣的源極區域64所執行之后續源極側邊連接植入，均為集成電路制造的技術領域內具一般技藝者所熟知的內容。
在本發明的另一實施例中，請參閱圖2及圖8，在形成任何圖2中的結構40、41、42、44及46前，將一溝道摻雜物植入該底材30的核心區域以摻雜該快閃存儲單元的溝道區域，如圖8所示。執行這樣的溝道摻雜物的植入是用以調整該快閃存儲單元的閾值電壓，或將該快閃存儲單元中非預期的短溝道效應最小化，其中該溝道摻雜物可由諸如硼的p型摻雜物或由諸如磷的n型摻雜物所構成，如集成電路制造的技術領域內具一般技藝者所熟知。
在已有技術中，使用一植入濃度至少為6×1013/cm2的溝道摻雜物以摻雜該快閃存儲單元的溝道區域。然而，以如此高的溝道摻雜物濃度，當使用該溝道摻雜物以最小化非預期的短溝道效應時，會增加該快閃存儲單元的閾值電壓，進而降低該快閃存儲單元的執行速度。此外，如此高的溝道摻雜物濃度，會減少電荷載流子飄移率而導致該快閃存儲單元的驅動電流減小的結果。另外，以如此高的溝道摻雜物濃度，當使用該溝道摻雜物以調整該快閃存儲單元的閾值電壓時，會增加非預期的短溝道效應或減低漏極與源極接合處的崩潰電壓。
在這個本發明的不同實施例中，請參閱圖2，在形成任何結構40、41、42、44及46之前，植入該底材30核心區域的該溝道摻雜物的濃度，從至少6×1013/cm2的已有技術范圍降低大約4×1013/cm2至0/cm2的較低范圍，并結合使用個別的植入制程以摻雜該漏極區域及該源極線。因為摻雜該漏極區域及該源極線的植入制程是以個別實施的方式進行，故植入該快閃存儲單元源極線的制程(如此處所描述)可用于進一步調整該快閃存儲單元的閾值電壓，亦或進一步將該快閃存儲單元的非預期短溝道效應最小化。
在熱處理過程中，當加熱該半導體底材30時(諸如該漏極區域在如此處所描述的MDD植入之后)，該源極線摻雜物由該源極線52擴散至該半導體底材介于源極線52及該漏極區域58且位于該柵極下方的溝道區域。該溝道區域內的源極線摻雜物改變該快閃存儲單元的閾值電壓亦或降低該快閃存儲單元中的短溝道效應。
在本發明的一實施例中，完全無溝道摻雜物的植入，且該快閃存儲單元源極線的植入制程(如此處所描述)是專門用來調整該快閃存儲單元的閾值電壓亦或將該快閃存儲單元的非預期短溝道效應最小化。另外，一少于大約4×1013/cm2的較低濃度的溝道摻雜物是用于摻雜該快閃存儲單元的溝道區域。在那種情形之下，對該快閃存儲單元的源極線的植入制程(如此處所描述)亦是用于進一步調整該快閃存儲單元的閾值電壓，亦或將該快閃存儲單元的非預期短溝道效應進一步最小化。在任何情形下，與該漏極區域的植入制程(如此處所描述)相區隔的該源極線植入制程允許進一步調整該源極線植入制程的參數，以調整該快閃存儲單元的閾值電壓，亦或將該快閃存儲單元的非預期短溝道效應最小化。
以較低的溝道摻雜物濃度，可達到一較低的閾值電壓以提升該快閃存儲單元的執行速度。此外，在源極線的植入制程中仍能將短溝道效應最小化。另外，以較低的溝道摻雜物濃度，可增加該漏極與該源極接合處的崩潰電壓，使該快閃存儲單元達到更高的可靠度。此外，以較低的溝道摻雜物濃度，使通過該溝道區域的電荷載流子飄移率較無減小，令該快閃存儲單元達到更高的驅動電流。
在一N溝道快閃存儲單元的范例中，于形成任何結構40、41、42、44及46之前，將硼當作一溝道摻雜物而植入該底材30的核心區域內，以將該快閃存儲單元的短溝道效應最小化。然而，在這種濃度至少為6×1013/cm2的高濃度已有技術溝道摻雜物之下，會增加N溝道快閃存儲單元的閾值電壓，進而導致該快閃存儲單元執行速度的降低。在本范例中，該個別的源極線植入制程(如此處所描述)是用于將該快閃存儲單元的短溝道效應最小化。因此，當作溝道摻雜物的硼的濃度可降至小于4×1013/cm2或者可剔除這種溝道摻雜物的植入，因為短溝道效應早已在源極線的植入制程中加以最小化了。以硼作為溝道摻雜物的這種濃度降低，可降低該快閃存儲單元的閾值電壓以提升該快閃存儲單元的執行速度。
在本發明的另一方面，當該源極線植入制程是用來將該快閃存儲單元的短溝道效應最小化或變更該快閃存儲單元的閾值電壓時，該溝道摻雜物的導電性質則是與該源極線植入制程中的源極線摻雜物的導電性質相同。舉例而言，當該漏極摻雜物是一n型摻雜物時，該溝道摻雜物與該源極植入制程中的源極摻雜物兩者均可由p型摻雜物所構成。例如，依照本發明之一實施例，當該漏極摻雜物是一n型摻雜物時，該溝道摻雜物與該源極植入制程中的源極摻雜物兩者均可由硼所構成。
本發明的許多實施例亦可應用到SONOS(硅-氧化物-氮化物-氧化物-硅)型的存儲元件。請參閱圖7，其中依照本發明顯示一具有源極側邊硼植入52及一MDD漏極側邊植入58的SONOS型的存儲元件33。該SONOS型的存儲元件33是依照與制作圖2至圖6中的堆棧快閃存儲單元32相同的方法加以處理。因此，圖7與圖6類似。本發明可應用于NAND及NOR型的存儲組態。
雖未圖標，但已使用一系列的掩模及蝕刻步驟(諸如自動對準蝕刻步驟)以于該核心區域內形成選擇柵極晶體管、于邊緣地區形成高電壓晶體管及低電壓晶體管、字線、接點、接合處、封裝的氧化膜，例如tetraethylorthosilicate(TEOS)、borophosphotetraethylorthosilicate(BPTEOS)、phosphosilicate glass(PSG)或borophosphosilicate glass(BPSG)等等。依照本發明，這些步驟可在存儲單元的形成期間亦或之后進行。這些步驟為本技術領域所熟知。
雖然本發明已藉由特定的較佳實施例所顯示及描述，然而本技術領域內的技術人員在閱讀并了解本說明書及附圖之后，可以顯而易見地對本發明進行等同的變更及修改。尤其是對于上述的部件(組件、組件、電路等等)所執行的不同功能而言，除非特別指明，否則用來描述這些部件的專有名詞(包括任何對「方法」的指稱)是意圖對應于任何部件，其可執行由所描述的部件所指定的功能(亦即，功能上等同)，即使在結構上與所揭露的結構不同，該結構為可執行本發明在此說明的實施例中的功能。此外，雖然本發明的特點已由許多實施例中的一個所揭露，然而可能因為對給定或特定的應用而言有需要或較具優勢，故可將這樣的特點與其它實施例的一個或多個其它特點結合。
權利要求
1.一種在半導體底材上制作快閃存儲單元的方法，該方法包括在該半導體底材中植入一溝道摻雜物，其中在該半導體底材中所植入的溝道摻雜物濃度小于大約4×1013/cm2；在該底材上形成一源極線掩模，其中該源極線掩模具有一開口以暴露出該半導體底材的源極線；通過該源極線掩模的開口將一具有第一導電性質的源極線摻雜物植入該半導體底材上所暴露出的源極線；其中該溝道摻雜物的導電性質與該源極線摻雜物的導電性質相同；自該半導體底材上移除該源極線掩模；在該半導體底材上形成一漏極掩模，其中該漏極掩模具有一開口以暴露出該半導體底材的漏極區域；通過該漏極線掩模的開口將一具有第二導電性質的漏極線摻雜物植入該半導體底材上所暴露出的漏極線，以形成該半導體底材的一漏極區域；其中該源極線摻雜物的第一導電性質與該漏極摻雜物的導電性質相反；其中該半導體底材的一溝道區域布置于該源極線及該漏極區域之間；以及使用自該源極線擴散至該溝道區域的該源極線摻雜物，以變更該快閃存儲單元的閾值電壓或降低該快閃存儲單元的短溝道效應。
2.如權利要求1所述的方法，其中當漏極摻雜物是n型摻雜物時，該源極摻雜物及該溝道摻雜物是由硼所構成。
3.如權利要求1所述的方法，其中并未執行該溝道摻雜物的植入步驟，使得該半導體底材中來自植入的該溝道摻雜物濃度相當于零。
4.如權利要求1所述的方法，其中進一步包括對該半導體底材進行加熱，使得該源極摻雜物擴散至該溝道區域的步驟。
5.如權利要求1所述的方法，其中該源極線摻雜物是以大約10keV到大約40keV的能量將大約1×1013原子/cm2到大約5×1014原子/cm2的劑量植入。
6.一種在半導體基底上所制作的快閃存儲單元，該快閃存儲單元包括在該半導體底材中以具有第一導電性質的源極摻雜物植入所形成的一源極線；在該半導體底材中以具有第二導電性質的漏極摻雜物植入所形成的一漏極區域；且其中該源極線摻雜物的第一導電性質是與該漏極摻雜物的第二導電性質相反；介于該源極線與該漏極區域間的一溝道區域，其中在該溝道區域內植入一溝道摻雜物，使得該溝道區域中來自植入的溝道摻雜物濃度小于約4×1013/cm2；且其中該溝道摻雜物的導電性質與該源極線摻雜物的第一導電性質相同；且其中自該源極線擴散至該溝道區域的該源極線的該源極線摻雜物，可變更該快閃存儲單元的閾值電壓或降低該快閃存儲單元的短溝道效應。
7.如權利要求6所述的快閃存儲單元，其中當漏摻雜物是n型摻雜物時，該源極摻雜物及該溝道摻雜物是由硼所構成。
8.如權利要求6所述的快閃存儲單元，其中并未執行該溝道摻雜物的植入步驟，使得該半導體底材中來自植入的該溝道摻雜物濃度相當于零。
9.如權利要求6所述的快閃存儲單元，其中對該半導體底材進行加熱，使得該源極摻雜物擴散至該溝道區域。
10.如權利要求6所述的快閃存儲單元，其中該源極線摻雜物是以大約10keV到大約40keV的能量將大約1×1013原子/cm2到大約5×1014原子/cm2的劑量植入。
全文摘要
為了在半導體底材上制作一快閃存儲單元，將一溝道摻雜物植入該半導體底材。來自該植入制程的該半導體底材的溝道摻雜物濃度小于約4×10
文檔編號H01L21/336GK1470066SQ01817670
公開日2004年1月21日 申請日期2001年10月30日 優先權日2000年10月30日
發明者Y-S·何, S·哈達德, P·M·法斯托, C·常, Z·王, S-H·帕克, Y-S 何, 法斯托, 量, 锏 申請人:先進微裝置公司