降低mos共發(fā)共基電路熱電子惡化效應(yīng)的電壓限制偏置電路的制作方法

專利名稱：降低mos共發(fā)共基電路熱電子惡化效應(yīng)的電壓限制偏置電路的制作方法
技術(shù)領(lǐng)域：
本發(fā)明一般涉及穩(wěn)定MOS電路的運(yùn)轉(zhuǎn)性能，特別涉及把來自高源極漏極電壓的熱電子所導(dǎo)致的額外基極電流所引起的對共發(fā)共基放大電路的性能和可靠性的限制最小化。
此效應(yīng)的一種物理模型被描述在圖3的單個p槽n溝道晶體管300中。晶體管300被表示為偏向飽和區(qū)，即，柵氧化物304下面的反型層302在一個夾斷點308處以實際漏電漫射306的短邊緣為一端。此夾斷點308出現(xiàn)在一個源極漏極電壓(Vds)的值Vdssat處。源極漏極電壓Vds增加超過Vdssat值，而漏極電流Id相對地增加很少。當(dāng)Vds大于Vdssat時，夾斷點308的位置被表示為漫射306的實際邊緣，。
在恒定的電源柵極電壓Vgs處，隨Vds的增加夾斷點308相對移動很少。因此，漏極電流ID也同樣相對地改變很少。這被表示在附圖5的V-I特性中，在此，ID與Vds工作特性表示晶體管操作在兩個區(qū)域之一中，即，具有低源極漏極阻抗的三極管區(qū)，和具有高源極漏極阻抗的飽和區(qū)。
超過Vdssat，在反型層端308和漏極306的邊緣之間的晶體管區(qū)保持接近漏極和電源之間幾乎所有增加的電壓。在充分高的Vds處，在反型層302和漏極306邊緣之間損耗區(qū)中的電場可以引起電子從反型層308的尾端流到漏極306(即，在損耗區(qū)中)以便獲得附加的能量。利用足夠的附加能量，損耗區(qū)中的自由載流子引起碰撞電離，并且產(chǎn)生附加的自由載流子(電子-空穴對320)。
這些附加的自由載流子320被高電場掃出損耗區(qū)。一些產(chǎn)生的自由空穴流到P型基極區(qū)域作為多數(shù)載流子，創(chuàng)建一個基極電流Isub，其增加了Vds，如圖4所示。一些自由電子被掃到N型漏極區(qū)作為多數(shù)載流子并且被加到漏極電流Ids上。這兩種載流子流動作為漏極和基極端子中總電流的一個附加分量Isub而出現(xiàn)。
碰撞電離基極電流Isub的一個實驗表達(dá)式由下式給出Isub＝K1(Vds B Vdssat)*Id*(exp[-[K2/(Vds-Vdssat)]])在此，K1和K2是過程相關(guān)的參數(shù)而Vdssat是漏極特性進(jìn)入飽和區(qū)時Vds的數(shù)值。在正常操作條件下，MOS設(shè)備大體上具有零基極電流(只有反向偏置基極漏極損耗區(qū)的漏泄電流)，如圖4所示。該效果通常在PMOS設(shè)備中不太顯著，因為在損耗區(qū)中較低移動性的空穴不及較高移動性的電子在創(chuàng)建空穴-電子對中有效。
該表達(dá)式相對于漏極電壓求微分，從漏極到基極的小信號并聯(lián)電導(dǎo)(gdb)給出為gdb＝K2[ISUB]/(Vds-Vdssat)A^2用前面的表達(dá)式代替ISUB并且重新整理因子產(chǎn)生gdb＝K2 K1(Vds-Vdssat)-1(exp[-[K2/(Vds-Vdssat)]]圖2顯示了一個典型NMOS晶體管的gdb和它的倒數(shù)rdb的曲線。rdb是等價于的基極電流漏極到主體的輸出電阻，其將與正常晶體管輸出電阻r0并聯(lián)組合。為一個典型NMOS晶體管計算出rdb，K1＝5V^-1而K2＝30V并且繪制其與標(biāo)準(zhǔn)的漏極源極電壓的Vds-Vdssat曲線。并且，繪制的是相等的輸出電導(dǎo)，gdb，其是rdb的倒數(shù)。Isub的極端非線性特性使rdb和r0在漏極電壓處并聯(lián)組合為在Vdssat周圍的和以下的初始的r0，因為rdb比標(biāo)準(zhǔn)的r0大許多數(shù)量級。
可是，在瞬時漏極源極電壓不比數(shù)值Vdssat的幾倍高許多，晶體管的輸出阻抗可以完全由rdb決定。這是基極電流導(dǎo)致的熱電子中瞬時或累積的改變可以如何影響設(shè)備特性的幅值和/或變化性的一個示例。此影響會限制并且有時會使達(dá)到或保持期望的執(zhí)行電路功能的可能性失敗。
因為晶體管瞬時的漏極源極電壓在操作期間變化，所以基極電流的瞬時值也變化引起小信號輸出電導(dǎo)的變化。根據(jù)共發(fā)共基放大電路的工作點和輸出電壓漂移(在最大所需的輸出電壓和最小可能的輸出電壓之間)，基極電流Isub可以劇烈地變化。Isub可以在Vds為低和中等值時從基本上為零的一個值變化為當(dāng)瞬時Vds接近最大所需輸出電壓或超過一個臨界值時表示總漏極電流一個相當(dāng)大部分的一個值。對于重大的Isub的起始(即，Vds＝Vcrit)，Vds的臨界值(Vds＝Vcrit)取決于可用電源電壓以及特定電路功能和在爭論中的性能系數(shù)(組)，晶體管技術(shù)、晶體管尺度(主要是溝道長度)以及偏置和信號電平。高非線性電路行為可能出現(xiàn)，這取決于輸出電壓的電平。如果基極電流幅值或電流變化幅值大體上與期待的漏極電流或正常的漏極電流變化相當(dāng)，則它可以對電路功能的性能、電路行為和可靠性產(chǎn)生不利影響。
此臨界值Vcrit取決于晶體管結(jié)構(gòu)的細(xì)節(jié)、介于漏極、柵極、源極和基極電壓和漏極電流之間的瞬時差值的幅值?；鶚O電流的幅值是電壓差值和電流的一個高非線性函數(shù)，并且在瞬時端子電壓微小改變時可以以數(shù)量級的大小變化。一旦Vds接近特定的晶體管技術(shù)、幾何學(xué)與電路電壓條件的Vcrit，則基極電流受漏極源極電壓Vds影響最大。
一個電路的性能可能主要以兩種方式受完全非線性Isub行為所影響。第一，ISUB的基本變化可能限制電路性能的一個或多個選擇特性(偏置電流，開關(guān)電壓門限值，開關(guān)時間延遲，增益，失真，噪聲等等)。ISUB的以超出臨界值Vcrit的一個高Vds電壓的一個瞬間增加引起一個電設(shè)備參數(shù)從它的標(biāo)稱設(shè)計值導(dǎo)致一個無法接受的瞬間變化。第二，一個設(shè)備電參數(shù)的累積變化或漂移，例如，諸如門限電壓、跨導(dǎo)、漏泄電流等等的參數(shù)可能影響電路性能。設(shè)備參數(shù)足夠大的偏移可能引起一個給定類型電路的平均無故障時間(MTBF)的一個必然減少，即降低可靠性。
一種電路，具有一個設(shè)備，該設(shè)備具有基本上與柵極-源極控制電壓無關(guān)、隨著信號電壓、或輸出電壓電平的微小變化而快速變化的一個或多個電參數(shù)，該電路也可能展現(xiàn)電路性能中無法接受的變化，例如，非線性增益、失真、阻抗失配等等。
由設(shè)備電參數(shù)的緩慢惡化(Vth，Gm，子門限值泄漏等等)出現(xiàn)額外基極電流的長期影響。已知引起Isub的熱載流子會引起柵極氧化物中的電荷捕集，其隨著時間的過去，引起門限值、跨導(dǎo)以及子門限值行為變化。最終，由于額外的基極電流所引起的設(shè)備參數(shù)的惡化將達(dá)到一個水平，在此共發(fā)共基放大電路性能將不再符合所需的規(guī)格并且該共發(fā)共基放大電路將出故障。
已知由基極電流而來的晶體管特性惡化隨著時間的過去會引起不良的電路性能改變。文獻(xiàn)中描述了用于計算Isub對電路行為的影響的晶體管模擬與電路模擬技術(shù)。已知的Isub與Vds模式(例如，在別處描述的修改的Mar模擬和Sakurni模擬)和仿真器(在別處描述的已知的RELY仿真器)與部分或重復(fù)的仿真方案相結(jié)合。
參見附

圖1，示出了試圖降低由基極電流所導(dǎo)致的一個簡單放大器輸出電路的性能特性的惡化并因此改良電路行為的一種現(xiàn)有技術(shù)。由一種簡單的接地電源，單個晶體管輸出級組成的一個放大器電路級被兩個晶體管M6A和M6的串聯(lián)組合電路配置100所替換。此串聯(lián)組合通常被稱為一種共發(fā)共基連接，M6A是高端共發(fā)共基晶體管M6a，而晶體管M6是低端接地的電源晶體管。高端共發(fā)共基晶體管M6A被插入在接地的電源晶體管的漏極與放大器輸出(它的輸出漏極節(jié)點連接到放大器輸出Vout而它的源節(jié)點連接到接地的電源晶體管M6的漏極上)之間。
M6由輸入Vin來驅(qū)動，而M6A使它的柵極連接到一個參考電壓Vref上。在輸出放大器節(jié)點Vout與M6漏極節(jié)點之間串聯(lián)的晶體管M6配置部分地改善了電路增益Gc＝ΔVout/ΔVin的惡化，(一個選定的電路功能特性)并且推遲了此特定的模擬電路在一個特定的電壓壓力下的此功能特性的嚴(yán)重故障。包括Vref偏置公共柵極，介于接地的電源輸出晶體管M6的漏極102與電壓輸出端Vout之間的緩沖晶體管M6A把輸出級100轉(zhuǎn)化成一個共發(fā)共基輸出并且在峰值輸出電壓漂移期間降低晶體管M6上的最大Vds電壓壓力。
在進(jìn)行替代之前晶體管M6中的峰值基極電流Isub1在輸出Vout處峰值電壓偏移(4伏特)期間大約是10ma。在替代接地-柵極共發(fā)共基晶體管M6A之后，M6A的柵極104被偏置一個固定電壓參數(shù)Vref。選擇Vref來設(shè)置M6A的柵極以使在Vout最大偏移期間通過晶體管M6的最大Vds被限制(并因此限制晶體管M6中的峰值Isub)。
在晶體管M6的漏極源極電壓接近Vref減去M6A的門限電壓Vt時，晶體管M6A被偏置以使晶體管M6A開始關(guān)掉(從三極管區(qū)移動到飽和區(qū))并吸收由來自電源Vdd的電源電流Ido所提供的附加電壓。Vds因此將被限制為一個最大值，大約是Vref減去Vt。Vref和M6A把通過晶體管M6的Vds限制為Vdsmax如此以使對于10伏特的Vdd和期望的4伏特的Vout，晶體管M6基極電流(Isub1)的峰值基本上被降低為零。共發(fā)共基連接使得晶體管M6和M6A共享4伏特峰值。
隨著Isub1基本上降低為零，電路的增益Gc因此被穩(wěn)定，使在115天的仿真操作之后，不含有40％的惡化，增益的偏移大體上可忽略。這一點使一些由接地的柵極晶體管M6A偏置所產(chǎn)生的性能惡化得到降低，從而限制通過晶體管M6的峰值Vds。
可是，共發(fā)共基晶體管M6A現(xiàn)在占用先前被晶體管M6完全吸收的電壓壓力的一部分。雖然M6A的Isub比前面晶體管M6的值低，(4ma比10ma)，但是它仍然是可觀的。由于M6A的工作點被偏置靠近或者說被偏置到三極管區(qū)域的Vds的低值，所以它的阻抗比晶體管M6低并且因此它對電路100的增益沒有太多影響?？墒牵贛6A中仍然有相對高的Isub值，則超過長使用期限后一個穩(wěn)定的電路增益的探測是不確定的。
在文獻(xiàn)中描述的調(diào)整的共發(fā)共基電路可以產(chǎn)生比普通共發(fā)共基電路甚至更高的增益。參見Bult等人的美國專利5,039,954和Leung的美國專利5,748,040，其在此處結(jié)合作為參考。他們的應(yīng)用多少被限制為小的電壓漂移和低至中等的輸出電壓電平，因為只有在低漏極源極電壓處才可獲得這種高增益。因為他們的更高增益是通過高輸出阻抗來獲得的，所以它們更易受到基極電流引起的熱電子的影響。在更高的輸出電壓處，即，高Vds，增益被降低到類似于普通共發(fā)共基電路的級別。
另外，用于前面的調(diào)整共發(fā)共基電路中的局部反饋通常監(jiān)控電源電流以便保持電路功能?？墒?，來自熱電子效應(yīng)中的額外基極電流不在電源環(huán)路中流動，因此不受益于調(diào)整的共發(fā)共基局部反饋的影響。
基極電流(熱電子效應(yīng))產(chǎn)生限制和/或降級臨界電路功能特性的電路性能以及必然的降低其可靠性的這些和許多其他示例在集成電路領(lǐng)域是已知的。隨著降低設(shè)備工作電壓的趨勢隨著時間還在繼續(xù)，強(qiáng)加在使用已知電路來提供有用的電路功能的性能和可靠性的限制正在增加。更快電路性能不斷增加的需求驅(qū)使有源電子電路維數(shù)的繼續(xù)降低以及對由基極電流引起的惡化的必然增加的敏感度。
存在著提供電路改善以便電路設(shè)計者和生產(chǎn)商避免這些限制的一個巨大并且緊迫的需要。
偏置電路配置的一個實施例的附加晶體管由內(nèi)部相鄰的源極漏極節(jié)點作為一個順序的鏈路與以各自的固定電壓偏置的柵極連接。鏈路的一個外部漏極節(jié)點接于當(dāng)MOS共發(fā)共基放大器的輸出節(jié)點上而鏈路的一個外部源節(jié)點接于最上面的共發(fā)共基連接晶體管的漏極上。附加的晶體管數(shù)目和固定偏置柵極電壓被選擇來把靈敏晶體管上的峰值漏極源極電壓偏移限制在選定的操作條件之下。
本電路發(fā)明的電壓限制、基極電流最小化、偏置電路配置的實施例可以顯著地擴(kuò)展電路性能、使用壽命，或者顯著地減少由于由過壓力放大級的單個晶體管中額外的基極電流所引起的瞬間或累積的電參數(shù)變化效應(yīng)所導(dǎo)致的不必要的電路性能限制或者降低的可靠性。
由Hsu等人公開的在接地的源極漏極和輸出端之間插入固定柵極偏置晶體管(小信號等價的有效接地柵極)的現(xiàn)有技術(shù)的方法，把晶體管M6中的基極電流降低到足夠多少擴(kuò)展所描述的電路的使用壽命。可是，現(xiàn)在晶體管M6A本身可能在峰值電壓處體驗一個可觀的基極電流總值，其最終可能充分地將它的門限電壓或者并聯(lián)電導(dǎo)降低到不可接受地改變該電路性能。
本共發(fā)共基偏置電路配置發(fā)明的實施例合并了一個第一晶體管鏈，具有至少一個附加晶體管，在一個共發(fā)共基輸出電壓端子與第二共發(fā)共基串聯(lián)鏈路中的第一晶體管的漏極之間串聯(lián)連接，在此第二共發(fā)共基晶體管鏈以它的電源端連接電路接地。第一鏈中的附加晶體管(組)在各自的柵極端子(組)處被偏置固定電壓以便限制各自通過第二共發(fā)共基晶體管鏈中的兩個或多個個體晶體管的最大漏極源極電壓。最大漏極源極電壓被限制為低于各自的臨界電壓電平(Vcrit)的各自的最大值，在臨界電壓電平處，相應(yīng)的兩個或多個單個管中各自的基極電流不可接受地改變一個電路性能特性(例如，增益，輸出阻抗，使用壽命等等)。另外，本發(fā)明的實施例通過延遲電路的壽命，即，延長所定電路特性符合預(yù)定水平的時間來改善可靠性。
圖6說明了如本發(fā)明所述的一種共發(fā)共基輸出電路的一種晶體管漏極源極電壓限制偏置電路配置的一個實施例；和圖7顯示了如本發(fā)明所述的一種共發(fā)共基電流反射電路的漏極源極電壓限制偏置電路配置的一個替換實施例。
電路分析技術(shù)、仿真方法和物理電子學(xué)特性效應(yīng)在本領(lǐng)域是已知的并且在此處作為參考引用的和以電子領(lǐng)域技術(shù)人員通常已知的其它參考來表示。這些技術(shù)、方法和知識的使用是在物理電子學(xué)和電子電路理論和實踐的相關(guān)技術(shù)領(lǐng)域普通技術(shù)人員的能力之內(nèi)。
關(guān)于圖6，本性能穩(wěn)定發(fā)明的一個實施例被描述為一個n槽CMOS共發(fā)共基輸出放大器級600。晶體管N1和N2被連接作為一個共發(fā)共基對，N1電源連接到一個公共電路接地端Vss。一個輸入電源信號Vin激勵N1的柵極，而晶體管N2和N1通過各自的電源和漏極端子在一個公共漏極源極連接602處被結(jié)合。Vin有由電路600的特定操作要求的一個性能要求組{R}所建立的上限和下限Vin-u，Vin-l。
附加的晶體管N4和晶體管N3按照N4的電源耦合到N3的漏極的串聯(lián)源極漏極的順序進(jìn)行連接。N3的電源同樣地耦合到N2的漏極N2d。N4使它的漏極耦合到輸出端Vout。輸出端Vout接收從功率電源端子Vdd提供的電流源Ido。N3的柵極接收來自固定偏置電源端子的一個固定偏置電壓Vbias。N4的柵極也通過耦合到功率電源端子Vdd上來偏置一個固定電壓。
本發(fā)明的實施例600包括一個放大器，例如，具有一個正感測(非反向)輸入606和負(fù)感測(反向)輸入608的差分放大器604。響應(yīng)于非反向端子606和反向端子608之間電位差，輸出端610提供一個正運(yùn)轉(zhuǎn)輸出電壓。輸出端610被連接到N2的柵極。非反向輸入606接收一個固定電壓參考Vref。反向輸入608接于N2和N1的公共漏極源極連接602。
放大器604被選擇具有適當(dāng)?shù)母郊臃糯笃魈匦?例如輸入阻抗，輸出阻抗，增益，帶寬等等)，適合于與共發(fā)共基晶體管N1、N2以及附加晶體管N3、N4協(xié)作以符合要規(guī)格組{R}。放大器604和晶體管N1、N2、N3和N4因此以偏壓Vref以及Vbias協(xié)作以便穩(wěn)定性能要求組{R}不會有由基極電流引起的無法接受的性能變化。
選擇Vref以使放大器604偏置晶體管M6A以便在電路600選定的操作條件下保持晶體管M6在它的飽和區(qū)中，如下所述。
電路600的定的操作要求{R}的特定組通常包括這樣一種需求即，功率電源Vdd可以假定電壓值高達(dá)最大值Vddmax。操作要求的組{R}也可以包括其它功能和/或操作電路規(guī)格R1、R2-R(m)，例如，一個最小增益要求Gcmin＞R1，一個最大輸出電壓值Voutmax＜R2，一個最大輸入信號電壓電平|Vin|＜R3，一個平均操作無故障時間MTBF＞R4，一個最小輸出電壓漂移Vout＞R5，等等。
對于本發(fā)明的性能穩(wěn)定偏置電路的實施例，要求組{R}還包括限制通過共發(fā)共基晶體管N1和N2的各自的漏極源極電壓V1、V2將不超過各自的最大安全值V1max和V2max。
作為替代，可在附加晶體管N3和N4放置另外的限制通過附加晶體管N3和N4的各自的漏極源極電壓V3、V4將不超過各自的最大安全值V3max和V4max。
總結(jié)一下，選擇Vbias和Vref以便那些晶體管N1-N4和放大器604協(xié)作以符合如下約束條件1.如果輸出電壓Vout為低(即，接近Vss)，則N2、N3和N4被偏置在它們各自的三極管區(qū)域中(即圖5的工作點OP2)，因此它們沒有顯著地有助于電路增益(ΔVout/ΔVin)。
2.同時，當(dāng)輸出電壓Vout為低(例如，在某些Vout-min處，接近Vss)，晶體管N1被偏置以使它在它的飽和區(qū)中(即，圖的工作點OP1)，它的輸出阻抗為高并且電路600符合組{R}的增益要求。
3.另外，Vref和Vbias也被選擇以使當(dāng)輸出電壓Vout升高(即，接近Vdd)時，通過晶體管N1、N2的各自漏極源極端子的各個漏極源極電壓V1、V2(以及通過N3、N4的V3、V4，如果如此強(qiáng)迫的話)在規(guī)格組{R}下沒有超過各自的最大安全電平V1-max、V2-max(以及V3-max、V4-max)。
4.選擇各個安全電平(極值)VI-max、V2-max、V3-max、V4-max以便維持基極電流Isub1、Isub2、Isub3、Isub4低于各自的最大電平Isub1m、Isub2m、Isub3m、Isub4m。
電路600各個漏極源極端子(節(jié)點對)各自的安全電平V1-max、V2-max、V3-max、V4-max構(gòu)成包括規(guī)格組{R}的一組限制條件{Sj}的一組極值電壓值{Vi}部分。限制條件{Sj}例如包括增益Gc、最大電電源電壓Vddmax、最大和最小的輸入信號電壓Vin-max、Vin-min以及其他?；谝粋€相應(yīng)的最大安全基極電流組Isub1m、Isub2m、Isub3m和Isub4m({Isub})來選擇極值電壓{Vi}組。最大基極電流電平Isub1m、Isub2m、Isub3m和Isub4m是通過特定的技術(shù)和電路600的規(guī)格組{R}來例如為瞬時增益穩(wěn)定性和長期的可靠性(即，低級別的參數(shù)惡化)所建立的。
通過使用已知集成電路模擬和已知的電路合成及分析工具來仿真電路600，可以獲得實現(xiàn)本發(fā)明特定實施例600所考慮的各個最大基極電流電平Isub1m、Isub2m、Isub3m、Isub4m的選擇。用于計算關(guān)于晶體管輸出電阻(電導(dǎo))隨基極電流而變化的晶體管與電路行為的已知模擬和工具在W.Hsu等人的″使用模擬技術(shù)的可靠VLSI電路設(shè)計″中被示出，IEEE，固態(tài)電路期刊，1991年3月，Vol.26，pp.452457，在此結(jié)合其作為參考。
電路設(shè)計、分析和合成領(lǐng)域的普通從業(yè)者利用熟悉的標(biāo)準(zhǔn)方法可以獲得在限制條件{R}下電路600的電壓極值{Vi}組的計算。電路分析和合成的方法和技術(shù)在諸如″電路合成原理″(E.S.Kuh和D.O.Pederson，McGrawHill，紐約，NY，1959)和″線性系統(tǒng)分析″(D.K.Cheng，AddisonWesley出版，Readingl MA，1959)之類的標(biāo)準(zhǔn)大學(xué)課文中被示出。簡短的說，晶體管N1-N4和放大器604被表示在標(biāo)準(zhǔn)的π型或T型等效電路模擬中，具有各個組的無源元件{P}電路分支和有源的相關(guān)的信號產(chǎn)生單元{G}。{P}和{G}元件互連并且導(dǎo)致形成一組多項式網(wǎng)空穴或電流回路方程式{M}或各自的電壓波節(jié)方程式{N}，其包括Vss，Vdd，V1-V4以及Vin和Vout。無源元件{P}和有源元件{G}是根據(jù)標(biāo)準(zhǔn)的晶體管和放大器模擬參數(shù)(例如，pi{We，Le，A，}，tee{We，Le A})來功能性地表示。
網(wǎng)空穴{M}或節(jié)點{N}方程式由標(biāo)準(zhǔn)線性裝置來解答以便為漏極源極電壓V1-V4產(chǎn)生各自的一組表達(dá)式{Vi}。以w＝f(x，y，u，v)的形式表示{Vi}，在此，w表示具有一個極值Vimax的電壓V1-V4的其中之一；變量x、y，u，v表示約束偏置變量Vref、Vbias和其他電路規(guī)格(例如，Vddmax，Vin-min)或電路600的電路操作特性(例如Gc)。
一般來說，n個約束變量x，y，u，v是通過m個附加關(guān)系Nm(x，y，u，v)＝0來約束的。Nm表示從電路600的網(wǎng)空穴方程{M}或節(jié)點方程式{N}中找到的約束方程式。
LaGrange乘法器的標(biāo)準(zhǔn)數(shù)學(xué)技術(shù)可以被使用來在限制條件{S}的一些條件下根據(jù)漏極源極電壓組{Vi}的極值查找Vbias和Vref的數(shù)值。例如，這表示在″物理學(xué)和工程的數(shù)學(xué)″(I.S.Sokolnikoff，和R.M.Redheffer，McGraw-Hill New York，NY，1958，pg.254-257)中。
選擇圖6電路結(jié)構(gòu)的各個晶體管N1-N4的有效電長度Le和寬度We的尺度以便獲得由規(guī)格組{R}定義的選定的所需增益Gc和阻抗值(即，輸出阻抗Rout)。通過集成電路設(shè)計從業(yè)者熟悉的裝置可進(jìn)行選擇方法。尺度Le、We，作為電壓Vdd-max、Vin-u、Vin-l和所需的約束Vbias、Vref的函數(shù)，可以通過把電路模擬的規(guī)格組{R}與晶體管隨基極電流的電特性變化的知識合并來確定。這些全部都描述在上面引用的參考文獻(xiàn)中并且都是本領(lǐng)域電路設(shè)計從業(yè)者所熟知的。
通過相對于規(guī)定的電路操作條件(例如，Vdd，最大輸出電壓Voutmax，Vinu和Vinl)適當(dāng)選擇偏壓Vref和Vbias，則最大所需的輸出電壓Vout-max被擴(kuò)大超過一個晶體管。此選擇把通過每個晶體管N1-N4的最大Vds電壓從全值的Vout-max降低為只是各自的期望最大安全電平，即，V1-max，V2-max，V3-max，V4-max。
可替代地，可以選擇偏置電平Vref、Vbias以使除了安全電壓電平的限制之外，晶體管N1可以稍微操作超出飽和或處于飽和中以便將增益Gc和輸出電壓漂移(例如ΔVout)最大化。
仍然在本發(fā)明的另一替換中，可以選擇Vref、Vbias以使除了安全電壓電平的限制之外，電路性能還在比最大可達(dá)到的增益稍低一些的增益Gc處獲得一個最大輸出電壓Voutmax。
晶體管N3和N4上最大電壓的分配通過或者通過直接地連接到電源電位、或者間接地通過與從例如連接到一個multi-multi-tap分壓器(例如一個電阻的分頻器)上的電源中獲得的固定電位進(jìn)行參考的低阻抗op-amps激勵把它們的柵極偏置到基本上固定電位來維持。用于偏壓Vref和Vbias以便使電路600的性能反抗由通過一個或多個晶體管N1-N4的額外漏極源極電壓極值引起的參數(shù)變化而穩(wěn)定的上述方法被總結(jié)為在下面概述的一系列步驟。
用于為圖6的電路選擇偏壓數(shù)值以便反抗由額外基極電流引起的變化從而穩(wěn)定電路性能特性的方法·步驟1選擇一個或多個電路功能特性(組){Cc}；例如電路增益Gc，輸出阻抗r0和最大瞬時和/或使用壽命變化值(組)，{Ac}作為規(guī)格組{R}的第一部分。
·步驟2選擇一個或多個外電路電壓限制；即，外電路限制條件組{vX}，例如VINmin/max，VDDmin/max，VOUTmin/max，ΔVOUTmax。作為規(guī)格組{R}的第二部分。
·步驟3執(zhí)行初始工作點偏置分析以便為柵極N3--N(i)，--N(n)選擇初始固定偏置柵極電壓值{Vi}。選擇初始固定柵極電壓值{Vi}以便把選定的晶體管{Nn}操作在各自的初始飽和中，{晶體管N1為三極管工作點OP1、晶體管N2、N3、CNn為OP2n)。
注意對于一個附加晶體管N3，i＝1和{Vi}＝(Vref)，對于兩個附加晶體管N3、N4，i＝2并且例如{Vi}＝Vref，Vbias。
·步驟4利用選定的600電路晶體管{Nn}、偏置{Vi}在給定的限制條件下執(zhí)行電子電路分析和合成。注意如果需要，執(zhí)行電子電路分析和合成以便對于選定的{Nn}晶體管N1、N2--Nn選擇晶體管寬度和長度{Wn，Ln}以符合規(guī)格組{Cc}，(例如Gc和r0)。
·步驟5利用已知仿真工具和方法從步驟3在電路600上執(zhí)行電路分析和仿真以便計算初始、瞬時以及使用壽命特性。
5A對于晶體管{Nn}計算最壞情況瞬時峰值和累積的(使用壽命)預(yù)期的基極電流{Isubn}。
5B確認(rèn)晶體管{Nn}的晶體管電壓極值的串聯(lián)和等于最大輸出電壓∑Vn max＝VOUTmax。
5C對于晶體管{Nn}計算最壞情況瞬時峰值電壓極值{Vn max}。
5C對于晶體管{Nn}計算電路性能特性(組){Δc}的初始、最壞情況瞬時峰值和累積的電參數(shù)變化和最壞情況瞬時峰值和累積的變化(組)。
·步驟7測試1由于基極電流產(chǎn)生所引起的計算電路性能特性變化(組){Δc}是否在約束的限制{ΔAc}之內(nèi)？如果是，轉(zhuǎn)到結(jié)束，如果不是，轉(zhuǎn)到下一步驟。
·步驟8測試2相對于其他n-i個源極漏極串聯(lián)連接晶體管的漏極源極電壓極值{vds(n-i)max}的數(shù)值，由漏極源極電壓極值Vds(i)max的極大值引起的晶體管(i)中的額外基極電流產(chǎn)生(Isub(i))是否導(dǎo)致計算的最壞情況瞬時峰值和累積電路性能特性變化(組)的格外變化？換言之，在晶體管N1和晶體管N2、N3-Ni--Nn是否存在漏極源極電壓Vds(i)的分配不均衡所以可以重新分配通過晶體管{Nn}的總Voutmax？如果測試2為是，則跳越下一步驟，如果不是，執(zhí)行下一步驟。·步驟9把電路600的電路結(jié)構(gòu)改變?yōu)榘ㄒ粋€在Vout和N2的漏極之間與N3(和/或N4)串聯(lián)的附加漏極源極連接晶體管N(i+1)，以及增加一個附加固定偏置電壓Vb(i+1)，連接到該附加晶體管N(i+1)的柵極。
測試3如果迭代數(shù)(i)太大，(例如附加晶體管數(shù)目大于可容許程度，則對于選定的電路性能限制條件組沒有解決方案)那么轉(zhuǎn)到結(jié)束，否則，轉(zhuǎn)到步驟10。
·步驟10重新分配漏極源極電壓極值{V’(n)max}以便把通過晶體管(i)的各個額外電壓極值V(i)max降低到V’(i)max(以及降低它的相應(yīng)額外峰值基極電流{Isub(i)max})，并且分配通過剩余串聯(lián)連接晶體管N(n-i)的平衡Voutmax-V’(i)max。
·步驟11計算在規(guī)格組{R}和在步驟10中找到的重新分配的漏極源極電壓極值{v’(n)max}的限制條件之下的一個新的固定偏置電壓組{vbi}，例如(Vref，Vbias，---)，(例如，通過LAGRANGE乘法器的方法)。轉(zhuǎn)到步驟3。本發(fā)明的一種替換電路實施例參考圖7，在一個電流反射電路700中示出了本發(fā)明的一個替換實施例。電路700是一個共發(fā)共基電流反射，其可被使用作為一個高增益放大器級的一個高阻抗輸出級，例如圖6中的電路。
一個信號源電流Is，(例如，圖6的輸出Vout)激勵電流反射的一個輸入端子701。另外一個電流源Io驅(qū)動電流反射的一個輸出端Vout1。Is和Io都源自于功率電源端子Vdd。
如本發(fā)明其它實施例中，在電流反射電路700中，共享源漏極連接串聯(lián)晶體管702、704的附加電壓被安排在一個輸入串聯(lián)電流通路L1中。串聯(lián)電流通路L1從輸入端子701通過串聯(lián)連接晶體管702、704延伸到高端共發(fā)共基晶體管710的漏極端子705并繼續(xù)通過串聯(lián)連接的低端共發(fā)共基晶體管712到Vss(接地)。高端晶體管710和低端晶體管712在一個公共接合點709處以各自的源極和漏極端子而結(jié)合。
同時共享源漏極連接串聯(lián)晶體管706、708的附加電壓被安排在一個輸出串聯(lián)電流通路L2中。串聯(lián)電流通路L2從輸出端Vout1通過串聯(lián)連接晶體管706、708延伸到高端共發(fā)共基晶體管714的漏極端子707并繼續(xù)通過串聯(lián)連接的低端共發(fā)共基晶體管716到Vss(接地)。高端晶體管714和低端晶體管716在一個公共接合點711處以各自的源極和漏極端子而結(jié)合。
晶體管702、704和706、708的相應(yīng)柵極分別被固定電壓源722、724、726、728偏置。晶體管710、714柵極是由一個雙重op-amp 740的求補(bǔ)(-)和實際(+)輸出730、734來激勵。op-amp 740對應(yīng)的反向、非反向輸入742、744分別被連接到公共接合點709、711。
電流反射電路700通過晶體管716和712的尺寸比來提供高輸出阻抗和電流增益，正如所熟知的。
假設(shè)Qc[J]是指一組四個源極漏極連接共發(fā)共基晶體管，(兩個串聯(lián)連接晶體管鏈路)[710，712]和[714，716]。
假設(shè)Qa[K]是指一組附加漏極源極連接晶體管，(兩個串聯(lián)連接晶體管附加鏈路)[702，704]和[706，708]。對于1＜j＜2，晶體管Qc[j]是從鏈路Qc[J1]的一個高端漏極端子705到Vss連接的第一串聯(lián)路徑L1中的共發(fā)共基(鏈路)晶體管Qc[J1]。對于3＜j＜4，晶體管Qc[j]是從鏈路Qc[J2]的一個高端漏極端子707到Vss連接的第二串聯(lián)路徑L2中的共發(fā)共基(鏈路)晶體管Qc[J2]。此外，假設(shè)各自的偏壓722、724、726和728由相應(yīng)于Qa[K]附加串聯(lián)晶體管702、704、706和708的Vb[K]來表示。
對于1＜k＜2，晶體管Qa[K]是從輸入節(jié)點701連接到第一共發(fā)共基鏈路Qc[J1]的高端漏極端子705的串聯(lián)路徑L1中的附加漏極源極串聯(lián)連接(鏈路)晶體管Qa[K1]。類似地，對于3＜k＜4，晶體管Qa[k]是從輸出節(jié)點Vouti連接到共發(fā)共基鏈路Qc[J2]的高端漏極端子707的串聯(lián)路徑L2中的附加漏極源極串聯(lián)連接(鏈路)晶體管Qa[K2]。
由各自的漏極源極電壓壓力Vds[j]引起的在鏈路Qc[J1]和Qc[J2]中每個晶體管Qc[j]的額外基極電流的極限值可以被表示為晶體管Qc[j]各自的最大可允許基極電流Isubmax(j)，由相應(yīng)的漏極源極電壓Vds(j)＝Vdsmax(j)所引起。
為了穩(wěn)定電路700的增益防止由于共發(fā)共基晶體管712、710和714、714上的電壓過壓所引起的格外基極電流(即，Vds(j)＞Vdsmax(j))導(dǎo)致的惡化，偏置穩(wěn)定附加晶體管Q[k]，例如晶體管702、704和706、708，被各自的電壓偏置源Vb(k)例如722、724和726、728進(jìn)行選擇性偏置以便限制各自的共發(fā)共基晶體管電壓Vds(j)(即，774，776，786，788)不超過各自的最大值Vdsmax(j)。
將出現(xiàn)的通過每個串聯(lián)共發(fā)共基晶體管QcW的最大電壓(Vds(j)＝Vdsmax(j))取決于電路700所操作的操作條件。對于一個給定組{R}的選定性能特性(例如增益和輸出阻抗)和選定操作特性[例如輸入信號的高低極限(Ismax，Ismin)，選定的最大電電源電壓限制VDDmax和選定的最大輸出電壓電平Voutmax以及最大輸出電壓漂移(動態(tài)范圍，Voutmax-Voutmin)]，選擇偏壓Vb(k)以便限制共發(fā)共基晶體管Qc(j)的漏極源極電壓Vds(j)低于各自的最大值Vds(j)max，從而穩(wěn)定選定工作特性的選定電路性能特性。
一般來說，在通過在電流源(例如節(jié)點701和/或Vout1)和接地(例如Vss)之間連接的一個串聯(lián)連接晶體管(例如L1或L2)的一個電流通路中，對于在一個中間漏極節(jié)點(例如節(jié)點705或707)與大地之間連接的鏈路(L1，L2)的一個共發(fā)共基部分(例如Qc[J]中的漏極源極連接共發(fā)共基晶體管(Qc[J])，為了確?；鶚O電流Isub(j)不超過選定的極限值(例如Isub(j)max)，耦合在中間漏極節(jié)點(例如節(jié)點705或707)和各自的電流源(例如Io或Is)之間的鏈路(L1或L2)的插入部分(例如Qa[k]中的相應(yīng)附加晶體管(例如Qa[k])各個柵極被連接到各自的偏壓(例如Vb[k])并且選擇該偏壓以便限制晶體管Qc[J]上各個最大漏極源極電壓偏移(例如Vds(j)max)不超過一個相應(yīng)的最大值(例如Vdsmax(j))。
另外，當(dāng)輸出電壓Vout1從最大輸出電壓Vout1max漂移到最小輸出電壓Vout1min時，串聯(lián)連接的電壓共享的偏置穩(wěn)定的晶體管702、704和706、708可以被各自的偏置源722、724和726、728偏置以便從它們各自的三極管區(qū)域操作到它們各自的飽和區(qū)中。
因此，電路700被穩(wěn)定從而在一個廣泛的輸出電壓動態(tài)范圍上保持高輸出阻抗，以及一個高增益特性，同時消除或者把由于電壓過壓產(chǎn)生的額外基極電流所引起的增益或輸出阻抗惡化減到最小。
各個偏置源722、724和726、728的實際偏壓數(shù)值取決于Vdd max、Voutmin、Voutmax、Ismin和Ismax的具體數(shù)值以及特定的各個晶體管寬度(We(i))、長度(Le(i))以及所考慮的長寬比(We(i)/Le(i)，在此(i)表示晶體管Q(j)和Qa(k)。然后各個偏置源722、724和726、728的偏壓數(shù)值Vb(k)的解決方案變成一個電路模擬和晶體管模擬分析問題，例如上述的參考文獻(xiàn)中所示。
用于解決此類有條件地約束問題的解決方法是已知的。例如，利用已知的晶體管Qc(j)和Qa(k)的線性電路模擬，電路700可以被表示為一個線性電路曲線圖或簡圖(未示出)。通過矩陣方法可以記錄并求解一組環(huán)路或節(jié)點方程式(未示出)以便確定電路700線性電路圖的各個節(jié)點電壓和環(huán)路電流。從這組環(huán)路和節(jié)點方程式合并選定的操作和性能極限值中可以得到一個對應(yīng)組的相關(guān)多項式方程式。諸如LaGrange多項式方法之類的已知數(shù)學(xué)技術(shù)應(yīng)用可用于確定期望組的Vb(k)偏壓，用于獲得電路700的選定操作和性能特性。
適當(dāng)選擇各個偏置源722、724和726、728的偏置值Vb(k)以便限制基極電流低于額外限制從而確保電流反射電路700的選定特性(增益，輸出電阻)穩(wěn)定在預(yù)期的操作電源電壓和輸入信號電平上。
對電子電路設(shè)計和模擬的技術(shù)人員來說很顯然，通過在本電路特性穩(wěn)定發(fā)明中示出的技術(shù)應(yīng)用，不只是可以保護(hù)兩個共發(fā)共基晶體管710和712或714和716不受格外漏極源極電壓的影響。通過在一個電流通路L1或L2中適當(dāng)增加多于兩個的串聯(lián)漏極源極連接晶體管Qa(k)以及通過適當(dāng)選擇偏壓Vb(k)，其他晶體管，更明確地說是來自附加的漏極源極連接晶體管Qa(k)組中選擇的晶體管也可以被保護(hù)不受格外漏極源極電壓Vds(k)的影響。
雖然對于單槽n溝道CMOS處理已經(jīng)描述了降低的熱電子效應(yīng)、性能穩(wěn)定共發(fā)共基電路發(fā)明，但是很明顯，通過電壓極化和電流流動的適當(dāng)改變，使用由單槽P溝道或者雙槽CMOS處理構(gòu)造的晶體管也可以實現(xiàn)本基極電流偏置穩(wěn)定電路發(fā)明的實施例。
權(quán)利要求
1.一種共發(fā)共基電路包括第一晶體管，具有各自的源極、漏極與柵極端子，所述第一晶體管柵極端子耦合到參考第一功率電源的一個輸入信號上而所述第一晶體管源極端子耦合到所述第一功率電源；第二晶體管，具有各自的源極、漏極與柵極端子；所述第二晶體管源極端子和所述第一晶體管漏極端子耦合以便形成第一源極漏極連接；第一共發(fā)共基電路輸出端耦合到第二電功率電源電壓；第一電路裝置，用于相對于所述第一功率電源偏置所述第二晶體管柵極電路端子如此以致所述第一晶體管操作在飽和工作范圍中；和一個電壓限制電路，插入在所述第一輸出端和所述第二晶體管漏極之間用于限制通過所述第一晶體管的各自的第一漏極源極電壓和通過所述第二晶體管的各自的第二漏極源極電壓以便不超過相應(yīng)的第一最大漏極源極電壓極限值和相應(yīng)的第二最大漏極源極電壓極限值。
2.如權(quán)利要求1所述的共發(fā)共基電路，其中，所述電壓限制電路包括至少一個附加晶體管，具有各自的源極、漏極與柵極端子，所述至少一個附加晶體管的所述漏極被耦合到所述輸出端，所述至少一個附加晶體管的所述源極被耦合到所述第二晶體管的所述漏極并且所述至少一個附加晶體管的所述柵極被耦合到一種選定的基本固定的電壓上。
3.如權(quán)利要求2所述的共發(fā)共基電路，其中選擇所述選定的基本固定的電壓以便限制所述第一晶體管漏極源極電壓和所述第二晶體管漏極源極電壓不超過所述各自的最大漏極源極電壓極限值。
4.如權(quán)利要求2所述的共發(fā)共基電路，其中，所述選定的基本固定的電壓是所述第二功率電源端子。
5.如權(quán)利要求1所述的共發(fā)共基電路，其中，所述電壓限制電路包括第一附加晶體管，具有各自的源極、漏極與柵極端子；第二附加晶體管，具有各自的源極、漏極與柵極端子；所述第二附加晶體管漏極端子被耦合到所述輸出端；所述第二附加晶體管源極端子被耦合到所述第一附加晶體管漏極端子；所述第一附加晶體管源極端子被耦合到所述第一附加晶體管漏極端子；所述第一附加晶體管柵極適合于耦合到一個選定的第一基本固定電壓上；和所述第二附加晶體管柵極適合于耦合到一個選定的第二基本固定電壓上。
6.如權(quán)利要求5所述的共發(fā)共基電路，其中選擇所述第一基本固定電壓和所述第二基本固定電壓以使所述第一晶體管漏極源極電壓和所述第二晶體管漏極源極電壓不超過所述各自的最大漏極源極電壓值。
7.如權(quán)利要求6所述的共發(fā)共基電路，其中，所述選定的第一和第二基本固定電壓其中之一適合于耦合到所述第二源極端子。
8.如權(quán)利要求1所述的共發(fā)共基電路，其中，所述電壓限制電路包括多個單獨的附加晶體管，每一個都具有各自的源極、漏極與柵極端子，所述多個單獨的附加晶體管插入在所述輸出端和第二晶體管漏極端子之間的串聯(lián)源極漏極連接中；和所述多個單獨的附加晶體管每個各自的柵極適合于耦合到一個相應(yīng)的基本固定電壓源，所述相應(yīng)的固定電壓的每一個被選擇來與所述電壓限制電路配合，因此所述第一晶體管漏極源極電壓和所述第二晶體管漏極源極電壓沒有超過所述各自的第一和所述第二最大值漏極源極電壓極限值。
9.如權(quán)利要求1所述的共發(fā)共基電路，其中通過選擇所述第一晶體管、所述第二晶體管、對所述第二源極的所述耦合、用于偏置的所述第一電路裝置、所述第一漏極源極電壓和所述第二漏極源極電壓使所述共發(fā)共基電路定義一個電路性能特性。
10.如權(quán)利要求9所述的共發(fā)共基電路，其中，所述各自的最大漏極源極電壓值定義所述第一和第二晶體管各自的第一和第二最大基極電流值。
11.如權(quán)利要求10所述的共發(fā)共基電路，其中，所述最大基極電流值定義所述電路性能特性的一個性能特性極限值。
12.如權(quán)利要求9所述的共發(fā)共基電路，其中，從包括電路增益、輸出電阻與電路平均無故障時間的組中選擇所述性能特性。
13.如權(quán)利要求9所述的共發(fā)共基電路，其中，所述性能特性極限值由所述最大漏極源極電壓值來定義。
14.如權(quán)利要求13所述的共發(fā)共基電路，其中，所述電壓限制電路包括至少一個附加晶體管，具有各自的源極、漏極與柵極端子，所述至少一個附加晶體管的所述漏極被耦合到所述輸出端，所述至少一個附加晶體管的所述源極被耦合到所述第二晶體管的所述漏極并且所述至少一個附加晶體管的所述柵極被耦合到一種選定的基本固定的電壓上，所述選定的基本固定電壓與所述電路配合，因此所述電路性能特性展現(xiàn)所述性能特性極限值。
15.如權(quán)利要求14所述的共發(fā)共基電路，其中，所述選定的基本固定電壓是所述第二源極端子。
16.如權(quán)利要求14所述的共發(fā)共基電路，其中，所述電壓限制電路包括漏極源極串聯(lián)連接的第一和第二附加晶體管，具有各自的源極、漏極與柵極端子，所述漏極源極串聯(lián)被連接到插入在所述輸出端和所述第二晶體管漏極端子之間的第一和第二附加晶體管上；選定的第一基本固定電壓，耦合到所述第一附加的晶體管柵極；選定的第二基本固定電壓，耦合到所述第二附加的晶體管柵極；和選擇所述選定的第一基本固定電壓和所述選定的第二基本固定電壓如此以使所述共發(fā)共基電路展現(xiàn)所述性能特性極限值。
17.如權(quán)利要求16所述的共發(fā)共基電路，其中，所述第二源極端子是所述選定的第一和第二基本固定電壓中的一個。
18.如權(quán)利要求16所述的共發(fā)共基電路，包括對于所述晶體管的中對應(yīng)的選定的長Le和寬We，所述選定的長Le和寬We被選擇來與所述電壓限制電路配合以便建立相應(yīng)的電路工作特性的一個各自的極限值，在此所述各自的極限值和所述相應(yīng)的電路工作特性包括下列至少一個所述第二源極電壓的最大極限值；所述輸入信號的高端輸入電壓極限值；所述輸入信號的低端輸入電壓極限值；所述輸出端的高端輸出電壓極限值；所述輸出端的低端輸出電壓極限值；所述偏置電壓的偏壓極限值；和所述參考電壓的參考電壓極限值。
19.如權(quán)利要求16所述的共發(fā)共基電路，其中，所述共發(fā)共基電路操作在從最大共發(fā)共基輸出電壓、最小共發(fā)共基電路輸出電壓、最大輸入端子電壓和最大輸入端子電壓組中選出的電壓工作極限內(nèi)。
20.如權(quán)利要求1所述的共發(fā)共基電路，其中，用于相對于所述第一功率電源偏置所述第二晶體管柵極端子的所述第一電路裝置，包括一個差分放大器，包括一個反向輸入，耦合到所述第一源極漏極連接；一個非反向輸入，耦合到一個基本固定參考電壓上；和一個放大器輸出端，響應(yīng)于所述反向輸入和所述非反向輸入之間的一個電壓差值，其中，所述放大器輸出端耦合到所述所述第二晶體管的所述柵極。
全文摘要
MOS共發(fā)共基放大器電路遭受由額外基極電流引起的性能特性的長期或瞬時變化(惡化)。當(dāng)MOS共發(fā)共基放大器電路的輸出電壓為最大值時在漏極源極電壓的最大偏移通過接地的源極晶體管期間可以在連接輸出晶體管的共發(fā)共基的接地的源極晶體管中產(chǎn)生這些電流。MOS共發(fā)共基放大器電路配置包括附加晶體管的一個電壓限制偏置電路配置。當(dāng)MOS共發(fā)共基放大器電路輸出電壓在它的最大值處時,該偏置電路配置作為MOS共發(fā)共基放大器電路輸出節(jié)點與最高的共發(fā)共基連接晶體管的漏極節(jié)點之間的一個串聯(lián)電壓限制設(shè)備。改良的MOS共發(fā)共基放大器電路配置的一個實施例被安排來把靈敏共發(fā)共基晶體管的漏極源極電壓偏移峰值限制為低于預(yù)先選定的臨界電壓Vcrit的一個數(shù)值。Vcrit被定義為靈敏共發(fā)共基晶體管的漏極源極電壓值,對于它,由大于Vcrit的峰值漏極源極電壓偏移所引起的瞬時和/或累積基極電流將把晶體管的靈敏電參數(shù)即時地或者累積地降低到一個范圍,該范圍將把放大器性能特性(組)降低到一個可評估程度。偏置電路配置的一個實施例的附加晶體管由內(nèi)部相鄰的源極漏極節(jié)點作為一個順序的鏈路與以各自的固定電壓偏置的柵極連接。鏈路的一個外部漏極節(jié)點接于當(dāng)MOS共發(fā)共基放大器的輸出節(jié)點上而鏈路的一個外部源節(jié)點接于最上面的共發(fā)共基連接晶體管的漏極上。附加的晶體管數(shù)目和固定偏置柵極電壓被選擇來把靈敏晶體管上的峰值漏極源極電壓偏移限制在選定的操作條件之下。
文檔編號H01L27/088GK1366732SQ01800836
公開日2002年8月28日 申請日期2001年4月5日 優(yōu)先權(quán)日2000年4月6日
發(fā)明者帕韋爾·M·格雷斯奇 申請人:凱登絲設(shè)計系統(tǒng)公司