專利名稱：氮化硅內存的制造方法
技術領域：
本發明是有關于一種內存器件的制造方法，且特別是有關于一種氮化硅內存(Nitride ROM，NROM)的制造方法。
典型的閃存以摻雜的多晶硅制作浮柵與控制柵。在進行程序化(Program)時，射入于浮柵的電子會均勻分布于整個多晶硅浮柵層之中。一旦多晶硅浮柵層下方的隧穿氧化層有缺陷存在，則容易造成器件的漏電流，影響器件的可靠度。
目前已發展出一種氮化硅內存的結構。當此器件在控制柵與源極施加電壓進行程序化時，信道區中接近于漏極區之處的電子會射入于氮化硅層之中，而且，由于氮化硅材質具有捕捉電子的特性，因此，射入于氮化硅層之中的電子并不會均勻分布于整個氮化硅層之中，而是以高斯分布的方式集中于氮化硅層的局部區域上。由于射入于氮化硅層的電子僅集中于局部的區域，因此，對于隧穿氧化層其缺陷的敏感度較小，器件漏電流的現象較不易發生。
圖1A至圖1E所示，其繪示為公知一種氮化硅內存的制造流程剖面示意圖。
請參照圖1A，公知形成氮化硅內存的方法首先在已形成有氧化硅層102-氮化硅層104-氧化硅層106(Oxide-Nitride-Oxide，ONO)的堆棧結構108上形成一底部抗反射層(Bottom Anti-Reflective Coating，BARC)110。之后，再于底部抗反射層110上形成一圖案化的光阻層112，其中此光阻層112暴露出欲形成埋入式漏極的位置。
接著，請參照圖1B，以光阻層112為罩幕進行一蝕刻制作工藝，移除底部抗反射層110以及氧化硅層102-氮化硅層104-氧化硅層106的堆棧結構108，并使基底100暴露出來。
而在此蝕刻制作過程中，光阻層112不但會受到正向的蝕刻，使得光阻層112的有效厚度變薄之外，光阻層112還會受到側向的蝕刻，而使光阻層112側邊產生向內拉回(Pull Back)的情形。此時，位于光阻層112下方的底部抗反射層110會同時因側向的蝕刻，而產生有內凹111的情形。
之后，請參照圖1C，進行一離子植入步驟，以在暴露的基底100中形成埋入式漏極(Buried Drain)114。其中，由于先前的蝕刻制作工藝會使底部抗反射層110產生內凹111，因此，后續于形成埋入式漏極114的離子植入步驟過程中，將會使部分的氧化硅層106也植入雜質116。
然后，請參照圖1D，移除光阻層112與底部抗反射層110，以使氧化硅層106暴露出來。然而，由于之前在形成埋入式漏極114的離子植入步驟會同時在部分的氧化層106中植入雜質116。因此，在移除光阻層112與底部抗反射層110時，會同時將氧化硅層106中有雜質116植入的部分移除，使得氧化硅層-氮化硅層-氧化硅層的堆棧結構108兩側的有效厚度變薄。在移除光阻層112與底部抗反射層110之后，隨后在埋入式漏極114上形成埋入式漏極氧化層(Buried DrainOxide)118。
接著，請參照圖1E，在基底100上形成一多晶硅層120，覆蓋住氧化硅層-氮化硅層-氧化硅層的堆棧結構108以及埋入式漏極氧化層118。之后，以垂直于埋入式漏極114的方向圖案化多晶硅層120，以形成數個柵極結構(未繪示)，如此即完成氮化硅內存的制作。
然而，以公知方法所形成的氮化硅內存，由于在圖案化氧化硅層-氮化硅層-氧化硅層的堆棧結構的蝕刻制作過程中，會使光阻層側邊產生向內拉回的情形，并且使位于光阻層下方底部抗反射層產生內凹的情形。因此后續于形成埋入式漏極的離子植入步驟的同時，將會使雜質也植入于部分的氧化硅層-氮化硅層-氧化硅層堆棧結構中，使得隨后在移除光阻層與底部抗反射層時，會同時將摻有雜質的部分氧化硅層移除，而造成氧化硅層-氮化硅層-氧化硅層堆棧結構兩側的有效厚度變薄。如此一來，此部位產生電壓崩潰(Breakdown)的機率將會大增，進而損害了器件的特性。
因此，本發明的目的就是在提供一種氮化硅內存的制造方法，以改善于圖案化氧化硅層-氮化硅層-氧化硅層的蝕刻制作工藝中會使光阻層側邊產生向內拉回的情形。
本發明的另一目的是提供一種氮化硅內存的制造方法，以使氧化硅層-氮化硅層-氧化硅層的堆棧結構兩側的有效厚度不會變薄，以防止電壓崩潰的發生。
本發明的再一目的是提供一種氮化硅內存的制造方法，以提高所形成的氮化硅內存的可靠度。
本發明提出一種氮化硅內存的制造方法，其首先提供一基底，其中基底上已形成有一電子陷阱層(Trapping Layer)，此電子陷阱層例如為一氧化硅層-氮化硅層-氧化硅層的堆棧結構。之后，依序在電子陷阱層上形成一底部抗反射層與一圖案化的光阻層，此圖案化的光阻層暴露出欲形成埋入式漏極的位置。接著，以圖案化的光阻層為罩幕進行一蝕刻制作工藝，移除底部抗反射層與電子陷阱層并使基底暴露出來。其中此蝕刻制作工藝在具有一源極電源供應器(Source PowerSupply)與一偏極電源供應器(Bias Power Supply)的一蝕刻機臺中進行，且源極電源供應器與偏極電源供應器之間的一電源供應比介于1至2之間。而此蝕刻制作工藝例如為使用含有三氟化碳(CHF3)與四氟化碳(CF4)的氣體電漿作為其蝕刻電漿。之后，進行一離子植入步驟，以在暴露的基底中形成一埋入式漏極。然后移除光阻層與底部抗反射層。再在埋入式漏極上形成一埋入式漏極氧化層。接著，在基底上形成一導電層，覆蓋住電子陷阱層與埋入式漏極氧化層。之后，再以垂直于埋入式漏極的方向圖案化此導電層，以形成數個柵極結構。
由于本發明所使用的蝕刻制作工藝的參數可避免光阻層側邊產生向內拉回的情形，因此可避免后續于形成埋入式漏極的離子植入步驟會將雜質植入于部分的電子陷阱層中。
由于本發明的蝕刻制作工藝參數可避免光阻層側邊產生向內拉回的情形，因此可避免后續于移除光阻層與底部抗反射層時，會同時移除掉部分的電子陷阱層，使得電子陷阱層兩側的有效厚度變薄。
本發明的氮化硅內存，由于其電子陷阱層兩側的有效厚度不會變薄，因此可防止于此處的產生電壓崩潰的情形，進而提升器件的可靠度。
為讓本發明的上述和其它目的、特征、和優點能更明顯易懂，下文特舉一較佳實施例，并配合附圖，作詳細說明。
圖2A至圖2E是依照本發明一較佳實施例的氮化硅內存的制造流程剖面示意圖。標號說明100、200基底 102、106、202、206氧化硅層104、204氮化硅層 108、208電子陷阱層110、210抗反射層 111內凹112、212光阻層 113、213離子植入步驟114、214埋入式漏極 116雜質
118、218絕緣層(埋入式漏極氧化層)120、220導電層請參照圖2A，本發明的形成氮化硅內存的方法首先提供一基底200，其中基底200上已形成有一電子陷阱層208。而電子陷阱層208例如為氧化硅層202-氮化硅層204-氧化硅層206的堆棧結構。且氧化硅層202的厚度例如為50埃至90埃，較佳的是70埃。氮化硅層204的厚度例如為40埃至80埃，較佳的是60埃。氧化硅層206的厚度例如為40埃至80埃，較佳的是60埃。
接著，在電子陷阱層208上形成一底部抗反射層210，以利于后續在圖案化光阻層時能避免其精確度受到影響。之后，在底部抗反射層210上形成一圖案化的光阻層212，其中圖案化的光阻層212暴露出欲形成埋入式漏極的位置。而形成此圖案化的光阻層212的方法例如為透過一光罩以進行一曝光制作工藝，以將光罩上的圖案轉移至光阻層而形成。
接著，請參照圖2B，以圖案化的光阻層212為罩幕進行一蝕刻制作工藝，移除底部抗反射層210以及電子陷阱層208并使基底200暴露出來。
其中，此蝕刻制作工藝在具有一源極電源供應器與一偏極電源供應器的一蝕刻機臺中進行，且源極電源供應器與偏極電源供應器之間的一電源供應比介于1至2之間。其中，源極電源供應器的電源供應值例如為介于250瓦至350瓦之間，偏極電源供應器的電源供應值例如為介于100瓦至200瓦之間。此外，此蝕刻制作工藝例如為使用含有三氟化碳(CHF3)與四氟化碳(CF4)的氣體電漿作為其蝕刻電漿。其中三氟化碳的含量例如為80％至90％，四氟化碳的含量例如為10％至20％。再者，進行此蝕刻制作工藝的一氣體壓力例如為40mTorr至60mTorr。
利用本發明的蝕刻制作工藝參數以進行此蝕刻制作工藝，可防止圖案化的光阻層212側邊產生向內拉回的情形，進而避免位于圖案化的光阻層212下方的底部抗反射層210產生內凹的情形。
之后，請參照圖2C，在暴露的基底200中形成埋入式漏極214。其中形成埋入式漏極214的方法例如為以圖案化的光阻層212為罩幕進行一離子植入步驟，以在暴露的基底200中形成埋入式漏極214。
由于在圖2B中所進行的蝕刻制作工藝不會使底部抗反射層210產生內凹的情形，因此，在形成埋入式漏極214的離子植入步驟的過程中，便不會將雜質植入于位于底部抗反射層210下方的電子陷阱層208中。
然后，請參照圖2D，移除光阻層212與底部抗反射層210，以使電子陷阱層208暴露出來。由于在圖2C中于形成埋入式漏極214的離子植入步驟的過程中，雜質不會被植入于電子陷阱層208，因此可避免于移除光阻層212與底部抗反射層210的同時，也將部分的電子陷阱層208移除。如此一來，便可以使電子陷阱層208兩側的有效厚度得以維持，而不會有變薄的情形。
之后，在埋入式漏極214上形成一絕緣層218。其中，絕緣層218的材質例如為氧化硅。形成絕緣層218的方法例如為利用熱氧化法以在埋入式漏極214上形成埋入式漏極氧化層。
接著，請參照圖2E，在基底200上形成一導電層220，覆蓋住電子陷阱層208以及絕緣層218。其中，導電層220的材質例如為多晶硅。之后，以垂直于埋入式漏極214的方向圖案化導電層220，以形成數個柵極結構(未繪示)，如此即完成本發明的氮化硅內存的制作。
綜合以上所述，本發明具有下列優點1.由于本發明所使用的蝕刻制作工藝參數可避免光阻層側邊產生向內拉回的情形，因此可避免后續在形成埋入式漏極的離子植入步驟會將雜質植入于部分的電子陷阱層中。
2.由于本發明的蝕刻制作工藝參數可避免光阻層側邊產生向內拉回的情形，因此可避免后續在移除光阻層與底部抗反射層時同時移除掉部分的電子陷阱層，使得電子陷阱層兩側的有效厚度變薄。
3.本發明的氮化硅內存，由于其電子陷阱層兩側的有效厚度不會變薄，因此可防止于此處的產生電壓崩潰的情形，進而提升器件的可靠度。
雖然本發明已以較佳實施例公開如上，然其并非用以限定本發明，任何熟悉此技術者，在不脫離本發明的精神和范圍內，當可作些許的更動與潤飾，因此本發明的保護范圍當視權利要求書所界定為準。
權利要求
1.一種氮化硅內存的制造方法，其特征在于該方法至少包括下列步驟提供一基底，其中該基底上已形成有一電子陷阱層；在該電子陷阱層上依序形成一底部抗反射層以及一圖案化的光阻層；以該圖案化的光阻層為罩幕進行一蝕刻制作工藝，移除該抗反射層與該電子陷阱層并使該基底暴露出來，該蝕刻制作工藝在具有一源極電源供應器與一偏極電源供應器的一蝕刻機臺中進行，且該源極電源供應器與該偏極電源供應器之間的一電源供應比介于1至2之間；在暴露的該基底中形成一埋入式漏極；移除該圖案化的光阻層與該底部抗反射層；在該埋入式漏極上形成一絕緣層；在該基底上形成一導電層，覆蓋該電子陷阱層與該絕緣層；以垂直于該埋入式漏極的方向圖案化該導電層，以形成數個柵極結構。
2.如權利要求1所述的氮化硅內存的制造方法，其特征在于其中該源極電源供應器的電源供應值為250瓦至350瓦。
3.如權利要求1所述的氮化硅內存的制造方法，其特征在于其中該偏極電源供應器的電源供應值為100瓦至250瓦。
4.如權利要求1所述的氮化硅內存的制造方法，其特征在于該蝕刻制作工藝利用含有三氟化碳與四氟化碳的氣體電漿作為一蝕刻電漿。
5.如權利要求4所述的氮化硅內存的制造方法，其特征在于其中三氟化碳的含量為80％至90％。
6.如權利要求4所述的氮化硅內存的制造方法，其特征在于其中四氟化碳的含量為10％至20％。
7.如權利要求1所述的氮化硅內存的制造方法，其特征在于其中進行該蝕刻制作工藝的一氣體壓力為40mTorr至60mTorr。
8.如權利要求1所述的氮化硅內存的制造方法，其特征在于其中該電子陷阱層包括一氧化硅層-氮化硅層-氧化硅層的堆棧結構。
9.如權利要求1所述的氮化硅內存的制造方法，其特征在于其中該導電層的材質包括多晶硅。
10.如權利要求1所述的氮化硅內存的制造方法，其特征在于其中該絕緣層的材質包括氧化硅。
11.如權利要求10所述的氮化硅內存的制造方法，其特征在于其中形成該絕緣層的方法包括熱氧化法。
12.如權利要求1所述的氮化硅內存的制造方法，其特征在于其中形成該埋入式漏極的方法包括進行一離子植入步驟。
13.一種圖案化氮化硅內存的電子陷阱層的方法，其特征在于該方法至少包括下列步驟提供一基底，其中該基底上已形成有一電子陷阱層；在該電子陷阱層上依序形成一底部抗反射層以及一圖案化的光阻層；以該圖案化的光阻層為罩幕進行一蝕刻制作工藝，移除該抗反射層與該電子陷阱層并使該基底暴露出來，該蝕刻制作工藝在具有一源極電源供應器與一偏極電源供應器的一蝕刻機臺中進行，且該源極電源供應器與該偏極電源供應器之間的一電源供應比介于1至2之間。
14.如權利要求13所述的圖案化氮化硅內存的電子陷阱層的方法，其特征在于該源極電源供應器的電源供應值為250瓦至350瓦。
15.如權利要求13所述的圖案化氮化硅內存的電子陷阱層的方法，其特征在于該偏極電源供應器的電源供應值為100瓦至250瓦。
16.如權利要求13所述的圖案化氮化硅內存的電子陷阱層的方法，其特征在于其中該蝕刻制作工藝利用含有三氟化碳與四氟化碳的氣體電漿作為一蝕刻電漿。
17.如權利要求16所述的圖案化氮化硅內存的電子陷阱層的方法，其特征在于其中三氟化碳的含量為80％至90％。
18.如權利要求16所述的圖案化氮化硅內存的電子陷阱層的方法，其特征在于其中四氟化碳的含量為10％至20％。
19.如權利要求13所述的圖案化氮化硅內存的電子陷阱層的方法，其特征在于其中進行該蝕刻制作工藝的一氣體壓力為40mTorr至60mTorr。
20.如權利要求13所述的圖案化氮化硅內存的電子陷阱層的方法，其特征在于該電子陷阱層包括一氧化硅層-氮化硅層-氧化硅層的堆棧結構。
全文摘要
本發明提供一種氮化硅內存的制造方法，其在已形成有一電子陷阱層的基底上依序形成一底部抗反射層以及一圖案化的光阻層。接著以圖案化的光阻層為罩幕進行一蝕刻制作工藝，移除底部抗反射層與電子陷阱層并使基底暴露出來，其中此蝕刻制作工藝在具有一源極電源供應器與一偏極電源供應器的一蝕刻機臺中進行，且源極電源供應器與偏極電源供應器之間的一電源供應比介于1至2之間。之后，再在基底中依次形成一埋入式漏極，并在基底上形成一埋入式漏極氧化層以及數個柵極結構。
文檔編號H01L21/82GK1428844SQ0114341
公開日2003年7月9日 申請日期2001年12月26日 優先權日2001年12月26日
發明者賴俊仁, 陳建維 申請人:旺宏電子股份有限公司