專利名稱：半導體集成電路裝置的制作方法
技術領域：
本發明涉及一種半導體集成電路裝置，特別是，涉及調整寄生于外部管腳間的寄生電容的半導體集成電路裝置。
這樣一個個設計各種各樣位構成的半導體存儲器，特別是在開發周期或開發資源、開發費用或生產性方面都不是有效的。
為了解決這個問題，在現有的半導體存儲器中，如圖12所示，搭載著轉換位構成的轉換電路，在半導體芯片的制造工序結束以后，通過使轉換電路工作，變成可以在同一半導體芯片上對應多種的位構成。
圖12所示的半導體存儲器設定為省略×16位構成。當將其轉換成×4位構成時，在組裝工序階段，將×4位構成轉換焊盤焊接到接地端管腳VSS。因此，倒相電路INV1的輸出×4e成為“HIGH”電平，通過位構成轉換控制電路，設定轉換為×4位構成。
并且，當轉換成×8位構成時，與×4位構成轉換時同樣，將×8位構成轉換焊盤焊接到接地管腳VSS。因此，倒相電路INV2的輸出×8e成為“HIGH”電平，設定轉換成×8位構成。
并且，即使在×4位構成轉換焊盤和×8位構成轉換焊盤的哪一個也不焊接時(省略)，焊盤的結點通過常通方式的PMOS晶體管P ch-1、P ch-2，變成“HIGH”電平。結果，倒相電路INV1、INV2的輸出×4e、8e同時變成“LOW”電平，都不能轉換成×4/×8/位構成，而作為×16位構成的半導體存儲器進行工作。
就半導體存儲器來說，作為一種分別互相調整由各個半導體賣主提供的存儲器特性的規格，并具有管腳電容特性。
就管腳電容特性來說，如下所述，分別設定上限值和下限值，應該使設定收入該上限值與下限值的范圍內。
Input Pin Capacitance(輸入管腳電容)…下限值2.5pF、上限值3.5pFClock Pin Capacitance(時鐘管腳電容)…下限值2.5pF、上限值3.5pFI/O Pin Capacitance(I/O管腳電容)…下限值4.0pF、上限值5.0pF圖13中示出JEDEC(Joint Electron Devices EngineeringCouncil)標準的，256M DDR SDRAM的SOP(II)封裝的×4/×8/×16位構成的管腳配置圖。
如圖13所示，連×4/×8/×16位構成，管腳數都與66管腳相同。而且，當×4/×8/位構成的時候，例如與×16位構成的時候比較，對成為過剩DQ管腳(I/O管腳)，就不與半導體芯片連接，一般認為是NC管腳(No Connection P in)。用戶多半把上述NC管腳用作電浮動狀態的情況。
但是，作為一個構成電容的分量，如圖14和圖15所示，管腳與管腳之間存在寄生的管腳間寄生電容。圖15是沿圖14中A-A′線的剖面圖，并示出×4/×8/×16位構成時的管腳No.3～No.6部分。
以下，以圖14和圖15中所示的管腳No.5(DQ0、DQ1)的寄生電容為例，考察有關管腳間的寄生電容。
×4/×8/位構成時，管腳No.5的寄生電容由于是電浮動的，所以該管腳No.5與管腳No.4之間的管腳間寄生電容C1可有忽略。因此，×4/×8/位構成時，管腳No.5的寄生電容就只有該管腳No.5與管腳No.6之間的管腳間寄生電容C0。
可是，×16位構成時，由于管腳No.4不是NC管腳，管腳No.5的寄生電容就成為上述管腳間寄生電容C1和上述管腳間寄生電容C0之和。
這樣，在現有的半導體存儲器中，某個特定管腳的寄生電容就隨×4/×8/位構成時和×16位構成時而變動。
半導體芯片內的電路是共同的，半導體芯片內的電容在各個×4/×8/×16位構成時是相同的。與此無關，現有的半導體存儲器中，其管腳間寄生電容也隨位構成而變動，因此其管腳電容特性，例如隨×4/×8/位構成、×16位構成而變動，有時會妨礙在同一半導體芯片上實現多種的位構成。
在各個×4/×8/×16位構成中，管腳電容特性難以收入規格的范圍內時，為了按照位構成，彌補半導體芯片內減少的管腳間寄生電容，需要添加其它電容，必須準備專用布線掩模，在同一半導體芯片設計多種位構成就變得困難了。
本發明鑒于上述的情況而作出發明，其目的在于提供一種可以抑制管腳電容隨位構成的變動，而且容易在同一半導體芯片上設計多種位構成的半導體集成電路裝置。
圖2表示本發明第2實施例的半導體存儲器電路圖。
圖3表示本發明第3實施例的半導體存儲器電路圖。
圖4A、圖4B、圖4C分別表示電容C11的例子圖。
圖5表示電容C11的第1布局例的平面圖。
圖6表示電容C11的第2布局例的平面圖。
圖7表示電容C11的第3布局例的平面圖。
圖8表示電容C11的第4布局例的平面圖。
圖9表示本發明第6實施例的管腳電容調整電路的電路圖。
圖10表示本發明第7實施例的管腳電容調整電路的電路圖。
圖11A是二維配置外部管腳的半導體封裝立體圖，圖11B是二維配置外部管腳的半導體封裝平面圖。
圖12表示現有的半導體存儲器電路圖。
圖13表示256M DDR SDRAM的管腳配置的配置圖。
圖14表示典型的半導體存儲器封裝剖面的剖面圖。
圖15表示管腳間寄生電容圖。
以下，參照
本發明的實施例。本說明之際，所有附圖，對共同的部分附有共同的參照符號。
(第1實施例)圖1是表示本發明第1實施例的半導體存儲器電路圖。另外，圖1中，作為被調整電容的管腳，例如設想圖13中所示的管腳No.5。
如圖1所示，管腳電容調整電路包括分別輸入×4位、或×8位構成轉換電路輸出的×4e、×8e的OR電路OR-1；由輸入OR電路OR-1的示出CADD的NMOS晶體管N ch-1和輸入通過倒相電路INV3使輸入CADD倒相后的bCADD的PMOS晶體管P-3構成的CMOS型傳輸門電路FER-1。該傳輸門電路FER-1的一端連接到與管腳No.5對應的DQ管腳焊盤的結點DQ-pad，其它端連接到電容C11的一個電極N1。對電容C11的另一個電極提供，例如接地電位VSS。
下面，說明其工作。
《×4/×8位時》×4位時，在組裝工序階段，×4位轉換焊盤被焊到接地管腳VSS上。因此，倒相電路INV1的示出×4e變成“HIGH”電平，通過位構成轉換控制電路，將第1實施例的半導體存儲器設定為×4位。
同樣，×8位時，在組裝工序階段，×8位構成轉換焊盤被焊接到接地管腳VSS。因此，倒相電路INV2的示出×8e變成“HIGH”電平，通過位構成轉換控制電路，將第1實施例的半導體存儲器設為×8位。
這樣，×4/×8/位時，輸出×4e、×8e的任一個成為“HIGH”電平。因此，OR電路OR-1的輸出CADD變成“HIGH”電平，傳輸門電路FER-1為“接通狀態”，結點DQ-pad經由傳輸門電路FER-1連接電容C11。結果，DQ-pad的電容就變成該結點DQ-pad上原來寄生的電容C10與上述電容C11之和(C10+C11)。
《×16位構成時》×16位時，×4位構成焊盤和×8位構成轉換焊盤也都不焊接。因此，倒相電路INV1的輸出×4e和倒相電路INV2的輸出×8e同時為“LOW”電平，通過位構成轉換控制電路，將第1實施例的半導體存儲器設為×16位。
這樣，×16位時，輸出×4e、×8e一起變成“LOW”電平。因此，OR電路OR-1的輸出CADD變成“LOW”電平，傳輸門電路FER-1成為“接通狀態”。結果，結點DQ-pad的電容只是該結點DQ-pad中原來寄生的電容C10。
在這里，上述電容C11，理想的是設定與參照圖15說明過的管腳間寄生電容C1相同值，或大致等同的值。因此，可以抑制管腳電容隨位構成而變動。
例如管腳間寄生電容C1，在現有的產品中，大體上為0.5pF。因此，將上述電容C11設定為與該值相同值，或大約同等值。只要這樣水平的電容值，就可以在集成電路電路內充分形成。
這樣，在本第1實施例的半導體存儲器中，由于具備管腳電容調整電路，所以能夠抑制管腳電容隨位構成而變動。
進而，上述管腳電容調整電路，按照位構成轉換信號×4e、×8e的電位，對調整管腳電容后的特定管腳輸出用于調整其管腳電容的電信號CADD。因而，可以不必伴隨布線的變更等而進行管腳電容的調整，為了按照位構成彌補半導體芯片內減少的管腳間寄生電容，也不需要準備用于添加其它電容的專用布線掩模。
所以，容易在同一半導體芯片上設計多種的位構成。
(第2實施例)圖2是表示本發明第2實施例的半導體存儲器電路圖。
如圖2所示，第2實施例與第1實施例不同之處是位構成轉換信號×4e、×8e的產生方法。
在第1實施例中，對應×4/×8/位轉換焊盤是否焊接到接地管腳VSS，分別產生位構成轉換信號×4e、×8e。
對于此，在第2實施例中，對應×4/×8/位轉換熔絲FUSE×4、FUSE×8是否熔斷，分別產生位構成轉換信號×4e、×8e。
下面，說明其工作。
《×4/×8位》×4位時，在半導體芯片制造工序結束的階段，熔斷×4位轉換熔絲。因此，高電位VDD(“HIGH”電平)通過常通型的PMOS晶體管P ch-1，輸入倒相電路INV1的輸入端子，倒相電路INV1的輸出變成“LOW”電平。本例的熔絲熔斷方式，與第1實施例所示的焊接方式邏輯倒相。而且，分別增加倒相電路INV10、INV20。倒相電路INV10接收“LOW”電平的輸入，輸出“HIGH”電平的輸出×4e。因此，第2實施例的半導體存儲器與第1實施例的半導體存儲器同樣，通過位構成轉換控制電路設定×4位。
同樣，×8位時，在半導體芯片制造工序結束的階段，熔斷×8位轉換熔絲。因此，高電位VDD(“HIGH”電平)通過常閉型的PMOS晶體管P ch-2，輸入倒相電路INV2的輸入端子，倒相電路INV2的輸出變成“LOW”電平。倒相電路INV20接收“LOW”電平的輸入，輸出“HIGH”電平的輸出×8e。因此，第2實施例的半導體存儲器，通過位構成轉換控制電路設定×8位。
這樣，對于第2實施例的半導體存儲器，×4/×8位時，任一個輸出×4e、×8e都變成“HIGH”電平。因此，OR電路OR-1的輸出CADD變成“HIGH”電平，傳輸門電路FER-1成為“接通狀態”。結點DQ-pad通過傳輸門電路FER-1連接電容C11。結果，結點DQ-pad的電容變成該結點DQ-pad中原來寄生的電容C10與上述電容C11之和(C10+C11)。
《×16位構成時》×16位時，×4位轉換熔絲FUSE×4和×8位轉換熔絲FUSE×8哪個都不熔斷。因此，倒相電路INV10的輸出×4e和倒相電路INV20的輸出×8e同時為“LOW”電平，第2實施例的半導體存儲器，通過位構成轉換控制電路設定為×16位。
這樣，在×16位時，輸出×4e、×8e同時為“LOW”電平。因此，OR電路OR-1的輸出CADD變成“LOW”電平，傳輸門電路FER-1變成“接通狀態”。結果，結點DQ-pad的電容只是該結點DQ-pad原來寄生的電容C10。
這樣，在第2實施例中，也進行與第2實施例同樣的工作，因而可以達到與第1實施例同樣的效果。
(第3實施例)在第1和第2實施例中，使用位構成轉換信號×4e、×8e，控制管腳電容調整電路，但是也可以管腳電容調整電路獨立進行控制。把這樣的一個例子，作為本第3實施例進行說明。
圖3是表示本發明第3實施例的半導體存儲器電路圖。
如圖3所示，第3實施例與第1、第2實施例不同之處在于將管腳電容調整電路的傳輸門電路置換成熔絲元件FUSE-c。
熔絲元件FUSE-c，例如×16位時被熔斷。因此，電容C11在×16位時與第1、第2實施例 同樣，跟結點DQ-pad分開，結點DQ-pad的電容變成僅結點DQ-pad上原來寄生的電容C10。
并且，熔絲元件FUSE-c，例如×4/×8位時不熔斷。因此，×4/×8位時與第1、第2實施例同樣，連接有結點DQ-pad，結點DQ-pad的電容變成結點DQ-pad上原來寄生的電容C10與電容C11之和(C10+C11)。
在這個第3實施例中，也與第1、第2實施例同樣，可以按照位構成調整某一特定管腳的電容。因而可以達到與第1、第2實施例同樣的效果。
(第4實施例)本第4實施例是關于電容C11的形成例。
圖4A～圖4C分別表示電容C11的例圖。
關于電容C11，如圖4A所示，也可以由PN結電容來形成，如圖4B所示，也可以沒有結構由布線層1與布線層2之間的布線間電容形成。
進而，如圖4C所示，也可以例如由NMOS晶體管N ch-c的柵極電容形成。
這樣，對于電容C11就可以采用各種各樣的電容。
(第5實施例)本第5實施例是關于電容C11的布局例。
圖5是表示電容C11的第1布局例的平面圖。
如圖5所示，半導體存儲器芯片10，基本上具有至少存儲核心區11、I/O區12和焊接區13的3個區域。
在存儲核心區11中，配置有存儲單元行列狀集成的存儲單元陣列、行/列譯碼器、讀出放大器和命令譯碼器等。
行/列譯碼器，對列地址進行譯碼，選擇上述存儲單元陣列的地址。
讀出放大器，放大從上述存儲單元輸出的讀出數據，或放大從外部輸入的寫入數據。
命令譯碼器，對命令信號進行譯碼，輸出內部控制信號控制存儲器的工作。
并且，在I/O區12中，配置有數據輸出電路、數據輸入電路、地址接收電路和命令接收電路等。
數據輸出電路，將存儲核心區11輸出的讀出數據進行放大，并向焊盤輸出。并且，就同步型半導體存儲器的情況而言，與放大讀出數據的同時，對時鐘信號進行同步，并向焊盤輸出。
數據輸入電路，通過焊盤接收外部輸入的寫入數據，放大所接收的寫入數據并向存儲核心區11輸出。并且，就同步型半導體存儲器而言，與放大寫入數據的同時，對時鐘信號進行同步，并向存儲核心區11輸出。
地址接收電路，通過焊盤接收外部輸入的行/列地址，放大所接收的行/列地址，向存儲核心區11輸出。并且，就同步型半導體存儲器而言，與放大行/列地址的同時，對時鐘信號進行同步，并向存儲單元核心區11輸出。
命令接收電路，通過焊盤接收外部輸入的命令信號，放大所接收的命令信號，向存儲核心區11輸出。命令信號例如是寫入允許信號/WE、列地址選通信號/CAS、行地址選通信號/RAS、片選信號CS等。并且，就同步型半導體存儲器而言，與放大命令信號的同時，對時鐘信號進行同步，并向存儲單元核心區11輸出。
在上述至少具有3個區域11、12和13的半導體存儲器中，如圖5所示，管腳電容調整電路中包含的電容11，可能配置在I/O區12與焊盤區13之間。
圖6是表示電容C11的第2布局例的平面圖。
在第1布局例中，在I/O區12與焊盤區13之間配置電容11，但是例如如圖6所示，也可以配置在焊盤區13內。
圖7是表示電容C11的第3布局例的平面圖。
在第1布局例中，電容11被配置在連接焊盤pad和I/O區12的布線14(布線14相當于，例如圖1、圖2、圖3中所示的結點DQ-pad)之間，例如如圖7所示，然而也可以使其配置在布線14的下面，。
圖8是表示電容C11的第4布局例的平面圖。
在第2布局例中，電容11被配置焊盤pad之間，但是例如，如圖8所示，也可以使其配置在焊盤pad之下。
(第6實施例)圖9是表示本發明第6實施例的管腳電容調整電路的電路圖。
在上述實施例中，雖然把包含于管腳電容調整電路中的電容C11作為一個電容，但是也可以設計電容C11為2個，或如圖9所示為3個(C11-0～C11-2)，或4個以上。
這樣的第6實施例，當只是一個電容難以獲得于管腳間寄生電容C1大約同等的電容值時，利用本實施例是令人滿意的。
(第7實施例)圖10是表示本發明第7實施例的管腳電容調整電路的電路圖。
上述實施例的管腳電容調整電路，對電容C10是否增加電容C11只進行二階段調整，然而也可以對其進行二階段以上階段地調整。
圖10中所示的管腳電容調整電路，對電容C10添加電容C11-0，對電容C10添加電容C11-0和C11-1，對電容C10添加電容C11-0、C11-1、C11-2，作為可以進行所謂的四階段的調整例。
圖10所示的管腳電容調整電路，按照電容調整信號CADD0～CADD2，可以取得例如傳輸門電路FER-0～FER-2之中，全部接通、只有一個斷開、二個斷開、全部斷開的四種狀態。因此，可以進行四階段的調整。
可以進行這種二階段以上的階段地調整的管腳電容調整電路，例如在某個特定的外部管腳，按照位構成，僅將與其鄰接的2個外部管腳的一方變成浮空、雙方也都浮空、雙方都不浮空，對采用所謂3個狀態的半導體存儲器，也可以令人滿意地利用。
并且，在如圖14、圖15所示的TSOP(II)封裝中，在某特定的外部管腳，與其鄰接外部管腳不過是2個。在這種情況下，也可以進行至少三階段以下的調整。
但是，例如關于CSP封裝，如圖11A所示，在芯片的表面上二維配置外部管腳。這種封裝的情況下，如圖11B所示，對某個特定的外部管腳，與其鄰接的外部管腳，例如變成有8個。這種情況下，需要進行至少九階段以下的調整。
所以，對二階段以上，使階段調整成為可能的管腳電容調整電路，在利用如圖11A、圖11B所示的CSP封裝的情況下，特別能夠有效應用。
以上，已經用第1～第7實施例說明了本發明，但是本發明并不限定于這些實施例，在其實施當中沒有脫離發明的構思范圍下，也可以有種種變形。
例如在上述實施例中，雖然將被調整電容的外部管腳是數據管腳，但是也可以是地址管腳、命令管腳，進而時鐘管腳。
并且，上述各個實施例，當然可以單獨、或適當組合進行實施。
進而，上述各個實施例中包括著各種階段性的發明，通過對各個實施例中所揭示的多個構成要素的適當組合，也可以抽取各種階段性發明。
如以上說明的那樣，根據本發明，可以提供一種抑制管腳電容隨位構成的變動，而且容易在同一半導體芯片上設計多種的位構成的半導體集成電路裝置。
權利要求
1.一種半導體集成電路裝置，其特征是具備半導體芯片；設置于上述半導體芯片內，并與外部管腳電連接的布線；及連接上述布線，可變地調整該布線的電容的管腳電容調整電路。
2.根據權利要求1所述的半導體集成電路裝置，其特征是上述管腳電容調整電路，響應位構成轉換信號，可變地調整上述布線的電容。
3.根據權利要求2所述的半導體集成電路裝置，其特征是上述管腳電容調整電路包括電容和設置于上述電容與上述布線之間的傳輸門電路，上述傳輸門電路，響應上述位構成轉換信號，將上述電容連接到上述布線上。
4.根據權利要求1所述的半導體集成電路裝置，其特征是上述管腳電容調整電路包括電容和設置于上述電容與上述布線之間的熔絲元件。
5.根據權利要求2所述的半導體集成電路裝置，其特征是上述電容的電容值約等于上述外部管腳與其它外部管腳之間寄生的管腳間寄生電容的值。
6.根據權利要求3所述的半導體集成電路裝置，其特征是上述電容的電容值約等于上述外部管腳與其它外部管腳之間寄生的管腳間寄生電容的值。
7.根據權利要求4所述的半導體集成電路裝置，其特征是上述電容的電容值約等于上述外部管腳與其它外部管腳之間寄生的管腳間寄生電容的值。
8.根據權利要求1至7任一項所述的半導體集成電路裝置，其特征是上述電容配置在上述半導體芯片上的配置有焊盤的焊盤區內。
9.根據權利要求1至7任一項所述的半導體集成電路裝置，其特征是上述電容配置在上述半導體芯片上的配置有與焊盤連接的電路的I/O區內。
10.根據權利要求8所述的半導體集成電路裝置，其特征是上述管腳電容調整電路階段地調整上述布線的電容。
11.根據權利要求9所述的半導體集成電路裝置，其特征是上述管腳電容調整電路階段地調整上述布線的電容。
12.根據權利要求1至7任一下所述的半導體集成電路裝置，其特征是上述管腳電容調整電路階段地調整上述布線的電容。
全文摘要
本發明提供一種能夠抑制管腳電容隨位構成而變動,并且容易在同一半導體芯片上設計多種位構成的半導體集成電路裝置。它具備:半導體芯片;設于該半導體芯片內,與外部管腳電連接的布線D Q－pad;連接該布線D Q－pad,可變地調整該布線D Q－pad電容的管腳電容調整電路。該管腳電容調整電路,通過響應位構成轉換信號×4e、×8e,將電容C11連接到布線D Q－pad,可變地調整布線D Q－pad的電容。
文檔編號H01L23/50GK1348189SQ0114066
公開日2002年5月8日 申請日期2001年9月20日 優先權日2000年9月28日
發明者丸山圭司, 大島成夫 申請人:株式會社東芝