專利名稱：晶片級芯片尺寸封裝結構及其工藝的制作方法
技術領域：
本發明是有關于一種晶片級芯片尺寸封裝(Wafer Level Chip ScalePackage，WLCSP)結構及工藝，且特別是有關于一種能夠改善晶片上介電層間剝離(peeling)現象的晶片級芯片尺寸封裝結構及工藝。
請參照圖1至圖7，其為普通晶片級芯片尺寸封裝的制作流程示意圖。首先請參照圖1，提供一晶片100，于晶片100上形成一第一介電層102，接著再于第一介電層102上形成一第二介電層104。第一介電層102與第二介電層104中具有圖案化線路，以使得晶片100上各個芯片的焊墊位置進行重配置(Re-distribution)。
接著請參照圖2，進行一第一植球(ball placement)步驟，以將第一焊球106配置于第二介電層104上的各個球底金屬層上。其中，第一焊球106是配置于第二介電層104上經過重配置后的球底金屬層上，而在第一焊球106植球之前，必須于第二介電層上形成球底金屬層(UBM)。此外，在植球之前可涂布助焊劑(Flux)或其它具有幫助焊接功能的焊料(solder paste)材料于球底金屬層上，以幫助各第一焊球106與其對應球底金屬層之間的連接。
接著請參照圖3，形成一應力緩沖層108于晶片100上，應力緩沖層108將第一焊球106包覆。此應力緩沖層108具有良好的應力緩沖功能，故可以使得芯片與承載器接合后第一焊球與承載器上接點的接合可靠性較佳。
接著請參照圖4，進行一研磨(grinding)步驟，將應力緩沖層108與其中的第一焊球106一并研磨，研磨至應力緩沖層108至適當厚度之后即停止研磨的動作。研磨完畢之后，應力緩沖層108中的第一焊球106會被研磨至適當厚度，且第一焊球106會暴露于應力緩沖層108的表面上。
接著請參照圖5，進行一第二植球步驟，以將第二焊球110配置于暴露的第一焊球106上，而第二焊球110植球之前可涂布助焊劑或其它具有幫助焊接功能的焊料材料于暴露出的第一焊球106上，以幫助各第二焊球110與其對應第一焊球106之間的連接。
接著請參照圖6，將第二焊球110配置于暴露的第一焊球106上之后，進行一回焊的動作，由于第一焊球106與第二焊球110之間材質的熔融作用，第二焊球110的底部會與第一焊球106暴露出的部份相連接。
接著請參照圖7，其為普通晶片級芯片尺寸封裝中，介電層之間發生剝離的示意圖。普通的晶片級芯片尺寸封裝中，由于介電層之間的熱膨脹系數(Coefficient of Thermal Expansion，CTE)差異或接合性不佳，使得在熱循環(Thermal Cycle)的過程中常會出現介電層之間剝離的現象，進而影響封裝的合格率與可靠性。
普通的晶片級芯片尺寸封裝中，常會因為介電層之間熱膨脹系數的差異或接合性不佳而發生剝離的現象，使得封裝的合格率與可靠性不佳。
此外，介電層與晶片之間的接口常會有水氣(moisture)滲入封裝體內部的可能，因此會對封裝體的合格率與可靠性有所影響。
本發明的另一目的在于提出一種晶片級芯片尺寸封裝結構及其工藝，以改善介電層與晶片之間的接口水氣滲入封裝體內部的現象。
為達到本發明的上述目的，提出一種晶片級芯片尺寸封裝主要由一芯片、至少一介電層、一應力緩沖層、多個第一焊球以及多個第二焊球所構成。芯片上具有一主動區域，而主動區域上配置有多個焊墊以及一用以保護芯片表面并將焊墊暴露的保護層，且位于邊緣區域的芯片厚度小于位于主動區域的芯片厚度。其中，芯片邊緣區域的厚度與芯片主動區域的厚度差(difference)例如介于芯片厚度的1/3～1/2之間。
第一介電層配置主動區域上，而第二介電層配置于第一介電層上并將第一介電層包覆。此外，第一介電層與第二介電層中具有一圖案化線路，用以作為芯片上焊墊的重配置線路層，第二介電層上則配置有多個球底金屬層并通過重配置線路層與芯片上的焊墊電性連接。上述第二介電層將第一介電層包覆的結構可以改善兩介電層之間剝離的問題。
第一焊球配置于球底金屬層上，球底金屬層與第一焊球連接，而第一焊球研磨后高度例如介于第一焊球研磨前高度的1/4～1/2之間。
應力緩沖層配置于芯片上，其分布的范圍包括主動區域與邊緣區域，應力緩沖層將第一焊球包覆并將第一焊球的平面部份暴露出來。由于芯片邊緣區域與主動區域在厚度上的差異，使得應力緩沖層能完整包覆芯片的側邊，不但可以有效防止應力緩沖層的剝離現象，更可以降低水氣滲入的幾率。
第二焊球配置于第一焊球的上方并與其暴露出的平面部份連接，而第一焊球研磨后加上第二焊球總高例如介于300微米至700微米之間。
為達到本發明的上述目的，提出一種晶片級芯片尺寸封裝工藝為提供一晶片，晶片上具有多個芯片(chip)。芯片上具有一主動區域，而主動區域上配置有多個焊墊以及一用以保護芯片表面并將焊墊暴露的保護層。在芯片的主動區域上形成依次的一第一介電層與一第二介電層，第二介電層覆蓋于第一介電層之上并將第一介電層包覆。此外，同時于第一介電層與第二介電層中制作一圖案化線路，以作為芯片上焊墊的重配置線路。前述第二介電層將第一介電層包覆的結構，可改善封裝之后兩介電層之間因熱膨脹系數差異或接合性不佳而剝離的現象。
接著將多個第一焊球配置于芯片上并進行一回焊的動作，以將第一焊球固著于芯片上。接著進行一預切割(Pre-cut)步驟，以于各個芯片之間形成多個溝渠，之后再形成一應力緩沖層于該晶片上，應力緩沖層會填入溝渠中并將上述第一焊球包覆，接著將應力緩沖層研磨，以將第一焊球暴露。之后，將多個第二焊球配置于該些暴露出來的第一焊球上并進行一第二回焊，以將第二焊球固著于暴露出來的第一焊球上。最后進行一單體化切割步驟，以將晶片上的各個芯片單體化(singulation)。
本發明中，預切割步驟所使用切割刀的刀寬大于單體化切割步驟所使用切割刀的刀寬。預切割時所形成的該些溝渠深度例如介于晶片厚度的1/3～1/2之間。這些溝渠在單體化切割之后，通過芯片邊緣與應力緩沖層之間的接面可以有效防止應力緩沖層的剝離現象，且更可以降低水氣滲入的幾率。
此外，在應力緩沖層研磨之后，第一焊球的高度例如介于第一焊球研磨前高度的1/4～1/2之間。
本發明的晶片級芯片尺寸封裝結構及其工藝至少具有下列優點1.本發明晶片級芯片尺寸封裝結構及其工藝，可以有效改善晶片上多層介電層之間因熱膨脹系數差異或不同層別間接合性不佳所導致的剝離現象。
2.本發明晶片級芯片尺寸封裝結構及其工藝，可以有效改善應力緩沖層與晶片之間因熱膨脹系數差異所導致的剝離現象。
3.本發明晶片級芯片尺寸封裝結構中，階梯狀接面拉長了外界水氣進入封裝體的路徑，因此能夠更有效的防止水氣滲入的問題。
4.本發明的晶片級芯片尺寸封裝結構因具有上述各項優點，進而提高封裝合格率與可靠性。
圖1至圖6為普通晶片級芯片尺寸封裝的制作流程示意圖；圖7為普通晶片級芯片尺寸封裝中，介電層之間發生剝離的示意圖；圖8至圖15為依照本發明一較佳實施例晶片級芯片尺寸封裝的制作流程示意圖；圖16為依照本發明一較佳實施例晶片級芯片尺寸封裝中，第一介電層與第二介電層中重配置線路層的示意圖。
100、200晶片102、202第一介電層104、204第二介電層106、206第一焊球108、208應力緩沖層110、210第二焊球200a主動區域200b邊緣區域206a平面部份206b連接部份212溝渠218焊墊219保護層220重配置線路層222球底金屬層請參照圖8至圖15，其為依照本發明一較佳實施例晶片級芯片尺寸封裝的制作流程示意圖。首先請參照圖8，提供一晶片200，晶片200上可區分為主動區域200a以及環繞于主動區域200a的邊緣區域200b。于晶片200上形成一第一介電層202，第一介電層202僅分布于晶片200的各個主動區域200a上。
接著請參照圖9，形成一第二介電層204，第二介電層204配置于第一介電層202的上方，且第二介電層204的分布范圍大于第一介電層202的分布范圍，使得第二介電層204能夠將第一介電層202包覆。由于第二介電層204包覆第一介電層202的結構，使得第一介電層202與第二介電層204之間不會因熱膨脹系數的差異或接合性不佳而導致剝離的現象。
接著請參照圖16，其為依照本發明一較佳實施例晶片級芯片尺寸封裝中，第一介電層與第二介電層中重配置線路層的示意圖。晶片200上具有多個焊墊218以及一保護層219，焊墊218通過第一介電層202中以及第二介電層204中的重配置線路220層將晶片上的焊墊218與第二介電層204上的球底金屬層222(Under Ball Metallurgy，UBM)電性連接，以利后續植球的進行。
接著請同時參照圖16與圖10，上述第一介電層202與第二介電層中制作完成后，即進行一第一植球步驟。將第一焊球206配置于球底金屬層222上，接著進行一回焊的動作，以使得第一焊球206與球底金屬層222接合。而在將第一焊球206配置于球底金屬層222之前，例如可先涂布一助焊劑或其它具有幫助焊接功能的焊料材料于球底金屬層222上，使得第一焊球206與球底金屬層222之間的接合更為穩定。
接著請參照圖11，進行一預切割步驟，于晶片200的邊緣區域200b上形成溝渠212，這些溝渠212的深度例如介于晶片200厚度的1/3～1/2之間。此外，預切割步驟所使用切割刀的刀寬大于后續單體化切割步驟所使用切割刀的刀寬。
接著請參照圖12，接著形成一應力緩沖層208于晶片200上以將第一焊球206包覆，應力緩沖層208全面分布于晶片上的主動區域200a與邊緣區域200b上，應力緩沖層208材質會填入溝渠212中，而由于溝渠212的結構使得應力緩沖層208可將芯片側邊的接面完整包覆。溝渠212所形成的階梯狀接面可以有效改善應力緩沖層與晶片200之間的剝離現象。
接著請參照圖13，將應力緩沖層208以及其中的第一焊球206一并研磨，例如研磨至第一焊球研磨前高度的1/4～1/2之間時即停止。研磨后第一焊球206會具有一暴露平面部份206a以及一與球底金屬層連接的連接部份206b。其中，第一焊球206的暴露平面部份206a會暴露于外，而第一焊球206的連接部份206b則仍被包覆于應力緩沖層208中。
接著請參照圖14，進行一第二植球步驟，將第二焊球210配置于第一焊球206的暴露平面部份206a上，并進行一回焊動作，以使得第二焊球210與第一焊球206的暴露平面部份206a連接。而在將第二焊球210配置于第一焊球206的暴露平面部份206a上之前，例如可涂布一助焊劑或其它具有幫助焊接功能的焊料材料于平面部份206a上，使得第一焊球206與第二焊球210之間的接合更為穩定。
最后請參照圖15，最后進行一單體化切割步驟，以將晶片上的各個芯片單體化。由于單體化切割步驟所使用的切割刀的刀寬小于預切割步驟所使用切割刀的刀寬，故填入溝渠212中應力緩沖層208不會完全被切除。而單體化之后的封裝體中，應力緩沖層208與晶片200、第二介電層204之間具有一階梯狀接面，此階梯狀接面可以有效改善應力緩沖層的剝離現象。此外，階梯狀接面拉長了外界水氣進入封裝體的路徑，因此能夠更有效的防止水氣滲入的問題。
權利要求
1.一種晶片級芯片尺寸封裝工藝，其特征是，該工藝至少包括提供一晶片，該晶片上具有多個芯片，其特征是，每一該些芯片具有一主動區域，而該主動區域上配置有多個焊墊以及一用以保護該芯片表面并將該些焊墊暴露的保護層；將多個第一焊球配置于該些芯片上；進行一第一回焊，以將該些第一焊球固著于該些芯片上；進行一預切割步驟，以于該些芯片之間形成多個溝渠；形成一應力緩沖層于該晶片上，以填入該些溝渠中并將該些第一焊球包覆；將該應力緩沖層研磨，以將該些第一焊球暴露；將多個第二焊球配置于該些暴露出來的第一焊球上；進行一第二回焊，以將該些第二焊球固著于該些暴露出來的第一焊球上；以及進行一單體化切割步驟，以將該些芯片單體化。
2.如權利要求1所述的晶片級芯片尺寸封裝工藝，其特征是，將多個第一焊球配置于該些芯片上之前更包括下列步驟形成一第一介電層，該第一介電層配置于每一該些芯片的該主動區域上；形成一第二介電層，該第二介電層配置于該第一介電層上，且該第二介電層將該第一介電層包覆；形成多個球底金屬層，該些球底金屬層配置于該第二介電層上；其中，該第一介電層與該第二介電層中具有一重配置線路，該重配置線路將該些焊墊與該些球底金屬層電性連接。
3.如權利要求2所述的晶片級芯片尺寸封裝工藝，其特征是，將多個第一焊球配置于該些芯片上之前更包括將一助焊劑涂布于該些球底金屬層上。
4.如權利要求2所述的晶片級芯片尺寸封裝工藝，其特征是，將多個第一焊球配置于該些芯片上之前更包括將一具有幫助焊接功能的焊料涂布于該些球底金屬層上。
5.如權利要求1所述的晶片級芯片尺寸封裝工藝，其特征是，將多個第一焊球配置于該些芯片上之前更包括下列步驟形成一第一介電層，該第一介電層配置于每一該些芯片的該主動區域上；形成多個球底金屬層，該些球底金屬層配置于該第一介電層上；其中，該第一介電層中具有一重配置線路，該重配置線路將該些焊墊與該些球底金屬層電性連接。
6.如權利要求5所述的晶片級芯片尺寸封裝工藝，其特征是，將多個第一焊球配置于該些芯片上之前更包括將一助焊劑涂布于該些球底金屬層上。
7.如權利要求1所述的晶片級芯片尺寸封裝工藝，其特征是，該預切割步驟所使用切割刀的刀寬大于該單體化切割步驟所使用切割刀的刀寬。
8.如權利要求1所述的晶片級芯片尺寸封裝工藝，其特征是，該預切割步驟所形成的溝渠深度為介于該晶片厚度的1/3～1/2之間。
9.如權利要求1所述的晶片級芯片尺寸封裝工藝，其特征是，將多個第二焊球配置于該些暴露出的第一焊球上之前更包括將一助焊劑涂布于該些暴露出的第一焊球上。
10.一種晶片級芯片尺寸封裝結構，至少包括一芯片，至少一介電層，多個球底金屬層，多個第一焊球，一應力緩沖層，多個第二焊球，其特征是，所述芯片具有一主動區域以及一環繞于該主動區域外的邊緣區域，該主動區域上配置有多個焊墊以及一用以保護該芯片表面并將該些焊墊暴露的保護層，其中該芯片于該邊緣區域的厚度小于該芯片于該主動區域的厚度；所述介電層配置于該主動區域上，該介電層中具有一重配置線路層；所述球底金屬層通過該重配置線路層與該些焊墊電性連接；所述多個第一焊球配置在該些球底金屬層上，該些第一焊球以該些球底金屬層為基座連接；所述應力緩沖層配置于該芯片上，以將該些第一焊球包覆并將該些第一焊球部份暴露；所述該些第二焊球配置于該些第一焊球的暴露的部份上。
11.如權利要求10所述的晶片級芯片尺寸封裝結構，其特征是，該邊緣區域厚度與該主動區域厚度的差介于該芯片厚度的1/3～1/2之間。
12.如權利要求10所述的晶片級芯片尺寸封裝結構，其特征是，該些第一焊球研磨后加上該些第二焊球總高介于300微米至700微米之間。
13.如權利要求10所述的晶片級芯片尺寸封裝結構，其特征是，該第二介電層上更配置有該些球底金屬層。
14.如權利要求10所述的晶片級芯片尺寸封裝結構，其特征是，該至少一介電層包括一第一介電層，該第一介電層配置于該主動區域上；一第二介電層，該第二介電層配置于該第一介電層與該主動區域上，并將該第一介電層包覆；以及其中，該第一介電層與該第二介電層中具有該重配置線路層，該除配置線路層用于將該些焊墊與該些球底金屬層電性連接。
15.一種晶片級芯片尺寸封裝結構，至少包括一芯片，多個球底金屬層，多個第一焊球，一應力緩沖層，多個第二焊球，其特征是，所述芯片具有一主動區域以及一環繞于該主動區域外的邊緣區域，該主動區域上配置有多個焊墊以及一用以保護該芯片表面并將該些焊墊暴露的保護層，其中該芯片于該邊緣區域的厚度小于該芯片于該主動區域的厚度；所述多個球底金屬層配置于該第二介電層上；所述多個第一焊球配置于該些球底金屬層上，該些第一焊球以該些球底金屬層為基座連接；所述應力緩沖層配置于該芯片上，以將該些第一焊球包覆并將該些第一焊球的該平面部份暴露；所述該些第二焊球配置于該些第一焊球的暴露平面部份上。
16.如權利要求15所述的晶片級芯片尺寸封裝結構，其特征是，該邊緣區域厚度與該主動區域厚度的差介于該晶片厚度的1/3～1/2之間。
17.如權利要求15所述的晶片級芯片尺寸封裝結構，其特征是，第一焊球研磨后加上第二焊球總高例如介于300微米至700微米之間。
全文摘要
一種晶片級芯片尺寸封裝主要是由一芯片、至少一介電層、一應力緩沖層、多個第一焊球以及多個第二焊球所構成。通過封裝體中上層介電層包覆下層介電層的結構以改善兩介電層之間剝離的現象，并通過應力緩沖層與芯片之間的階梯式結構，進一步改善應力緩沖層的剝離現象以及水氣滲入封裝體的幾率。此外，本發明也提出一種上述結構的制作方法。
文檔編號H01L21/02GK1414618SQ01136689
公開日2003年4月30日 申請日期2001年10月26日 優先權日2001年10月26日
發明者蔡金英, 宋明忠, 葉云賢, 大井政幸 申請人:華治科技股份有限公司