專利名稱：具有淺接面的非揮發性內存的制造方法
技術領域：
本發明是有關于一種集成電路組件的制造方法，且特別是有關于一種具有淺接面(shallow junction)的非揮發性內存(non-volatile memory)的制造方法。
公知只讀存儲器是由一個具有復數個存儲單元的陣列形成，其中每一個存儲單元具有一金氧半場效晶體管。典型的只讀存儲器組件，是由復數個幾乎平行而且間隔排列的擴散區(diffusion regions)形成埋入式位線的陣列(array of buried bit lines)；而字線的陣列形成于基底上，其延伸的方向通常與埋入式位線的陣列垂直。位線與字線的交叉點是形成只讀存儲器存儲單元的位置。最常見的只讀存儲器的位線作為內存場效晶體管的源極/漏極區(source/drain regions)。
當高密度內存的需求愈來愈高時，半導體工業必須制造尺寸愈來愈小的半導體組件，以達成超高密度半導體組件的制作。若位于集成電路中的晶體管愈來愈小，具有淺源極/漏極延伸區(shallowsource/drain extensions)的晶體管則變得更加難以制造。
典型制造淺摻雜區的技術利用一離子束(ion beam)將一摻質淺層植入半導體基底中。一般公知的離子摻雜加工過程是將摻質原子離子化并加速，以使摻質原子植入于半導體基底中。然而，以公知的離子植入技術應用于制造具有淺接面深度(shallow junction depths)的源極漏極延伸區時，將使得晶體管容易發生短信道效應(short channel effects)。而且，離子植入加工過程也會使得半導體基底的晶格遭受損害。就淺摻雜區而言，因為摻雜區的尺寸相當小，因此離子植入加工過程對基底造成的損害將產生更嚴重的結果。舉例而言，因為摻雜區的尺寸相當小，離子植入加工過程對于源極及漏極區的損害可能會導致漏電流的增加以及晶體管臨界電壓(threshold voltage)的roll-off效應增加，而因此降低了晶體管的效能。再者，半導體基底因離子植入加工過程而產生的點缺陷(point defects)可能造成摻質(dopant)更容易擴散，即所謂瞬時快速擴散(transient enhanced diffusion，TED)。此一擴散作用經常使源極/漏極延伸區垂直延伸至半導體基底中，使得淺層的源極/漏極延伸區難以維持。
根據上述本發明的目的形成的具有淺接面的非揮發性內存，包括在一存儲單元區中形成復數個內襯堆棧結構(liner stack structures)，其中每一個內襯堆棧結構包括一電子捕捉層(electron-trapping layer)與一導電層(conductive layer)。復數個摻雜間隙壁(doped spacers)形成于內襯堆棧結構的側壁上。接著，在內襯堆棧結構之間的基底中形成埋入式位線。然后，再進行一熱處理使摻質從摻雜間隙壁擴散至鄰接埋入式位線的基底中。
由于本發明的淺接面的形成方法并非利用公知的離子植入技術，因此可以減緩半導體基底的晶格因植入加工過程所造成的損害，也可以消除因晶體管漏電流(current leakage)增加以及臨界電壓的roll-off效應增加而導致晶體管效能降低的現象。再者，半導體基底因離子植入加工所產生的點缺陷，而造成摻質易于擴散并延伸至半導體基底中的現象也可被避免，因此可維持淺源極/漏極延伸區。
圖1E根據圖2的II-II聯機繪示的部分存儲單元區前端的剖面圖。
圖2為相同于圖1D的存儲單元區的俯視圖。
附圖標記說明100基底102存儲單元區104周邊電路區106隔離結構108氧化硅/氮化硅/氧化硅(ONO)層110柵氧化層112、124多晶硅層114堆棧結構116摻雜間隙壁118埋入式位線120淺源極/漏極延伸區122介電材料126字線128介電層130晶體管柵極結構132輕摻雜源極/漏極區134重摻雜源極/漏極區136間隙壁138自動對準金屬硅化物(Salicide)層圖1A-1E為根據本發明一實施例的制造一嵌入式非揮發性內存的剖面圖。如圖1A所示，基底100包括一存儲單元區(memory cellregion)102及一周邊電路區(periphery circuit region)104，而隔離結構(isolation structures)106用以隔離存儲單元區102及周邊電路區104以及其它組件。隔離結構106例如是場氧化層(field oxide，FOX)或淺溝渠隔離結構(shallow trench isolation，STI)。一氧化硅/氮化硅/氧化硅(oxide/nitride/oxide，ONO)層108形成于存儲單元區102中。形成氧化硅/氮化硅/氧化硅層108的方法，例如是在存儲單元區102與周邊電路區104中依序在基底100上形成一氧化硅層及一氮化硅層。接著進行一濕式氧化加工，以在氮化硅層上形成一氧化硅層。接著，將此一氧化硅層、氮化硅層與氧化硅層加以定義，以在存儲單元區104中形成一隧穿氧化層(tunneling oxide layer)、一氮化硅電子捕捉層與一氧化硅介電層。接著，在周邊電路區104中暴露的基底100上形成一柵氧化層110。柵氧化層110例如是一厚度為80-100埃的薄氧化層，形成的方法例如是對基底100進行熱氧化而形成。
請同樣參考圖1A，在基底100上形成一多晶硅層112并覆蓋住存儲單元區102與周邊電路區104。將存儲單元區102的多晶硅層112與ONO層108加以定義，而形成復數個柵極結構114。
接著，在存儲單元區102中的基底100與柵極結構114上形成一間隙壁層(未圖標)，此一間隙壁層基本上是一具有一摻質的氮化硅層。此一摻質例如是砷離子(arsenic ions)或磷離子(phosphorous ions)，可以用許多不同的方法使其摻入間隙壁層中。其中一種作法是先將間隙壁層形成于基底100上，接著將摻質植入(implanted into)該間隙壁層中。另外一種作法是，同時(in situ)沉積摻質與一間隙壁層的材料而形成間隙壁層。而另外的一種作法是，可以沉積一具有摻質的材料以形成間隙壁層。
將部分的間隙壁層移除，而在堆棧結構114的側壁上形成摻雜間隙壁116。可以用公知蝕刻的技術將部分的間隙壁層移除。
請參閱圖1B，一摻質例如是砷離子，植入位于間隙壁116側邊的基底100中，以在基底100中形成一埋入式位線118。接著，使摻雜間隙壁116中的摻質擴散至基底100中，以形成淺源極/漏極延伸區120。源極/漏極延伸區120是與埋入式位1118鄰接并向柵極結構(gatestructure)114下方延伸一小段距離。
由對基底100加熱的方式，將摻質由重摻雜的間隙壁116中擴散出去。此一擴散作用可利用例如是快速熱處理(rapid thermal processing，RTP)完成。在此一加工過程中，將基底100置于一相當高的溫度中，例如是1000℃，經過一相當短的時間，例如是30至60秒，以適當地控制摻質的擴散。
如圖1C所示，接著，將摻雜間隙壁116移除。將一介電材料122填入位于柵極結構114間的空隙(space)。移除摻雜間隙壁116的方法例是利用磷酸(H3PO4)而以濕蝕刻(wet etching)方式移除。填入柵極結構114間的介電材料122包括氧化硅。另一種做法是，將摻雜間隙壁116加以保留，而將介電材料122填入摻雜間隙壁116間的空隙中。
接著，如圖1D所示，在存儲單元區102與周邊電路區104中形成一多晶硅層(polysilicon layer)124。形成多晶硅層124的方法例如是化學氣相沉積法(chemical vapor deposition)。然后，將存儲單元區102中的多晶硅層124加以定義，以形成一字線126。圖2為相同于圖1D的存儲單元區的俯視圖，其中圖1D為根據圖2的I-I聯機繪示的部分存儲單元區的剖面圖。
接著請參閱圖1E，為根據圖2的II-II聯機的部分存儲單元區前端的剖面圖，以及周邊電路區的剖面圖。如圖1E所示，一介電層128形成于存儲單元區102中，并填入字線126間的空隙。介電層128例如是一氧化硅層，形成的方法例如是化學氣相沉積法。
請同樣參考圖1E，定義周邊電路區104中的多晶硅層112以及124，以形成復數個晶體管柵極結構130。對周邊電路104中的基底100進行一雙重植入加工過程(double implant process)，以在晶體管柵極結構130側壁上的間隙壁136的側邊形成輕摻雜源極/漏極區(lightly dopedsource/drain regions)132以及重摻雜源極/漏極區(heavily dopedsource/drain regions)134。
接著，在周邊電路104中的晶體管柵極結構130與源極/漏極區134上，以及在存儲單元區102的字線126上，形成自動對準金屬硅化物(Salicide)層138。自動對準金屬硅化物層138形成的方法是在基底100上沉積一金屬層，例如是一金屬鎢層(tungsten layer)。接著，進行一熱處理，引發金屬層與源極/漏極區134、晶體管柵極結構130以及字線126間的反應，以分別在各層上形成自動對準金屬硅化物層138。
根據本發明上述的實施例，場效晶體管的淺源極/漏極延伸區是利用固態擴散的方式形成，其中摻質由重摻雜間隙壁中擴散出去，而進入位于柵極結構下方一小段距離的基底中。半導體基底的晶格結構因植入加工過程而造成的損害，以及因此產生漏電流的增加與晶體管臨界電壓roll-off效應增加的問題，都將可以由本發明加以解決。同樣的，也可避免半導體基底因離子植入加工過程而造成的點缺陷，而導致摻質瞬時快速擴散入基底的問題。
雖然本發明已以一實施例說明如上，然其并非用以限定本發明，任何熟悉此技藝者，在不脫離本發明的精神和范圍內，當可作各種的更動與潤飾，因此本發明的保護范圍當以權利要求為準。
權利要求
1.一種具有淺接面的非揮發性內存的制造方法，其特征為包括提供一基底，該基底中形成有復數個內襯堆棧結構，其中每一內襯堆棧結構包括一電子捕捉層與一導電層；在該些內襯堆棧結構的側壁上形成復數個摻雜間隙壁，該些摻雜間隙壁中具有一摻質；在該些內襯堆棧結構間的該基底中形成復數個埋入式位線；以及使該些摻雜間隙壁中的該摻質擴散至基底中，以在該些摻雜間隙壁下方的該基底中形成復數個源極/漏極延伸區。
2.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為該些摻雜間隙壁包括一摻雜氮化硅層。
3.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為在該些摻雜間隙壁中的該摻質包括砷離子。
4.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為在該些摻雜間隙壁中的該摻質包括磷離子。
5.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為使該些摻雜間隙壁中的該摻質擴散至基底中的步驟包括進行一熱處理。
6.如權利要求5所述的具有淺接面的非揮發性內存的制造方法，其特征為該熱處理包括一快速熱處理，該快速熱處理在1000℃左右進行30至60秒左右。
7.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為該氮化硅層夾在兩層氧化硅層之間。
8.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為該導電層的材料包括摻雜多晶硅。
9.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為該摻雜間隙壁的形成方法沉積一間隙壁材料層覆蓋在該基底上，然后再將該摻質植入該間隙壁材料層中。
10.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為該摻雜間隙壁的形成方法是沉積一間隙壁材料層覆蓋在該基底上，并同時將該摻質沉積于該間隙壁材料層中。
11.如權利要求1所述的具有淺接面的非揮發性內存的制造方法，其特征為該摻雜間隙壁是利用一具有該摻質的材料形成。
12.一種制造一嵌入式非揮發性內存的方法，其特征為提供一基底，該基底中包括有一存儲單元區以及一周邊電路區，該方法包括分別在該存儲單元區中以及在該周邊電路區中形成一氧化硅-氮化硅-氧化硅的結構與一柵極氧化層；在該存儲單元區中與該周邊電路區中的該基底上形成一導電層；定義該存儲單元區中的該氧化硅-氮化硅-氧化硅的結構與該導電層，以形成一柵極結構；在該柵極結構的側壁上形成一摻雜間隙壁；在該摻雜間隙壁側邊的該基底中形成一埋入式位線；使一摻質從該摻雜間隙壁中擴散至該基底，而在該柵極結構下方形成一淺源極/漏極延伸區；形成一介電層，該介電層填入該存儲單元區中的間隙；以及在該基底上形成一導電層，圖案化該導電層，以分別在該存儲單元區與該周邊電路區形成一字線與一晶體管柵極。
13.如權利要求12所述的制造一嵌入式非揮發性內存的方法，其特征為從該摻雜間隙壁擴散出的該摻質包括砷離子。
14.如權利要求12所述的制造一嵌入式非揮發性內存的方法，其特征為從該摻雜間隙壁擴散出的該摻質包括磷離子。
15.如權利要求12所述的制造一嵌入式非揮發性內存的方法，其特征為使一摻質從該摻雜間隙壁中擴散出去的步驟包括進行一快速熱處理。
16.如權利要求15所述的制造一嵌入式非揮發性內存的方法，其特征為該快速熱處理是在一溫度為1000℃左右下進行30至60秒鐘左右。
17.如權利要求12所述的制造一嵌入式非揮發性內存的方法，其特征為該埋入式位線以離子植入的方式形成。
18.如權利要求12所述的制造一嵌入式非揮發性內存的方法，其特征為該摻雜間隙壁的形成方法是沉積一間隙壁材料層覆蓋在該基底上，然后再將該摻質植入該間隙壁材料層中。
19.如權利要求12所述的制造一嵌入式非揮發性內存的方法，其特征為該摻雜間隙壁的形成方法是沉積一間隙壁材料層覆蓋在該基底上，并同時將該摻質沉積該間隙壁材料層中。
20.如權利要求12所述的制造一嵌入式非揮發性內存的方法，其特征為該摻雜間隙壁是利用一具有該摻質的材料形成。
全文摘要
一種具有淺接面的非揮發性內存的制造方法，其中一柵極結構形成于一基底上，此一柵極結構包括有一電子捕捉層及一導電層。一摻雜間隙壁形成在柵極結構的側壁上。接著，多條埋入式位線形成于該柵極結構側邊的基底中。然后，進行一熱處理，使摻質由摻雜間隙壁中擴散至鄰接埋入式位線的基底中。
文檔編號H01L21/8246GK1419282SQ0113477
公開日2003年5月21日 申請日期2001年11月12日 優先權日2001年11月12日
發明者郭東政, 黃守偉, 劉建宏, 潘錫樹 申請人:旺宏電子股份有限公司