專利名稱：單片集成的電感的制作方法
技術領域：
本發明涉及一種尤其可應用于MRAM裝置的單片集成電感。
背景技術：
盡管電感是電路中的重要元件且在電路中經常是不可缺少的，但迄今還沒有研制出單片集成的電感。具體地講，在集成電路中電感是用與該集成電路有關的分散元件構成的。
對于需要磁場并由此需要電感的集成電路，其例子為必要時具備選擇晶體管的MRAM裝置。這種MRAM裝置具有由矩陣形布置的存儲單元構成的存儲單元區，所述的存儲單元譬如包括由硬磁層、隧道勢壘層和軟磁層組成的疊層。該疊層設置在位于字線和位線之間的交叉點處，其中所述位線以一定的間隔垂直于所述字線延伸。流經字線和位線的電流將產生磁場，該磁場可以改變每次所選定的存儲單元的軟磁層磁化方向，使得該方向平行或反平行于所述硬磁層的磁化方向。同軟磁層相對于硬磁層的反平行磁化相比，這些層的平行磁化可以使所述疊層具有更低的電阻值。于是，所述疊層的不同電阻值可以被引作信息單元“0”或“1”。
由于集成電路的進一步小型化，那些產生用于確立軟磁層磁化方向的磁場的、所選存儲單元的字線和位線是具有極小尺寸的導電線，這些尺寸只適用于mA級范圍內的、提供相應較弱磁場的電流，因此這給可靠地確定軟磁層中的磁化方向帶來了問題。換句話說，此處借助集成的線圈來產生局部較強的磁場是非常有用的，尤其可以利用線圈匝數來把磁場強度置為所需的大小。
發明內容
因此本發明的任務在于，創造一種可單片集成的電感，它尤其可以有利地應用于MRAM裝置。
根據本發明，該任務由具有權利要求1特征部分的可單片集成的電感來實現。
本發明的優選擴展方案由從屬權利要求給出。
為此，本發明創造了一種單片集成的電感，它包括多個相互交替的導電層和絕緣層、以及穿過所述絕緣層把所述導電層相互連接起來的觸點，其中所述的導電層和絕緣層被上下錯開地疊放，且所述的絕緣層被構造成全平面的，其中在每個導電層內，另外還用一種附加的絕緣層來代替中心區和與該中心區相關的邊緣區，其中位于相繼的導電層內的邊緣區還被相互錯位，以及其中位于相繼的各層之間的所述觸點總是在這些層之間被放置在靠近所述邊緣區的區域。
因此，本發明可單片集成的電感利用由導電層和絕緣層組成的層序列構成了一個線圈，其覆蓋面積由“9F”給出，其中F定義了最小的結構尺寸。這種層序列可以毫無問題地譬如利用普通的CMOS工藝來實現，其方式為，譬如由二氧化硅制成的絕緣層和譬如由多晶硅制成的導電層被上下錯開地疊放，其中所述的觸點譬如采用鋁。
通過在中心區設置一個溝槽，并在其中放入由硬磁層、隧道勢壘層和軟磁層組成的疊層，由此可以構造一種MRAM單元。該疊層通過構成所述中心區的附加絕緣層的剩余邊緣而與所述由絕緣層和導電層構成的層序列電隔離開，并且被構成線圈的該層序列包圍住，這樣，當由所述層序列構成的線圈被施加一個電流強度為mA級范圍的相應信號時，在所述的疊層內可以產生足夠強的磁場。
如果在所述相繼的導電層內如此地錯位所述的邊緣區，使得通過所述觸點相互連接的導電層形成一種線圈形的結構，那么便可以獲得非常有效的線圈。在此，這些邊緣區可以以均勻的角度順時鐘或逆時針地相互錯位。當一共設立4個導電層，而運4個導電層又由三個中間絕緣層相互隔開時，所述的角度可以約為90°。
位于所述溝槽內的疊層也被稱為GMR(巨磁阻)。GMR在該溝槽內的垂直布置可以采用如下單元，即該單元只有幾μm長，同時其需要的面積極少。
所述的溝槽可以毫無問題地譬如利用深腐蝕(深溝槽腐蝕)而被裝入到所述的中心區，其中，位于中心區的附加絕緣層和隔離它們的絕緣層的二氧化硅被除掉。
下面借助附圖來詳細闡述本發明。其中圖1示出了由導電層和絕緣層構成的層序列的剖面圖，圖2a～2g用俯視圖示出了所述層序列的導電層(圖2a～2d)和絕緣層(2e～2g)，其中為了便于說明，所述的絕緣層是用陰影線畫出的，圖3a和3b用剖面圖示出了具有附加GMR疊層的層序列，所述疊層處于兩種磁化狀態，即平行磁化(圖3a)和反平行磁化(圖3b)，以及圖4a和4b示出了用于說明兩種邏輯狀態、也即“接通”(圖4a)和“關斷”(圖4b)的GMR疊層圖。
具體實施例方式
圖1示出了由導電層P1、P2、P3、P4和絕緣層I1、I2、I3組成的層序列，所述的絕緣層分別位于所述的導電層之間，使得譬如絕緣層I1位于導電層P1和P2之間，絕緣層I2位于導電層P2和P3之間，以及絕緣層I3位于導電層P3和P4之間。所述的絕緣層譬如可以采用二氧化硅，而用于所述導電層的合適材料是可以摻雜的多晶硅。顯然也可以選用其它的材料，譬如用鋁作為所述的導電層，以及用氮化硅作為所述的絕緣層。
在圖2a～2g中分別以俯視圖形式示出了導電層P4(圖2a)、P3(圖2b)、P2(圖2c)、P1(圖2d)以及絕緣層I3(圖2e)、I2(圖2f)、I1(圖2g)。所述的導電層還包括用于導電層P4的附加絕緣層ZI4、用于導電層P3的ZI3、用于導電層P2的ZI2和用于導電層P1的ZI1。這些附加絕緣層ZI1、ZI2、ZI3和ZI4均由中心部分M1～M4和邊緣部分R1～R4組成。需指出的是，為便于說明，在圖1沒有表示這些附加絕緣層ZI1～ZI4。同樣也沒有示出觸點K43、K32和K21，這些觸點分別穿過所述絕緣層I3、I2和I1內的相應穿孔而把所述的導電層P4和P3、導電層P3和P2、導電層P2和P1相互連接起來。
從圖2a～2d可以看出，所述層序列中附加絕緣層ZI1～ZI4的中心部分M1～M4均位于相同的位置，使得在該層序列的中心區內利用位于中間的絕緣層I1～I3形成一個連續的絕緣區。相反，各個附加絕緣層ZI1～ZI4的邊緣區R1～R4是相互錯位地循環布置的，使得最終在所述的層序列內由所述的導電層P1～P4構成一種線圈形的結構。這意味著所述的邊緣區R1～R4是相互錯位地布置的，其中此處的相鄰邊緣區相對于中心區M1～M4而在相互間有一個90°的角。優選地，該角度為360°/n，其中n為所述導電層的數目，也即所述線圈的“匝數”。
于是，圖1和2a～2g所示的電感一共由4個導電層P1～P4、三個位于中間的絕緣層I1～I3、以及附加絕緣層ZI1～ZI4組成。顯然，也可以設置更多或更少的導電層、絕緣層和相應的附加絕緣層。但重要的是，所述導電層P1～P4必須通過將它們連接起來的觸點K21、K32和K43最終形成線圈形的結構，該結構表現為一個在所述中心區產生較強磁場的線圈。
所述的導電層P1～P4和絕緣層I1～I3可以毫無問題地譬如通過蒸鍍來構造。這同樣也適用于可通過腐蝕進行構造的附加絕緣層ZI1～ZI4。所述導電層P1～P4也可以通過腐蝕而形成所述線圈的輪廓。但是，顯然還可以采用其它工藝來制造該層序列的那些層。
圖3a和3b示出了圖1的層序列，其中此處在所述的中心區M內放入了一個由硬磁層HM、隧道勢壘層TB和軟磁層WM組成的疊層。在此，譬如通過腐蝕除掉所述附加絕緣層ZI1～ZI4和所述中間絕緣層I1～I3的中心區M1～M4，使得保留一個絕緣邊緣，由該絕緣邊緣將所述的軟磁層WM、隧道勢壘層TB和硬磁層HM同導電層P1～P4隔離開來。
經所述的導電層P1～P4流過一個電流I，該電流在中心區M內產生一個磁場。由該磁場調整所述軟磁層WM的磁化方向，使得該軟磁層根據電流I的流向而象圖3a所示那樣與硬磁層HM的磁化方向平行，或象圖3b那樣與硬磁層HM反平行。當所述層WM和HM平行磁化時，由所述層WM、TB和HM組成的疊層便為低電阻值，而反平行磁化則使該疊層產生高電阻值。該電阻值可以通過流經該疊層的電流i來進行測量和分析。
圖4a和4b再次示出了由硬磁層HM、隧道勢壘層TB和軟磁層WM組成的疊層，但此處位于現有MRAM中的疊層是處于字線WL和位線BL之間，并通過該字線和位線寫入和讀出。
如果在現有的MRAM裝置中使用圖3a和3b的層序列，那么電流I譬如經過字線WL和位線BL被寫入到所述的單元中，而讀電流i則通過可平行于字線WL或平行于位線BL的附加線路被輸出。
本發明單片集成的電感還有一個較大的優點，就是所述由導電層P1～P4和絕緣層I1～I3組成的層序列可以毫無問題地裝設在一個半導體上。于是，可以在該半導體內為各個存儲單元埋入晶體管，使得各個存儲單元均能配備開關晶體管。
參考符號清單P1～P4 導電層I1～I3 絕緣層ZI1～ZI4附加絕緣層M1～M4 中心區R1～R4 邊緣區K21，K32，K43 觸點WM 軟磁層TB 隧道勢壘層HM 硬磁層I 由導電層和絕緣層組成的層序列中的電流i 由軟磁層、隧道勢壘層和硬磁層構成的疊層中所通過的電流BL 位線WL 字線
權利要求
1.單片集成的電感，包括多個相互交替的導電層(P1～P4)和絕緣層(I1～I3)、以及穿過所述絕緣層(I1～I3)把所述導電層(P1～P4)相互連接起來的觸點(K21，K32，K43)，-其中所述的導電層(P1～P4)和絕緣層(I1～I3)被上下錯開地疊放，且所述的絕緣層(I1～I3)被構造成全平面的，-其中在每個導電層(P1～P3)內，另外還用一種附加的絕緣層來代替中心區(M1～M4)和與該中心區相關的邊緣區(R1～R4)，-其中位于相繼的導電層(P1～P4)內的邊緣區(R1～R4)被還相互錯位，以及-其中位于相繼的導電層(P1～P4)之間的所述觸點(K21，K32，K43)總是在這些導電層之間被放置在靠近所述邊緣區(R1～R4)的區域，其特征在于在所述的中心區(M)內設有一種用構成MRAM單元的GMR材料(WM，TB，HM)進行填充的溝槽。
2.如權利要求1所述的單片集成電感，其特征在于所述的GMR材料由一種疊層組成，而所述的疊層由硬磁層(HM)、隧道勢壘層(TB)和軟磁層(WM)組成。
3.如權利要求1或2所述的單片集成電感，其特征在于位于相繼的導電層(P1～P4)內的所述邊緣區(R1～R4)被如此地相互錯位，使得通過所述觸點(K21，32，K43)相互連接的導電層(P1～P4)構成一種線圈形的結構。
4.如權利要求1～3之一所述的單片集成電感，其特征在于所述邊緣區(R1～R4)被沿順或逆時針相互錯位一個均勻的角度。
5.如權利要求1～4之一所述的單片集成電感，其特征在于所述的角度為90°。
6.如權利要求1～5之一所述的單片集成電感，其特征在于所述的導電層(P1～P4)由多晶硅組成。
7.如權利要求6所述的單片集成電感，其特征在于所述的多晶硅進行了摻雜。
8.如權利要求1～7之一所述的單片集成電感，其特征在于所述由導電層(P1～P4)和絕緣層(I1～I3)組成的層序列被裝設在一個半導體上。
全文摘要
本發明涉及一種單片集成的電感,它由一個用導電層(P1～P4)和絕緣層(I1～I3)構成的層序列組成,所述的導電層和絕緣層相互交替地上下錯開疊放,其中如此地構造所述的導電層(P1～P4),使得它在一個可以裝設GMR材料(WM,TB,HM)的中心區周圍形成一種線圈形結構。
文檔編號H01F17/02GK1339826SQ0112574
公開日2002年3月13日 申請日期2001年8月21日 優先權日2000年8月21日
發明者A·貝尼迪克斯, G·布勞恩, H·菲舍, B·克萊恩, S·屈尼 申請人:因芬尼昂技術股份公司