專利名稱：帶有可控硅整流器的保護器件的制作方法
技術領域：
本發明的領域本發明涉及半導體的領域，更具體地說，涉及包含在集成電路中的保護器件。該保護器件用于保護電子裝置防止電壓和電流躍變(transient)，例如由可控硅整流器的構成。
本發明的背景技術眾所周知，通過利用CMOS(互補金屬氧化物半導體)制造技術制造的集成電路易于受到例如由于與人體相接觸引起的靜電放電(ESD)的影響。當發生ESD時，高的電壓躍變(或高的電流躍變)進入到集成電路芯片中并例如以破壞柵極氧化物層或者引起溝道短路的形式使其中發生物理損傷。
已經研究開發一些用于保護包含雙極型晶體管、場效應器件以及集成電路的半導體器件的技術，以避免因ESD影響而損壞。這些保護技術通常采取位于在集成電路芯輸入和輸出區域的二極管或晶體管電路的形式。
作為保護器件一種流行的形式，在保護集成電路時已經利用可控硅整流器(SCR)。SCR較低的觸發電壓有益于增強防止躍變電致損傷例如靜電放電(ESD)的保護性能。在很多參考文獻中提出這些SCR方案，例如4400711、4484244、4633283或5012317號的美國專利。參照
圖1A，該圖表示一種公知的低壓SCR結構(如在5012317號的美國專利中所公開的)，當外部焊點(pad)的電壓變高時，寄生的PNP雙極型晶體管Q2導通。晶體管Q2向襯底1提供空穴，由于空穴的注入，寄生的NPN雙極型晶體管Q1的基極發射極電壓變高，于是晶體管Q1導通。接著，過大的ESD放電電流通過形成該總成的PNPN路徑的SCR電路，這樣，來自的Vss端13的電子通過襯底1注入到N型阱3。使由N型阱3和P型襯底1形成的NP結受到反偏置，NP結的擊穿電壓與SCR的觸發電壓(或閥值電壓)有關。
隨著CMOS電路一直在提高集成度，因此尺寸不斷降低，圖1A中所示的SCR作為保護器件的作用越來越小。而觸發電壓通常位于在從25伏到70伏的范圍內，主要的部分出現在較高電平的范圍，這是因為整個SCR的觸發導通至少發生在NP結擊穿之后。因此，隨著密度的增加，對于該電路更可能由于高的觸發電壓在SCR起作用之前的躍變而受到損傷。與圖1A中所示的SCR相對應的觸發電壓例如會接近約70伏。
過去已經考慮到降低SCR的觸發電壓，如在授予Rountree的4939616號、授予Avery的5072273號的美國專利中所公開的。在Rountree的實例中，N+區形成在N型阱(如圖1A中所示的3)和襯底(如圖1A中所示的1)的界面上，使得擊穿發生在N+區，以便降低其觸發電壓。在Avery的參考文獻中提供的實例，如圖1B中所示，除了形成在N型阱3和襯底1之上的N+區12(或P+區)以外，通過以電方式將形成在襯底1中的N+區7和P+區5兩者結合，下拉SCR的觸發電壓。雖然，這兩個實例對于在輸入焊點和地之間遇到躍變電壓或電流即正的躍變遍及PNPN結是有用的，但它們并不適合于在輸入焊點和電源電壓端之間出現的負的躍變提供高性能的ESD保護。假設，在輸入信號端(例如輸入焊點)和電壓源(例如電源電壓)端之間有ESD保護的條件下，標號13和15分別標注輸入焊點和電源電壓。不能由其形成用于分配負的躍變的PNPN結，因為由于它們強制襯底1和輸入焊點13短路。
本發明概述本發明的主要目的是提供一種具有降低的觸發電壓的可控硅整流器。
本發明的另一目的是提供一種具有降低的導通電壓的可控硅整流器，以便與其中按照低電壓的揮作相協調。
本發明的再一目的是提供一種可控硅整流器，其能夠在雙向放電回路中針對電壓和電流躍變提供保護。
本發明的再一目的是提供一種可控硅整流器，其適合于CMOS制造方法，無需附加掩膜步驟，并降低觸發電壓。
為了實現上述目的，根據本發明的一個方面，本發明的可控硅整流器包含一種用于降低觸發電壓的半導體器件，包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的半導體區；在該襯底中形成的具有第一導電性的與半導體區隔開的第一區；在該襯底中形成的具有第二導電性的與半導體區和第一區隔開的第二區；在該襯底中形成的具有第二導電性的與半導體區、第一區和第二區隔開的第三區；在該半導體區中形成的具有第二導電性的通過導電材料連接到第三區的第四區；在該半導體區中形成的具有第一導電性的與第四區隔開的第五區；在該半導體區中形成的具有第二導電性的與第四區和第五區隔開的第六區。第一區和第二區連接到第一端，第五區和第六區連接到第二端。一柵極層形成在第二區和第三區之間的表面之上并連接到第一端。
在第三區和第四區具有第一導電性的情況下，第四區通過導電材料連接到第三區，第一區和第二區分別連接到第一端和第二端，第五區和第六區連接到第三端。在上述情況下，在第四區和第五區之間的表面之上并連接到第三端的柵極層取代形成在第二區和第三區之間的表面之上且連接到第一端的柵極層。
按本發明的另一方面，一可控硅整流器包含具有第一導電性的半導體襯底；具有第二導電性的半導體區；在該襯底中形成的具有第一導電性的第一區；在該襯底中形成的具有第二導電性的第二區；在該半導體區中形成的具有第二導電性的與該襯底和半導體區之間的邊界隔開預定距離的第三區；在該半導體區中形成的具有第一導電性的的第四區；在該半導體區中形成的具有第二導電性的第五區；在該襯底中形成的具有第一導電性的與該襯底和半導體區之間的邊界隔開預定距離的第六區。
當正的躍變進入到其中時，第一區和第二區連接到第一端，第四區和第五區連接到第二端。當負的躍變進入到其中時，第一區和第二區分別連接到第一端和第二端，第四區和第五區連接到第三端。
本發明還提供一種用于ESD保護的雙向發電路徑。為此目的，一可控硅整流器包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的第一阱；在該第一阱中形成的具有第一導電性的第一區；在該第一阱中形成的具有第二導電性的第二區，與第一區一起連接到第一端；在該襯底中形成的具有第二導電性的第二阱，與第一阱隔開；在該第二阱中形成的具有第二導電性的第三區；在該第二阱中形成的具有第一導電性的第四區，與第三區一起連接到第二端。
為了降低雙向放電的SCR的觸發電壓，該可控硅整流器還包含在該第一阱中形成的具有第二導電性的第五區，與該襯底和第一阱之間的邊界隔開預定的距離或與之鄰近；以及在該第二阱中形成的具有第二導電性的第六區，與該襯底和第二阱之間的邊界隔開預定的距離。第五區和第六區可選擇地具有第一導電性。
按另一方面，一種可控硅整流器，包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的第一阱；在該第一阱中形成的具有第一導電性的第一區；在該第一阱中形成的具有第二導電性的第二區，與第一區一起連接到電源電壓；在該襯底中形成的具有第二導電性的第二阱，與第一阱隔開或相鄰；在該第二阱中形成的具有第二導電性的第三區；在該第二阱中形成的具有第二導電性的第四區，與第三區一起連接到輸入焊點；在第一阱和該襯底之上延伸的具有第二導電性的第五區；以及在第二阱和該襯底之上延伸的具有第二導電性的第六區。
按照關于用于ESD保護的雙向放電路徑的再一方面，一種可控硅整流器包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的第一阱；在該第一阱中形成的具有第一導電性的第一區；在該第一阱中形成的具有第二導電性的第二區，與第一區一起連接到第一端；在該襯底中形成的具有第二導電性的第二阱，與第一阱隔開；在該第二阱中形成的具有第二導電性的第三區；在該第二阱中形成的具有第一導電性的第四區，與第三區一起連接到第二端；在第一阱中形成的具有第二導電性的第五區，與襯底和第一阱之間的邊界隔開預定的距離；以及在第二阱中形成的具有第二導電性的第六區，與襯底和第二阱之間的邊界隔開預定的距離；在該襯底中形成的具有第一導電性的的第七區，與該襯底和第一阱之間的第一邊界隔開預定的距離；以及在該襯底中形成的具有第一導電性的第八區，與該襯底和第二阱之間的第二邊界隔開預定的距離。
附圖的簡要說明通過對附圖中所表示的本發明的各優選實例的更具體的介紹，使本發明的上述和其它目的、特點和優點將變得更明顯，其中在所有的圖中相同的字符代表相同的部分。附圖不必按照比例，而是在介紹本發明的原理時予以強調。
圖1A和1B是常規用于ESD保護的可控硅整流器(SCR)的斷面圖；圖2A和2B是根據本發明的第一實施例的SCR結構的斷面圖；圖3A和3B是根據本發明的第二實施例的SCR結構的斷面圖；圖4A和4B是根據本發明的第三實施例的SCR結構的斷面圖；圖5A到5C是根據本發明的第四實施例的SCR結構的斷面圖；圖6A到6E是根據本發明的在輸入焊點和電源焊點之間以及在輸入焊點和地之間對于雙向ESD保護具有對稱結構的SCR結構的斷面圖。
優選實施例的詳細描述下面詳細介紹由本發明人為了實施本發明的考慮的目前的最佳方式。應理解，對這些優選實施例的描述僅是說明性的，而不應認為是對本發明的限制。
本發明的實施例提出幾種類型的可用于ESD保護器件的SCR結構。根據這些結構可以在本發明的范圍內按可改變的配置實現其它各種改進。
圖2A和2B表示根據本發明的第一實施例實現的豎直斷面結構，其觸發電壓量級在30伏以下。圖2A中的結構適合于針對正的躍變提供保護。參照圖2A，在P型襯底21上的形成N型阱22，N型阱22包含N+(高摻N型雜質)區27和29以及P+(高摻P型雜質)區28。P+區28和N+區29通過導電材料例如一般金屬連接到外部焊點20。外部焊點20例如可以是輸入焊點和輸出焊點。
N型阱22中的N+區27利用導電材料31電連接到位于在N型阱22外側的并形成在襯底21中的N+區25。N+區25與另一N+區24和柵極層26一起形成N型MOS(金屬氧化物半導體)結構。N+區24形成在襯底21上并與也形成在襯底21上的柵極層26和P+區23一起電連接到VSS(襯底電壓或地電壓)焊點10。
按照如圖2A中所示的結構，可以提供一等值電路模型，其中N型阱22、P+區28和襯底21分別作為PNP雙極型晶體管Q2的基極、發射極和集電極工作而襯底21、N+區24和N型阱22分別作為NPN雙極型晶體管Q1的基極、發射極和集電極工作。因此，形成一代表用于將正的躍變從外部焊點20輸出到VSS焊點10的放電路徑的PNPN結，其由P+區28/N型阱22/P型襯底21/N+區24形成。標號Rs1代表在襯底21和P+區23之間的襯底21中的寄生電阻，而標號Rs2代表在襯底21和N型阱22之間的襯底21中的寄生電阻。標號Rw1代表在N+區29和N型阱之間的N型阱中的寄生電阻，而標號Rw2代表在N型阱22和襯底21之間的N型阱22中的寄生電阻。
N+區25還可以作為PNP雙極型晶體管Q2的集電極工作。因此，當在外部焊點20引起正的躍變時，由P+區28和N型阱22構成的PN結變為正向偏置，由N型阱22和襯底21構成的NP結變為反向偏置。這時，在由襯底21和通過N+區27連接到N型阱22的N+區25構成的PN結處發生工作擊穿。由于N+區25比N型阱22摻雜更重，在其中發生EPH(電子空穴對)再生的該結的擊穿電壓低于沒有N+區25的情況。降低擊穿電壓具有與降低SCR的觸發電壓相同的作用。此外，形成在N+區24和25之間溝道之上的柵極層26加速擊穿過程，這有助于降低觸發電壓。
圖2B中所示的結構進行了相似的改進針對高的負的躍變對集成電路提供保護。取代N+區25和27，P+區33和34形成在襯底21和N型阱22中。P+區33和34兩者通過導電材料例如金屬彼此電連接，P+區34和與P+區28和柵極層35一起形成P型MOS結構。在襯底21中形成的P+區23電連接到VSS焊點10，與之相似，在襯底21中形成的N+區24電連接到外部焊點20。P+區28、N+區29和柵極層35共同電連接到VCC(電源電壓)焊點30。除了寄生的雙極型晶體管Q2基極和發射極分別連接到VDD和VSS以外，按照圖2B中所示結構的等值晶體管電路的特征與圖2B中所示的相同。
當負的躍變施加到外部焊點20時，由N+區24和襯底21形成的NP結變為正向偏置，由襯底21和N型阱22形成的NP結變為反向偏置。在由N型阱22和通過P+區33連接到襯底21的P+區34形成的NP結處發生擊穿。由于P+區34比襯底21重摻雜，在該結(其中發生EPH再生)的擊穿電壓低于沒有P+區34的情況，因此降低了SCR的觸發電壓。形成在P+區34和28之間的溝道之上的柵極層35進一步加速擊穿過程。這有助于降低觸發電壓。
圖3A和3B中所示的結構是圖2A和2B中所示結構的改進形式。參照圖3A，該圖表示一種針對正的躍變的對N型SCR提供的保護，在襯底21中并靠形成P+區41并如上所述與在襯底21中類似形成的N+區25相接觸(下文稱為“對接”結構)。N+區25通過導電材料31電連接到形成在N型阱22中的N+區27。除了沒有柵極層26以外，圖3A所示實施例的結構與圖2A所示的相似。因此，在P+區41和連接到在N型阱22中形成的N+區27的N+區25之間形成的NP結處發生擊穿。
圖3A所示SCR的觸發電壓可以低于圖2A所示SCR的觸發電壓，這是因為在彼此接觸的P+區41和N+區25形成的NP結處發生擊穿，而圖2A所示擊穿發生在N+區25和襯底21之間。
圖3B表示P型SCR即圖3A所示N型SCR的的互補結構，是針對負的躍變的保護而設計的。在N型阱22中形成的P+區34通過導電材料36電連接到在襯底21中形成的P+區33，所形成的附加N+區47與在N型阱22中形成的P+區34相接觸。在襯底21中形成的P+區23連接到VSS焊點10，N+區24連接到外部焊點20。
當負的躍變進入到外部焊點20時，與如圖2B中所示其中P+區34和N型阱22之間發生擊穿的結構相比較，在彼此接觸的N+區47和P+區34的結處形成的NP結處發生擊穿。因此，圖3B所示SCR中所形成的觸發電壓電平低于圖2B所示SCR的觸發電壓電平。
作為第三實施例，圖4A和4B中表示導致降低觸發電壓的附加的SCR的構造。參照圖4A，與針對正的躍變提供保護的SCR相對應，柵極層51形成在襯底21和N型阱22的表面之上，在N+區24和52之間。N+區52形成在N型阱22中，位置相對接近N型阱22和襯底21之間的邊界。柵極層51與P+區23和N+區24一起連接到VSS焊點10，而P+區28和N+區29連接到外部焊點20。沒有偏置加到N+區52。柵極層51使N型阱22(N+區52)和襯底21之間的結處按低于常規情況下的電壓(圖1)發生擊穿。
參照圖4B，作為其構成針對的負的躍變P型SCR，柵極層57形成在襯底21和N型阱22的表面之上，在P+區55和56之間。柵極層55形成形成在襯底21中，位置相對接近N型阱22和襯底21之間的邊界。柵極層57與P+區56和N+區29一起連接到VCC焊點30，而P+區23連接到VSS焊點10，N+區24連接到可能施加負的躍變的外部焊點20。沒有偏置加到P+區55。與圖4A所示結構中的柵極層51的功能相類似，圖4B的柵極層57使襯底21(或P+區55)和N型阱22之間的結處按低于常規情況下的電壓(圖1)發生擊穿。
注意，提出圖2B、3B和4B中的結構針對負的躍變保護集成電路芯片，在襯底21中形成的P+區23連接到VSS焊點10，N+區24連接到外部焊點20。這種連接的目的是為防止襯底21和外部焊點20之間的短路。
圖5A到5C表示根據本發明的第四實施例的具有保護的SCR結構，通過調節阱-襯底的邊界與N+區或P+區之間的距離來降低SCR的觸發電壓。
參照圖5A，P+區61和N+區62分別形成在襯底21和N型阱22中，相對接近并面對阱-襯底的邊界X的一側。P+區61和N+區62之間的距離A變為一個用于確定其間的NP結最終形成的擊穿電壓參數，并適應設置在1-1.2微米的范圍內，用于使觸發電壓低于30伏。沒有偏置加到P+區61和N+區62。在襯底21中形成的P+區23和N+區24連接到VSS焊點10，而在N型阱22中形成的P+區28和N+區29連接到外部焊點20。當正的躍變施加在外部焊點20上時，在N+區62和P+區61之間形成的反向偏置的結處發生擊穿。考慮到觸發電壓是一個作為距離A的函數的變量(距離A越小，觸發電壓越低)，可以調節距離A到一最佳值，以便實現使觸發電壓至少低于30伏。
在圖5B和5C中，N+區62和P+區61分別形成在N型阱22和襯底21中，與阱-襯底的邊界X隔開的距離B的量級為0.5-0.6微米(圖5A中距離A的一半)。當正的躍變進入到外部焊點20時，分別在圖5B中的N+區62和襯底21之間的結處和在圖5C中的N型阱22和P+區61之間的結處分別發生擊穿。
雖然，圖5A到5C表示用于針對正的躍變的保護的SCR結構，但可以將這些結構安排與針對負的躍變的保護的結構連接，將P+區28和N+區29共同連接到VCC焊點30，按與圖2B、3B和4B相同的方式將P+區23和N+區24分別連接到VSS焊點10和外部焊點20。
圖6A到6E表示其它各種不同的SCR結構，它們相對于豎直中心線C是對稱的，具有一其中在外部焊點20和VCC焊點30之間以及在外部焊點20和VSS焊點10之間可獲得的ESD保護的雙向放電回路，并且其觸發電壓較低。
首先，參照圖6A和6B，在N型阱22(或第一N型阱)中形成的P+區28和N+區29共同連接到VCC焊點30(或在針對正的躍變的保護的情況下的外部焊點20)。除了N型阱22以外，另一N型阱72(或第二N型阱)形成在襯底21中的另外的區域，與N型阱22相對于豎直中心線C是對稱的。在N型阱72中形成的N+區73和P+區74共同連接到外部焊點20(在針對正的躍變的保護的情況下為Vss10)。當負的躍變進入外部焊點20時，從外部焊點20到VCC焊點30形成一用于的分布負的躍變的放電路徑，其由N+區73/N型阱72/襯底21/N型阱22/P+區28構成。當正的躍變進入外部焊點20時，從外部焊點20到VSS焊點10形成一用于的分布正的躍變的放電路徑，其由P+區28/N型阱22/襯底21/N型阱72/N+區73構成。
為了降低SCR的觸發電壓，形成N+區75以便延伸橫穿襯底21和N型阱22之間的邊界，以及對稱地形成N+區76以便延伸橫穿襯底21和N型阱72之間的邊界。由于N型阱72將P+區74與襯底21隔離，即使當負的躍變通過外部焊點20進入時，也不會在P+區74與襯底21之間形成短路。如上所述，可以由P+區78和79取代P+區75和76，如圖6中所示，以便實現降低觸發電壓。
在圖6B中，當在N型阱22中形成N+區62時，在N型阱72中形成N+區77，其與N型阱72和襯底21之間的邊界隔開距離B。可以看出，N型阱(22或72)的結構類似于如圖5B中所示的，它們是彼此左右側對稱的。圖6D表示圖6B中所示結構的對稱改進方案，相對于N型阱22取代P+區61如圖5C中所示的。在襯底21中形成P+區，其與N型阱72和襯底21之間的邊界隔開距離B。圖6E是綜合了圖6B和6D所示特征的對稱結構。在這種結構中，分別在N型阱72和襯底21中形成N+區76和P+區81，彼此隔開距離為A。與之相似，分別在N型阱22和襯底21中N+區62和P+區61，彼此隔開距離為A。N+區76、81和P+區62、61的位置相對于中心線C是對稱的。
如上所述，本發明提供一種先進的能夠降低觸發電壓的SCR結構。在調節所形成的觸發電壓時提供了靈活性(例如圖5A到5C中所示)。另外，可以在雙向放電路徑中實現針對正的躍變(例如外部焊點和之間VSS焊點)和負的躍變(例如外部焊點和之間VCC焊點)的ESD保護。此外，由于通過利用標準的CMOS制造方法，可以與其它常規作用(active)區一起形成作用區和柵極層，采用它們用于降低圖2A到6E中所示SCR的觸發電壓，而不必采用附加的掩膜步驟來構成用于降低觸發電壓的前述結構。
雖然已經參照本發明的實施例具體表示和介紹了本發明，但本技術領域的技術人員會理解，在不脫離由所提出的權利要求限定的本發明的構思和范圍的情況下，可對于其中的結構形式和細節進行各種改變。
權利要求
1.一種半導體器件，包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的半導體區；在該襯底中形成的具有第一導電性的第一區；在該襯底中形成的具有第二導電性的第二區；在該半導體區中形成的具有第二導電性的第三區，與襯底和半導體區之間的邊界隔開；在該半導體區中形成的具有第一導電性的第四區；在該半導體區中形成的具有第二導電性的第五區；其中第一區和第二區連接到第一端，第四區和第五區連接到第二端。
2.根據權利要求1所述的半導體器件，還包含一形成在第二區和第三區之間的表面之上并連接到第一端的柵極層。
3.根據權利要求1所述的半導體器件，還包含一在該襯底中形成并具有第二導電性的第六區，與該半導體區隔開，第一區和第二區通過導電材料連接到第第三區。
4.根據權利要求3所述的半導體器件，還包含一形成在第二區和第六區之間的表面之上并連接到第一端的柵極層。
5.根據權利要求3所述的半導體器件，還包含一形成在該襯底中的第七區，該第七區具有第一導電性并相鄰于第六區。
6.根據權利要求1所述的半導體器件，還包含一形成在該襯底中形成并具有第一導電性的第六區，與該半導體區、第一區和第二區隔開。
7.一種半導體器件，包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的半導體區；在該襯底中形成的具有第一導電性的第一區；在該襯底中形成的具有第二導電性的第二區；在該襯底中形成的具有第一導電性的第三區，與襯底和半導體區之間的邊界隔開；在該半導體區中形成的具有第一導電性的第四區；以及在該半導體區中形成的具有第二導電性的第五區；其中第一區連接到第一端，第二區連接到第二端，第四區和第五區連接到第三端。
8.根據權利要求7所述的半導體器件，其第一端連接到第二端。
9.根據權利要求7所述的半導體器件，還包含一形成在第三區和第四區之間的表面之上并通過導電材料連接到第三端的柵極層。
10.根據權利要求7所述的半導體器件，還包含一在該半導體區中形成并具有第一導電類型的第六區，與半導體區和襯底之間的邊界隔開，第四區和第五區連接到第三區。
11.根據權利要求10所述的半導體器件，還包含一形成在第六區和第四區之間的表面之上并通過導電材料連接到第三端的柵極層。
12.根據權利要求10所述的半導體器件，還包含一形成在相鄰于第六區的該半導體區中并具有第二導電性的第七區。
13.一種半導體器件，包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的第一阱；在該第一阱中形成的具有第一導電性的第一區；在該第一阱中形成的具有第二導電性的第二區，與第一區一起連接到第一端；在該襯底中形成的具有第二導電性的第二阱，與第一阱隔開；在該第二阱中形成的具有第二導電性的第三區；在該第二阱中形成的具有第二導電性的第四區，與第三區一起連接到第三端。
14.根據權利要求13所述的半導體器件，其中第一端是電壓源端，第二端是I/O信號端。
15.根據權利要求13所述的半導體器件，其中第一端是地端，第二端是I/O信號端。
16.根據權利要求13所述的半導體器件，還包含在第一阱和該襯底之上延伸的第五區；以及在第二阱和該襯底之上延伸的第六區，具有與第五區相似的導電性。
17.根據權利要求16所述的半導體器件，其中第五區和第六區具有第一導電性。
18.根據權利要求16所述的半導體器件，，其中第五區和第六區具有第二導電性。
19.一種半導體器件，包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的第一阱；在該第一阱中形成的具有第一導電性的第一區；在該第一阱中形成的具有第二導電性的第二區，與第一區一起連接到第一端；在該襯底中形成的具有第二導電性的第二阱，與第一阱隔開；在該第二阱中形成的具有第二導電性的第三區；在該第二阱中形成的具有第二導電性的第四區，與第三區一起連接到第二端焊點；在該第一阱中形成的具有第二導電性的第五區，與該襯底和第一阱之間的第一邊界隔開預定的距離；以及在該第二阱中形成的具有第二導電性的第六區，與該襯底和第二阱之間的第二邊界隔開預定的距離。
20.根據權利要求19所述的半導體器件，其中第一端是電壓源端，第二端是I/O信號端。
21.根據權利要求19所述的半導體器件，其中第一端是地端，第二端是I/O信號端。
22.一種半導體器件，包含具有第一導電性的半導體襯底；在該襯底中形成的具有第二導電性的第一阱；在該第一阱中形成的具有第一導電性的第一區；在該第一阱中形成的具有第二導電性的第二區，與第一區一起連接到第一端；在該襯底中形成的具有第二導電性的第二阱，與第一區隔開；在該第二阱中形成的具有第二導電性的第三區；在該第二阱中形成的具有第一導電性的第四區，與第三區一起連接到第三端；在該襯底中形成的具有第一導電性的的第五區，與該襯底和第一阱之間的第一邊界隔開第一預定的距離；以及在該襯底中形成的具有第一導電性的第六區，？與該襯底和第二阱之間的第二邊界隔開第一預定的距離。
23.根據權利要求22所述的半導體器件，還包含在該第一阱中形成的具有第二導電性的的第七區，與該襯底和第一阱之間的第一邊界隔開第二預定的距離；以及在該第二阱中形成的具有第二導電性的第八區，與該襯底和第二阱之間的第二邊界隔開第二預定的距離。
24.根據權利要求22所述的半導體器件，其中第一端是電壓源端，第二端是I/O信號端。
25.根據權利要求22所述的半導體器件，其中第一端是地端，第二端是I/O信號端。
全文摘要
一種用于降低觸發電壓的半導體器件,包含:具有第一導電性的半導體襯底;在襯底中形成的具有第二導電性的半導體區;在襯底中形成的具有第一導電性的第一區;在襯底中形成的具有第二導電性的與半導體區和第一區隔開的第二區;在襯底中形成的具有第二導電性的第三區;在半導體區中形成的具有第二導電性的通過導電材料連接到第三區的第四區;在半導體區中形成的具有第一導電性的第五區;在半導體區中形成的具有第二導電性的第六區。
文檔編號H01L29/74GK1338780SQ01123210
公開日2002年3月6日 申請日期2001年7月17日 優先權日2000年8月11日
發明者宋榕夏, 李侖姃 申請人:三星電子株式會社