專利名稱：半導體集成電路以及半導體集成電路布線布局的制作方法
技術領域：
本發明涉及一種能夠減少不同布線層間寄生電容的半導體集成電路以及半導體集成電路布線布局方法。
圖4顯示了一種通過傳統方法的自動布線處理而生成的布局。在圖4中，下層柵格線10是以與Y方向相同間隔地排列在X方向的第一鋁布線的中心線。柵格線10上方的柵格線20是以與Y方向相同間隔地排列在X方向的第二鋁布線的中心線。柵格線20上方的柵格線30則是以與Y方向相同間隔地排列在X方向的第三鋁布線的中心線。
類似地，下層柵格線11是以與X方向相同間隔地排列在Y方向的第一鋁布線的中心線。柵格線11上方的柵格線21是以與X方向相同間隔地排列在Y方向的第二鋁布線的中心線。柵格線21上方的柵格線31則是以與X方向相同間隔地排列在Y方向的第三鋁布線的中心線。
第一鋁供電布線110和111、第一鋁信號布線120、121、122及123通過利用柵格線10作為中心線而被排列在X方向。上層第二鋁信號布線210、211、212、213、214及215則通過利用柵格線21作為中心線而被排列在Y方向。與第一鋁信號布線相類似，上層第三鋁信號布線310、311、312及313通過利用柵格線30作為中心線而被排列在X方向。
圖4中，柵格線的起始點坐標在所有的層中都被設定成一樣，而且其布線間隔也相同。因此，第一鋁信號布線120同第三鋁信號布線310完全相互重疊，第一鋁信號布線121和第三鋁信號布線312完全相互重疊，第一鋁信號布線122、123和第三鋁信號布線313也完全相互重疊。
如上所述，半導體集成電路的自動布線設計技術不可避免地具有如下缺點，即，其相鄰布線之間的距離減小并且還重疊在上層布線上。因此，布線之間所產生的寄生電容將引起交叉干擾。
本發明的一個目的就是提供一種能夠減少不同布線層之間的寄生電容的半導體集成電路以及半導體集成電路布線布局方法。
為了實現上述目的，根據本發明所述，提供一種半導體集成電路，該半導體集成電路包括一形成于一第一方向的第一布線層；一形成于一與上述第一方向相垂直的第二方向的第二布線層；以及一形成于第二方向的第三布線層，上述第三布線層和第二布線層將上述第一布線層夾在中間。其中，上述第二和第三布線層被沿上述第一方向相互偏移一預定距離。
圖1A和1B分別顯示了根據本發明一實施例的一種半導體集成電路的布線布局視圖以及一個用于解釋一布線層的視圖；圖2是顯示了根據本發明的布線布局過程的流程圖；圖3是用于解釋柵格線的起始點坐標的視圖；圖4是顯示一個傳統的布線布局的視圖。
以下將參考附圖對本發明進行詳細說明。
圖1A和1B顯示了根據本發明一實施例的一種半導體集成電路。如圖1B所示，本實施例的這種半導體集成電路具有一多層結構，該多層結構包括以下各層在一襯底(未示出)上沿第一方向形成的第一布線層200；以及沿與上述第一方向相垂直的第二方向形成的第二和第三布線層100及300。在第一與第二布線層200和100之間形成有一絕緣層150，而且在第一與第三布線層200和300之間形成有一絕緣層250。
沿上述第二方向形成的第二和第三布線層100和300把沿第一方向形成的第一布線層200夾在中間，并且第二和第三布線層100及300被沿上述第一方向相互偏移預定的距離，這將在后面得到說明。偏移距離被設置為幾乎是半導體集成電路布線間隔的1/2。
以下將參考圖1A對具有這種結構的半導體集成電路的布線布局進行詳細說明。
在圖1A所示的布線布局中，下層柵格線10′是按Y方向的一間隔a沿X方向排列的第一鋁布線(第二布線層100)的中心線。柵格線10′上方的柵格線20′是按Y方向的間隔a沿X方向排列的第二鋁布線(第一布線層200)的中心線。柵格線20′上方的柵格線30′則是按Y方向的間隔a沿X方向排列的第三鋁布線(第三布線層300)的中心線，此中心線利用一個起始點坐標作為參考，自柵格線10′的起始點坐標沿Y方向偏移了半個柵格。
類似地，下層柵格線11′是按X方向的一間隔b沿Y方向排列的第一鋁布線(第二布線層100)的中心線。柵格線11′上方的柵格線21′是按X方向的間隔b沿Y方向排列的第二鋁布線(第一布線層200)的中心線。柵格線21′上方的柵格線31′則是按X方向的間隔b沿Y方向排列的第三鋁布線(第三布線層300)的中心線，此中心線利用一個起始點坐標作為參考，自柵格線11′的起始點坐標沿X方向偏移了半個柵格。
如上所述，上述布線柵格之間的間隔在任何布線層上沿一給定方向是相同的間隔a或b。間隔a或b可以相同。
在起始點坐標被改變之后的自動布線處理中，布線的連接幾乎與圖4中的布局一樣。如圖1A所示，在布線處理之后，作為中心線的柵格線30′被沿Y方向上偏移了半個柵格，此舉防止了第三鋁信號布線310′至313′(第三布線層300)與沿X方向排列的第一鋁信號布線120′至123′相重疊。
應該注意，上述起始點坐標指的是沿X方向各柵格線10′和20′兩端(圖3中從右到左的方向)的位置，以及沿Y方向各柵格線11′和21′兩端(圖3中從上到下的方向)的位置。
以下將參考圖2的流程圖對獲得上述布線布局的過程進行說明。
當讀取基于設計原則的技術文件之后(步驟S1)，創建一個芯片的平面布置圖(步驟S2)。此階段確定出柵格線的間隔和起始點坐標在(初始設定)。初始設定的間隔和起始點坐標對各個布線層的柵格線都相同。通過利用一自動布局工具而完成供電布線(步驟S3)，然后，布置多個單元(步驟S4)。按傳統方法，至此完成布線處理。
在根據本發明的方法中，在布線處理之前輸出一個中間文件(步驟S5)，并且改變包含在該中間文件內的預定布線層的柵格線的起始點坐標(步驟S6)。然后，產生一個含有被改變的柵格線的起始點坐標的中間文件(步驟S7)。讀取此生成的中間文件，并且利用自動布局工具而完成布線處理(步驟S8)。步驟S5至S7的處理是自動完成的而無需人工操作。
以下將對改變柵格線起始點坐標的處理進行說明。
根據第一種方法，預先設定一移動柵格線的起始點坐標的偏移值(即，缺省值n)，而且該缺省值n與包含在步驟S5中輸出的中間文件內的一預定布線層的柵格線的起始點坐標相加或相減。布線間隔(例如，“136”是指1.36μm的間隔)和沿X及Y方向的起始點坐標(芯片側部分相對于芯片中心的原點坐標“0”的位置坐標)在步驟S5中所輸出的中間文件內得到描述，以用于按矩陣形式排列出各個鋁布線層的柵格線。對“136”的間隔來說，缺省值n必須被設定成0＜n＜136，這樣才能防止布線在相同的間隔上相互重疊。按照這種方式，缺省值n可與目標鋁布線層的起始點坐標相加或相減，這樣就可使相同方向偏移的柵格線不出現相互重疊。
以下將對改變柵格線起始點坐標的第二種方法進行說明。
根據第二種方法，讀取步驟S5中所輸出的中間文件的布線間隔，并且將綜合結果設定成一個任意移動距離，此距離與起始點坐標相加或相減。
讀取目標鋁布線層的布線間隔項，并且如果布線間隔為“136”，則設定“68”(即，布線間隔的1/2)為移動距離，其目的是將間隔的一半設定成自起始點坐標移動的距離。數值“68”與目標鋁布線層的起始點坐標相加或相減，這樣就可使柵格線沿相同方向產生偏移而不出現相互重疊。
以下將對改變柵格線起始點坐標的第三種方法進行說明。
在一個預先準備好的表中含有柵格線的間隔以及用于說明各布線間隔在X和Y方向中的均勻性的起始點坐標數據。根據目標芯片尺寸指定稍大一點的始點坐標最大值。在這種情況下，起始點坐標被設定為在各個鋁布線層中都相同，但僅將要移動的一個鋁布線層的起始點坐標設定為通過計算一個任意移動距離而得到的數值。
在步驟S6中的設定值改變處理中，從步驟S5中所輸出的中間文件內讀出芯片尺寸。從一個表中讀出等于或小于布線間隔的起始點坐標值，該表可根據獲取的芯片尺寸而為各個鋁布線層查找出相應的數值。此中間文件根據所獲取的起始點坐標而得到修正，并在步驟S7中輸出一個經修正的中間文件。
上述表中含有一個預先建立的柵格線格式以作為文件格式。
更具體地說，起始點坐標是以各布線層的間隔的倍數形式來描述的，這樣就可根據芯片尺寸自由地選擇起始點坐標。在以下的例子中，假設被設計芯片的尺寸在20,000至40,000的范圍。
從由一自動布局得到的芯片尺寸信息中提取出一個等于或小于布線間隔的數值(例如，“136”)。對第三布線層300來說，設定第三布線層300自第一和第二布線層200和100移開的任意距離。對第三布線層300來說，自第一和第二布線層200和100偏移距離值被設定為是柵格間距的1/2。
以下將對一個用于1.36μm布線間隔的格式表進行說明。
(1)第一布線層200的格式表(軌跡) (間隔) (金屬層1)TRACKS X 20128 STEP 136 LAYER METAL1；TRACKS X -20128 STEP 136 LAYER METAL1；TRACKS Y 20128 STEP 136 LAYER METAL1；TRACKS Y -20128 STEP 136 LAYER METAL1；TRACKS X 20264 STEP 136 LAYER METAL1；TRACKS X -20264 STEP 136 LAYER METAL1；TRACKS Y 20264 STEP 136 LAYER METAL1；TRACKS Y -20264 STEP 136 LAYER METAL1；TRACKS X 20400 STEP 136 LAYER METAL1；TRACKS X -20400 STEP 136 LAYER METAL1；TRACKS Y 20400 STEP 136 LAYER METAL1；
TRACKS Y -20400STEP 136LAYER METAL1；TRACKS X 40120STEP 136LAYER METAL1；TRACKS X -40120STEP 136LAYER METAL1；TRACKS Y 40120STEP 136LAYER METAL1；TRACKS Y -40120STEP 136LAYER METAL1；(2)第二布線層100的格式表(軌跡) (間隔) (金屬層2)TRACKS X 20128STEP 136LAYER METAL2；TRACKS X -20128STEP 136LAYER METAL2；TRACKS Y 20128STEP 136LAYER METAL2；TRACKS Y -20128STEP 136LAYER METAL2；(與第一布線層相同)(3)第三布線層300的格式表(軌跡) (間隔) (金屬層3)TRACKS X 20196STEP 136LAYER METAL3；TRACKS X -20060STEP 136LAYER METAL3；TRACKS Y 20196STEP 136LAYER METAL3；TRACKS Y -20060STEP 136LAYER METAL3；TRACKS X 20332STEP 136LAYER METAL3；TRACKS X -20196STEP 136LAYER METAL3；TRACKS Y 20332STEP 136LAYER METAL3；TRACKS Y -20196STEP 136LAYER METAL3；TRACKS X 20468STEP 136LAYER METAL3；TRACKS X -20332STEP 136LAYER METAL3；TRACKS Y 20468STEP 136LAYER METAL3；
TRACKS Y -20332STEP 136LAYER METAL3；TRACKS X 40188STEP 136LAYER METAL3；TRACKS X -40052STEP 136LAYER METAL3；TRACKS Y 40188STEP 136LAYER METAL3；TRACKS Y -40052STEP 136LAYER METAL3；當在此表中只有第三布線層300被偏移1/2柵格時的情況說明如下。起始點的X坐標為“±36312”，其Y坐標為“±34952”，并且布線間隔為1.36μm。
(1)第一和第二布線層200和100的格式表(軌跡) (間隔) (金屬層2)TRACKS X 36312STEP 136LAYER METAL2；TRACKS X -36312STEP 136LAYER METAL2；TRACKS Y 34952STEP 136LAYER METAL2；TRACKS Y -34952STEP 136LAYER METAL2；(2)第三布線層300的格式表(軌跡) (間隔) (金屬層2)TRACKS X 36380STEP 136LAYER METAL3；TRACKS X -36244STEP 136LAYER METAL3；TRACKS Y 35020STEP 136LAYER METAL3；TRACKS Y -34884STEP 136LAYER METAL3；在上述實施例中，具有相同間隔的柵格線起始點坐標在布線處理中依據布線層而被設定為不同的數值。柵格線在一個矩陣中以相同的間隔在X和Y方向排列。在采用自動布局的布線處理中，布線路徑通過利用三條柵格線作為中心線而被排列開。柵格線起始點坐標的偏移可以消除任何重疊。
如上所述，根據本發明所述，布線被排列開、同時大大減少在同一方向形成的不同鋁布線層之間的布線的完全重疊。此舉將顯著減少寄生電容并進而防止了交叉干擾。而這種結構既簡單又易于實現。
權利要求
1.一種半導體集成電路，包括沿第一方向形成的第一布線層(200，210′-214′)；沿與上述第一方向相垂直的第二方向形成的第二布線層(100，110′，111′，120′-123′)；以及沿第二方向形成的第三布線層(300，310′-313′)，上述第三布線層和第二布線層將上述第一布線層夾在中間，其特征在于，上述第二和第三布線層被沿上述第一方向相互偏移一預定距離。
2.如權利要求1所述的電路，其特征在于，上述第二與第三布線層之間的偏移距離被設定為布線間隔的約1/2。
3.如權利要求1所述的電路，其特征在于上述第一至第三布線層是沿排列成一矩陣的布線柵格形成的，并且在布線之前，與上述第二和第三布線層之一相對應的布線柵格的起點坐標被作過修正。
4.一種用于半導體集成電路的自動布局方法，上述半導體集成電路具有一在Y方向沿柵格線(20′)形成的第一布線層(200，210′-214′)以及一在與Y方向相垂直的X方向沿柵格線(11′，31′)形成的第二布線層(100，110′，111′，120′-123′)和第三布線層(300，310′-313′)，該方法包括以下步驟為第二和第三布線層之一的柵格線沿Y方向設定一個偏移，用以防止第二和第三布線層的柵格線相互重疊；以及沿設定的柵格線排列第一、第二及第三布線層。
5.如權利要求4所述的方法，其中，上述設定步驟包括將第三布線層的柵格線調整在第二布線層的柵格線之間的步驟。
6.如權利要求5所述的方法，其中，上述調整步驟包括將第三布線層的柵格線調整在第二布線層的柵格線之間的中央的步驟。
7.如權利要求4所述的方法，其中，上述設定步驟包括以下步驟根據一技術文件建立一個包含有柵格線的間隔和起始點坐標的芯片的平面布置圖，這些柵格線形成了第一、第二和第三布線層的矩陣形布線柵格，在布線處理之前輸出一個含有柵格線間隔和起始點坐標的中間文件，以此改變第二和第三布線層之一的柵格線的起始點的Y坐標，建立一個含有被改變起始點坐標的中間文件；以及布局步驟包括利用一自動布局工具并根據已建立的中間文件，在第一、第二和第三布線層的柵格線上執行布線處理的步驟。
8.如權利要求7所述的方法，其特征在于，建立芯片平面布置圖的步驟包括在開始時將第一、第二和第三布線層的柵格線設定為具有相同間隔以及相同起始點坐標的步驟。
9.一種能夠記錄計算機程序以用于執行一種半導體集成電路的自動布局的記錄介質，上述半導體集成電路具有一在Y方向沿柵格線(20′)形成的第一布線層(200，210′-214′)以及一在與Y方向相垂直的X方向沿柵格線(11′，31′)形成的第二布線層(100，110′，111′，120′-123′)和第三布線層(300，310′-313′)，其特征在于上述計算機程序包括以下步驟為第二和第三布線層之一的柵格線設定一在Y方向上偏移，以防止第二和第三布線層的柵格線相互重疊；以及沿設定的柵格線排列第一、第二及第三布線層。
10.如權利要求9所述的介質，其特征在于，上述設定步驟包括將第三布線層的柵格線調整在第二布線層的柵格線之間的步驟。
11.如權利要求10所述的介質，其特征在于上述調整步驟包括將第三布線層的柵格線調整在第二布線層的柵格線之間的中央的步驟。
全文摘要
一種半導體集成電路,包括沿一第一方向形成的第一布線層,沿與上述第一方向相垂直的第二方向形成的第二布線層,以及沿第二方向形成的第三布線層,而且第三布線層和第二布線層將上述第一布線層夾在中間。上述第二和第三布線層沿上述第一方向上被相互偏移一預定距離。本發明還公開了一種用于半導體集成電路的自動布局方法以及一種記錄介質。
文檔編號H01L21/02GK1331491SQ0111886
公開日2002年1月16日 申請日期2001年6月26日 優先權日2000年6月26日
發明者高山和久 申請人:日本電氣株式會社