專利名稱：接觸墊的制作方法
技術領域：
本發明提供一種制作共用接觸墊(share contact pad)的方法。
動態隨機存取存儲器(dynamic random access memory，DRAM)是由數目龐大的存儲單元(memory cell)所聚集而成的。每一個存儲單元則是由一個金屬氧化物半導體(metal oxide semiconductor，MOS)晶體管以及一個電容器(capacitor)所堆疊串聯而成的。為了將電容的下層儲存電極(storage node)與MOS晶體管的漏極(drain)電連接，必須利用摻雜的多晶硅填入一接觸洞(contact hole)中，以形成一電極接觸(node contact)，進而實現存儲單元的存取數據的功能。
隨著半導體元件的設計縮小，工藝寬裕度(process margin)也隨之降低，因此要蝕刻一接觸洞來準確定義接觸插塞的位置也變得更加困難，所以現今工藝大多會在MOS晶體管的漏極上方制作一接觸墊，以避免制作接觸洞時發生錯對位(misalignment)的現象，進而能順利地將MOS晶體管與電容器電連接起來。
請參考
圖1至圖6，圖1至圖6為現有制作接觸墊的方法示意圖，且該方法揭露于2000年6月Ban等人的專利發明中(U.S.6,071,802)。現有制作接觸墊的方法是于一半導體晶片10上進行。如圖1所示，半導體晶片10包括一硅基底12，至少一有源區域(active area)設于硅基底12表面的一預定區域上(未顯示)，各有源區域與非有源(mon-active area)區域以場氧化層(fieldoxide layer)14分隔，多個相鄰的柵極16設于該有源區域之上，多個摻雜區(未顯示)分別設于各柵極16兩側的基底12上，且各柵極和摻雜區表面形成有一自行對準硅化物層(未顯示)，各柵極16周圍部分均設有一由氮化硅所構成的側壁子18。
如圖2所示，現有制作接觸墊的方法，是先于半導體晶片10表面沉積一氮硅層20作為蝕刻停止層(etch stop layer)。接著如圖3所示，于半導體晶片表面沉積第一硅氧層22。如圖4所示，隨后進行一化學機械研磨工藝(chemical-mechanical polishing，簡稱為CMP)，并以氮硅層20作為工藝終點，以平坦化第一硅氧層22。然后于平坦化后的第一硅氧層22表面以化學氣相沉積(chemical vapor deposition，CVD)沉積一第二硅氧層24，以與第一硅氧層22共同構成一層間介電層(inter layer dielectric layer，ILD layer)25。
如圖5所示，進行一光刻(photolithography)工藝于層間介電層25表面定義出多個接觸插塞的圖案，并垂直向下蝕刻層間介電層25至氮硅層20以形成各接觸洞(contact hole)26。最后如圖6所示，于半導體晶片10表面沉積一導電層28，以填滿各接觸洞26，然后進行一化學機械研磨工藝或回蝕刻(etchback)工藝，使得導電層28表面約略與層間介電層25表面切齊。其中，導電層28的底部是用來作為一接觸插塞，而導電層28的頂部則是用來作為接觸墊30。
然而，在電子線路布局(layout)上常同時存在有共用接觸插塞(sharecontact plug)以及無邊界接觸插塞(borderless contact plug)，而且此兩者的尺寸并不相同共用接觸插塞用來連接不同字線之間的柵極與摻雜區，其所需的面積較大，因此現有在制作接觸插塞時，必須進行兩次光掩模以及蝕刻程序，不但增加工藝的復雜度，而且會降低其對位(alignment)的精確度。而且，由于層間介電層25是由氧化硅所構成，而蝕刻停止層20以及側壁子18均是由氮化硅所構成，所以在進行蝕刻工藝時，便可能會因為氮化硅對氧化硅的蝕刻選擇比不易調整至優選條件，使得柵極16表面以及其周圍的側壁子18很容易受到損傷，進而造成柵極16與接觸插塞之間的接合面漏電流(junctionleakage)的現象，影響半導體晶片10的電性表現。
因此本發明的主要目的在于提供一種于一半導體晶片上制作一接觸墊的方法，以解決上述現有技術的問題。
在本發明的優選實施例中，該半導體晶片包括一第一與第二柵極設于該基底之上，以及多個第一側壁子分別設于該二柵極周圍。本發明方法是先于該半導體晶片表面上形成一硅層以及一掩模(mask)，接著于該掩模周圍形成一第二側壁子，并蝕刻未被該掩模以及該第二側壁子所覆蓋的硅層。然后去除該掩模以及該第二側壁子，并于殘余的該硅層上形成一金屬硅化物(silicide)層，形成該共用接觸墊，以連接該第一柵極以及鄰接該第二柵極的一摻雜區。最后再于該半導體晶片表面上形成一絕緣層，以覆蓋該共用接觸墊、該二柵極以及各該第一側壁子。
因為本發明制作的接觸墊，是利用一金屬硅化物層作為共用接觸墊，所以共用接觸插塞所需面積大幅減少，進而可統一共用接觸插塞與無邊界接觸插塞的尺寸，達到簡化工藝的復雜度的目的。此外，由于金屬硅化物對氧化硅具有一良好的蝕刻選擇比，因此以金屬硅化物層作為蝕刻停止層，可有效避免側壁子受到損傷而造成的接合面漏電流的現象。
以下結合附圖來描述本發明的優選實施例。附圖中圖1至圖6為現有制作接觸墊的方法示意圖；圖7為本發明制作的接觸墊示意圖；以及圖8至圖13為制作圖7所示的接觸墊沿切線1-1′的剖面示意圖。附圖示符號說明10半導體晶片12硅基底14場氧化層 16柵極18側壁子20氮硅層22第一硅氧層24第二硅氧層25層間介電層26接觸插塞洞28導電層30接觸墊100半導體晶片 102硅基底101、103字線104淺溝隔離105、107柵極109摻雜區110接觸墊 111輕摻雜漏極112硅層 113源極115漏極 117硅氧層118側壁子 120金屬硅化物層122層間介電層 123接觸插塞洞124導電層請參考圖7，圖7為本發明制作的接觸墊示意圖。如圖7所示，半導體晶片100的硅基底102表面包括兩平行的字線101、103，且字線101、103間以淺溝隔離(shallow trench isolation，簡稱STI)104分隔，字線101、103上各形成有一柵極105、107，且各柵極105、107的相對兩側均形成有一摻雜區109，一接觸墊110形成于兩字線101、103之間并覆蓋部分的字線110以及柵極107的摻雜區109，用來連接柵極105與柵極107的摻雜區109。
請參考圖8至圖13，圖8至圖13為制作圖7所示的接觸墊并且沿圖7的切線1-1′的剖面示意圖。如圖8所示，半導體晶片100包括一硅基底102，二平行的字線(未顯示)設于基底102表面，且各字線以淺溝隔離104分隔。柵極105、107分別設于該二字線上，且柵極105、107兩側形成有一輕摻雜漏極111。由圖7可得知，兩柵極105、107并非位于同一垂直剖面，柵極105位于較前方的剖面上，而柵極107位于較后方的剖面上。首先于半導體晶片100表面上形成一由多晶硅(polysilicon)層或非晶硅(amorphous silicon)構成的硅層112或任意一種導電層，接著如圖9所示，進行一離子布值工藝(ion implantation)以形成柵極105、107的源極113與漏極115，并利用一回火工藝(anneal)將摻雜離子擴散至硅層112。
接著如圖10所示，于硅層112表面形成一第一介電層117，于第一介電層117表面定義該共用接觸墊以及無邊界接觸墊(borderless contact pad)的掩模圖案(pattern)，并去除多余的第一介電層117。之后于第一介電層117以及硅層112表面形成一第二介電層(未顯示)，并進行一回蝕刻(etch back)工藝，以于該掩模周圍分別形成側壁子118，用來增加后續形成的共用接觸墊或無邊界接觸墊的定位誤差(misalign)的容忍度(tolerance)，最后去除未被該掩模以及側壁子118覆蓋的硅層112。其中第一介電層117與第二介電層由氧化硅(silicon oxide)、氮化硅(silicon nitride)或氮化鈦(titanium nitride)的非金屬材料或鈦(titanium)、鈷(cobalt)的金屬材料所構成。若該掩模以及側壁子118由非金屬材料所構成，則可以在去除未被該掩模以及側壁子118覆蓋的硅層112之后，利用一濕蝕刻(wet etching)工藝去除該掩模以及側壁子118，若該掩模以及側壁子118由金屬材料所構成，則不必將之去除。
如圖11所示，于殘余的硅層112以及基底102表面形成一金屬層(未顯示)，然后于該金屬層表面形成一阻障層(未顯示)，接著進行一高溫工藝，以使該金屬層與硅層112反應生成金屬硅化物層120，最后去除該阻障層以及未反應部分的金屬層。
如圖12所示，于半導體晶片100表面形成一層間介電層122，并利用一光刻工藝定義出各接觸插塞圖案，然后垂直向下蝕刻層間介電層122直至金屬硅化物層120表面，以形成各接觸插塞洞123。最后如圖13所示，于接觸插塞洞123內沉積一導電層124，以完全填滿接觸插塞洞123。導電層124是用來作為一接觸插塞，而導電層124底部的金屬硅化物層120即為圖7所示的接觸墊110。其中接觸墊110用來連接柵極105以及柵極107的源極113，以形成一共用接觸墊。
簡而言之，本發明制作接觸墊的方法，是先于半導體表面形成一硅層，然后利用一硅氧層作為掩模，定義出共用接觸墊以及無邊界接觸墊的圖案，最后于殘余的該硅層表面形成一金屬硅化物層，用來連接該有源區域內與其中一柵極相連接的字線以及另一柵極的摻雜區，以形成一共用接觸墊。
相比于現有制作做接觸墊的方法，本發明制作的接觸墊可以用來連接一柵極相連接的字線以及另一柵極的摻雜區，以形成一共用接觸墊，因此可以統一共用接觸插塞與無邊界接觸插塞的尺寸面積，進而可以減少工藝中使用的光掩模次數，以降低工藝復雜度并提升精確度。同時，本發明以金屬硅化物層作為制作接觸插塞洞的蝕刻停止層，不但可以省去現有以氮硅層作為停止層時，去除接觸插塞洞底部的氮硅層的步驟，而且金屬硅化物對氧化硅具有良好的蝕刻選擇比，可以有效避免現有以氮硅層作為停止層時，由于氮化硅對氧化硅的蝕刻選擇比不易調整至優選條件，使得柵極表面以及其周圍的側壁子很容易受到損傷，因此造成的接合面漏電流的現象。
以上所述僅為本發明的優選實施例，凡依本發明權利要求范圍所做的等效變化與修飾，皆應屬本發明專利的涵蓋范圍。
權利要求
1.一種于一半導體晶片上制作一共用接觸墊(share contact pad)的方法，該半導體晶片上包括一基底(substrate)，一第一與第二柵極設于該基底上，以及多個第一側壁子分別設于該二柵極周圍，該方法包括下列步驟于該半導體晶片表面上形成一硅層；于該硅層表面形成一掩模(mask)；于該掩模周圍形成一第二側壁子；去除未被該掩模以及該第二側壁子所覆蓋的該硅層；去除該掩模以及該第二側壁子；于殘余的該硅層上形成一金屬硅化物(silicide)層，以形成該共用接觸墊；以及于該半導體晶片表面上形成一絕緣層，并覆蓋于該共用接觸墊、該二柵極以及各該第一側壁子之上；其中該共用接觸墊用來電連接該第一柵極以及鄰接該第二柵極的一摻雜區。
2.如權利要求1所述的方法，其中該硅層為一多晶硅(polysilicon)層或一非晶硅層(amorphous silicon)。
3.如權利要求1所述的方法，其中形成該掩模以及該第二側壁子的方法包括下列步驟于該硅層表面形成一第一介電層；進行一光刻腐蝕工藝(photo-etching-process，PEP)，以于該第一介電層中定義并形成該掩模的圖案(pattern)；于該圖案化(patterned)的第一介電層以及該硅層表面形成一第二介電層；以及進行一回蝕刻(etch back)工藝，以于該掩模周圍分別形成該第二側壁子。
4.如權利要求3所述的方法，其中該掩模的圖案包括該共用觸墊以及一無邊界接觸墊(borderless contact pad)的圖案。
5.如權利要求1所述的方法，其中該掩模以及該第二側壁子由非金屬材料所構成。
6.如權利要求5所述的方法，其中該非金屬材料包括氧化硅(siliconoxide)、氮化硅(silicon nitride)及氮化鈦(titanium nitride)。
7.如權利要求1所述的方法，其中該掩模以及該第二側壁子由金屬材料所構成。
8.如權利要求7所述的方法，其中該金屬材料包含鈦(titanium)及鈷(cobalt)。
9.如權利要求5所述的方法，其中去除該掩模以及該第二側壁子的方法為一濕蝕刻(wet etching)工藝。
10.如權利要求1所述的方法，其中形成該金屬硅化物層的方法包括下列步驟于殘余的該硅層以及該基底表面形成一金屬層；于該金屬層表面形成一阻障層；進行一高溫工藝，以使該金屬層與該硅層反應生成該金屬硅化物層；以及去除該阻障層以及未反應部分的該金屬層。
11.一種于一半導體晶片上制作內連接墊(interconnect contact pad)的方法，該半導體晶片上包括一基底，至少一有源區域(active area)設于該基底表面的一預定區域上，二相鄰的第一與第二柵極設于該有源區域之上，多個摻雜區分別設于各該柵極兩側的基底上，以及多個側壁子分別設于該二柵極周圍，該方法包括下列步驟于該半導體晶片表面上形成一導電層；于該導電層表面形成一掩模，以定義該內連接墊的圖案；去除該掩模以外的該導電層，形成該內連接墊，且該內連接墊用來電連接該有源區域內的該第一柵極以及鄰接該第二柵極的摻雜區；去除該掩模；以及于該半導體晶片上形成一第一介電層；
12.如權利要求11所述的方法，其中該導電層為一以濺射(sputter)方式形成的金屬硅化物層。
13.如權利要求11所述的方法，其中該導電層系由一摻雜硅層以及一金屬硅化物層上、下堆疊所構成。
14.如權利要求11所述的方法，其中該導電層為一多晶硅層或一非晶硅層。
15.如權利要求14所述的方法，其中在去除該掩模之后，該方法另包括下列步驟于殘余的該導電層以及該基底表面形成一金屬層；于該金屬層表面形成一阻障層；進行一高溫工藝，以使該金屬層與該導電層中的硅反應生成該金屬硅化物層；以及去除該阻障層以及未反應部分的該金屬層。
16.如權利要求11所述的方法，其中該內連接墊為一共用接觸墊，而該掩模的圖案包括該共用接觸墊以及一無邊界接觸墊的圖案。
17.如權利要求11所述的方法，其中形成該掩模的方法包括下列步驟于該導電層表面形成一第二介電層；于該第二介電層表面定義一圖案，并去除多余的第二介電層；于該第二介電層以及該導電層表面形成一第三介電層；以及進行一回蝕刻工藝，以于該殘余的第二介電層周圍分別形成一側壁子。
18.如權利要求17所述的方法，其中該第二介電層以及該第三介電層由氧化硅(silicon oxide)、氮化硅(silicon nitride)或氮化鈦(titanium nitride)的非金屬材料或鈦(titanium)、鈷(cobalt)的金屬材料所構成。
19.如權利要求11所述的方法，其中去除由非金屬材料構成的該掩模的方法為一濕蝕刻工藝。
全文摘要
一種在一半導體晶片的基底上制作一共用接觸墊的方法,半導體晶片包括一第一與第二柵極及其周圍的側壁子。先于半導體晶片表面上形成硅層以及掩模,接著于掩模周圍形成第二側壁子,并蝕刻未被掩模及第二側壁子覆蓋的硅層。去除掩模及第二側壁子,并于殘余的硅層上形成金屬硅化物層,形成共用接觸墊,以連接第一柵極及鄰接第二柵極的一摻雜區。再于半導體晶片表面上形成絕緣層,以覆蓋共用接觸墊、二柵極以及各第一側壁子。
文檔編號H01L21/768GK1385890SQ01117669
公開日2002年12月18日 申請日期2001年5月15日 優先權日2001年5月15日
發明者莊淑雅 申請人:聯華電子股份有限公司