半導體裝置和“絕緣體上的半導體”襯底的制作方法

專利名稱：半導體裝置和“絕緣體上的半導體”襯底的制作方法
技術領域：
本發明涉及半導體裝置和SOI(“絕緣體上的半導體”)襯底，特別是涉及改進了構成半導體元件的絕緣膜和埋入絕緣膜的半導體裝置和SOI襯底。
伴隨MOSFET(金屬氧化物硅場效應晶體管)的微細化，進行了減薄柵絕緣膜的膜厚的試驗，其目的是提高電流驅動力和緩和閾值電壓的園滑性(roll-off相對于柵長和柵寬的變化，閾值電壓變化的量)。
在其背景中存在以下2個原因(1)如果電流驅動力提高，則電路的工作速度加快，半導體芯片的工作頻率提高，(2)如果閾值電壓的roll-off被緩和，則相對于轉移工序或加工工序時的柵長和柵寬的離散性，晶體管的閾值電壓的變動變小，容易實現批量生產。
在氧化硅(SiO2)的柵絕緣膜中，如果厚度為3nm以下，則從硅襯底朝向柵電極的直接隧道效應引起的柵漏泄電流變得顯著，因此，氧化硅的柵絕緣膜的膜厚的極限約為3nm。但是，為了提高電流驅動力，要求以氧化硅膜換算的柵絕緣膜的膜厚(以下，稱為換算膜厚)為3nm以下。
再者，如果氧化硅的柵絕緣膜與包含高濃度的硼的多晶硅膜(作為表面溝道型的P型MOSFET的柵電極來使用)相接而被形成，則多晶硅膜中的硼在熱處理時發生熱擴散并且也擴散到柵絕緣膜中，因其到達溝道而引起的閾值電壓的變動成為問題。
作為解決該問題的一個方法，在柵長為0.12微米以下這一代中，使用了例如圖43中示出的結構的MOSFET90。
在圖43中，MOSFET90具備由在硅襯底1上按下述順序設置的氧化硅膜11和氮化硅膜12這2層膜構成的柵絕緣膜；以及由在氮化硅膜12上按下述順序設置的摻雜多晶硅膜13、阻擋金屬層(WNx、TiNx、Ta、TaN等)14、金屬膜15這3層膜構成的柵電極。再有，以下，將由氧化硅膜和氮化硅膜構成的柵絕緣膜稱為ON(氧化-氮化)膜。
再有，MOSFET90具備覆蓋柵絕緣膜和柵電極的覆蓋絕緣膜16；至少覆蓋覆蓋絕緣膜16的側面的側壁絕緣膜17；設置在柵電極的下部的硅襯底1的表面內的溝道層7；設置成夾住溝道層7而對置的一對延伸層6；分別設置在一對延伸層6內的袋(pocket)層5；以及與一對延伸層6鄰接地設置的一對源、漏主要層4。在此，延伸層6的導電型與源、漏主要層4的導電型相同，由于起到源、漏層的功能，故應稱為源、漏延伸層6，但為了方便起見，稱為延伸層6。
此外，MOSFET90的有源區被作為元件隔離絕緣膜的一種的STI(淺槽隔離)膜3所規定，在硅襯底1的內部設置了溝道中止層2，在MOSFET90的上部層疊了第1層間絕緣膜21、絕緣膜22、第2層間絕緣膜23、第3層間絕緣膜24。
此外，在圖43中，示出了設置下述部分的結構貫通第1層間絕緣膜21和絕緣膜22分別到達一對源、漏主要層4的接觸部31；與一個接觸部31連接的第1布線層32；貫通第2層間絕緣膜23到達另一個接觸部31的接觸部33；以及與接觸部33連接的第2布線層34，但這不過是一例。
再有，為了參考，在圖44中示出MOSFET中的各層的摻雜劑的種類。在圖44中，將N型MOSFET和P型MOSFET的每一種分類為表面溝道型和埋入溝道型，對于溝道層、溝道中止層、源、漏主要層、延伸層、袋層、摻雜多晶硅層的每一種，列舉了可使用的摻雜劑。
其次，說明上述的ON膜的優點。ON膜具有下述2個優點(1)可使在因直接隧道效應引起的柵電流幾乎不流過的條件下的換算膜厚比3nm薄，(2)由于氮化硅中的摻雜劑的擴散系數比氧化硅中的摻雜劑的擴散系數小，故多晶硅中的摻雜劑不會熱擴散到柵絕緣膜中而到達溝道，沒有因其引起的閾值電壓的變動。
再有，也進行了在硅襯底上形成氮化硅膜并將其用作柵絕緣膜的試驗，但由于氮化硅/硅襯底的界面能級密度增加，故未能實用化。如果界面能級密度大，則移動中的載流子在MOSFET的內部反復地被陷落/去陷落，由于這一點的緣故，遷移率或有效的載流子密度下降，因此，引起漏電流下降的問題。其結果，發生由MOSFET構成的半導體集成電路的工作速度下降的問題。
如上所述，ON膜雖然具有許多優點，但在抗熱載流子的性能方面存在若干問題。
圖45～圖47是說明在硅襯底上形成的ON膜的因熱載流子引起的性能變壞機理的示意圖。在氧化硅膜的形成時或在其后的工序(氫燒結等)中在ON膜中導入氫原子，如圖45中所示，氫原子與構成ON膜的氧化硅膜中的硅原子的一部分結合。在圖45中，示出了硅原子(Si)與氫氧基(OH)的結合體。再有，對硅原子來說，以單鍵的方式結合了3個用記號R示出的原子。這里示出了以單鍵的方式結合了3個氧(O)、氫(H)、硅等中的某一原子，在圖47和圖48中使用了同樣的標記。
此外，在氮化硅膜中，也在膜的形成時或利用其后的工序取入了氫原子。再者，SiO2/Si界面的硅原子的懸掛鍵(dangling bond)與由氫燒結等的工序導入的氫原子結合而被端接(terminated)。
如果對MOSFET施加應力電壓(例如，在N型MOSFET的情況下，對漏和柵施加電源電壓VDD、對源施加0V或基電源電壓VBB＝-1V)，則被內部電場加速而得到能量的硅襯底中的熱載流子HOT因具有比SiO2/Si界面的勢壘能量大的能量而越過界面，如圖45中所示，到達SiO2中。
然后，利用載流子HOT的能量，切斷與硅原子結合的氫氧基的氫原子的結合，被切斷了結合的氧的懸掛鍵起到固定電荷的作用。
如圖46中所示，被切斷了結合的氫原子利用因柵絕緣膜中的電場引起的漂移或熱擴散，到達SiO2/Si界面。到達了界面的氫原子與界面的Si原子和氫原子的結合體反應，形成氫分子。
這些氫分子作為氣體而揮發，如圖47中所示，SiO2/Si界面的硅原子的懸掛鍵起到界面能級的作用，氧化硅膜中的硅原子的懸掛鍵起到固定電荷的作用。
如果形成固定電荷或界面能級，則引起閾值電壓的變動或漏電流的性能下降，引起電路的工作速度的下降和電路的誤工作。
以上是因氧化硅膜中的氫原子引起的ON膜的性能變壞機理，其次，說明因氮化硅膜中的氫原子引起的ON膜的性能變壞機理。
通常，利用下述的反應式(1)、(2)表示的化學反應來形成構成ON膜的氮化硅膜。式1…(1)式2…(2)反應式(1)表示在CVD反應裝置或RTN(快速熱氮化)裝置中的反應，反應式(2)表示因等離子激勵引起的反應。再有，反應式(2)的N*意味著氮原子的原子團。
從反應式(1)、(2)可明白，在氮化硅膜的形成工序中，作為副產物形成氫氣體。在反應式中雖然是氫分子，但其一部分在反應的過程中以氫原子的狀態被取入到氮化硅膜中。氮化硅膜中的氫原子以與硅原子結合的形態或存在于氮化硅的晶格間的形態等各種形態存在。
圖48是示出利用反應式(1)的反應形成的氮化硅膜中的氫原子濃度的氨氣分壓依存性，在橫軸中示出氨氣的分壓對于反應室內的整個氣壓的比率，縱軸表示氫原子濃度(原子百分比)。
從圖48可明白，在氮化硅膜中包含了約10～30原子百分比的氫原子。
如果使用ON膜作為柵絕緣膜，則在應力電壓下，除了氧化硅膜中的氫原子外，氮化硅中的氫原子也因漂移或擴散移動到氧化硅膜中，如圖46中所示，與結合到硅原子上的氫氧基的氫原子反應，或是形成氫分子，或是與SiO2/Si界面的Si原子與氫原子的結合體反應，形成氫分子。
然后，這些氫分子作為氣體而揮發，如圖47中所示，SiO2/Si界面的硅原子的懸掛鍵起到界面能級的作用，氧化硅膜中的硅原子的懸掛鍵起到固定電荷的作用，因此，由ON膜構成的柵絕緣膜與只由氧化硅膜構成的柵絕緣膜相比，具有性能加速變壞的特性。
特別是，為了減薄ON膜的換算膜厚，存在減薄氧化硅膜、加厚氮化硅膜的趨勢，因此，因氮化硅膜中的氫原子引起的性能變壞占支配地位，正在變成不能忽略的問題。
此外，半導體裝置的系統化正在得到進展，正在使用具備各種功能塊的半導體裝置，但由于對各功能塊、例如，存儲器陣列部、輸入輸出部、CPU部、邏輯部施加的最大電壓不同，故利用同一ON膜難以滿足全部的柵絕緣膜的可靠性。
本發明是為了解決上述的問題而進行的，其第1個目的在于提供一種具有與氧化硅膜相比可減薄膜厚、同時防止了性能變壞的柵絕緣膜的系統化的半導體裝置。
此外，作為抗熱載流子的性能成為問題的絕緣膜，不僅可舉出上述的柵絕緣膜，而且可舉出利用STI膜等的槽隔離結構進行元件隔離的元件隔離絕緣膜或SOI(絕緣體上的硅)襯底內的埋入氧化膜等。本發明的第2個目的在于提供一種通過提高這些絕緣膜的抗熱載流子的性能來提高可靠性的半導體裝置。
本發明的第1方面所述的半導體裝置具備至少一種MOSFET，該MOSFET具有設置在半導體襯底的主表面上的柵絕緣膜和設置在上述柵絕緣膜上的柵電極，上述柵絕緣膜具有第一2層膜，該第一2層膜是氧化硅膜和氧化氮化硅膜的2層膜，在至少1層中包含重氫原子，或具有第二2層膜，該第一2層膜是氮化硅膜和氧化氮化硅膜的2層膜，在至少1層中包含重氫原子。
本發明的第2方面所述的半導體裝置中，上述第一2層膜是在氧化硅膜上層疊了氧化氮化硅膜的結構，上述第二2層膜是在氧化氮化硅膜上層疊了氮化硅膜的結構。
本發明的第3方面所述的半導體裝置中，上述第一2層膜的上述氧化氮化硅膜的厚度比上述氧化硅膜的厚度厚。
本發明的第4方面所述的半導體裝置中，上述第二2層膜的上述氧化氮化硅膜的厚度比上述氮化硅膜的厚度厚。
本發明的第5方面所述的半導體裝置中，上述第一和第二2層膜在各自的第1層和第2層中包含重氫原子。
本發明的第6方面所述的半導體裝置中，上述半導體裝置具有被供給的最大施加電壓各自不同的多個功能塊，上述至少一種MOSFET是上述柵絕緣膜的厚度不同的多種MOSFET之一，根據上述柵絕緣膜的厚度，分別在上述多個功能塊中設置上述多種MOSFET，以便耐受上述最大施加電壓。
本發明的第7方面所述的半導體裝置中，上述至少一種MOSFET還具有上述柵絕緣膜與上述柵電極的層疊體、部分地覆蓋該層疊體的側面外方的上述半導體襯底的上述主表面的覆蓋絕緣膜和覆蓋上述覆蓋絕緣膜的側壁絕緣膜，上述覆蓋絕緣膜包含重氫原子。
本發明的第8方面所述的半導體裝置中，上述覆蓋絕緣膜是氧化硅膜。
本發明的第9方面所述的半導體裝置中，上述覆蓋絕緣膜是氧化氮化硅膜。
本發明的第10方面所述的半導體裝置具備MOSFET，該MOSFET具有設置在被半導體襯底的主表面內設置的元件隔離絕緣膜規定的有源區上的柵絕緣膜和設置在上述柵絕緣膜上的柵電極，上述元件隔離絕緣膜具有設置在上述半導體襯底的主表面內的槽；設置在上述槽的內壁上并包含重氫原子的內壁絕緣膜；以及填埋在被上述內壁絕緣膜覆蓋的上述槽內的絕緣膜。
本發明的第11方面所述的半導體裝置中，上述內壁絕緣膜是包含重氫原子的氧化硅膜或包含重氫原子的氧化氮化硅膜。
本發明的第12方面所述的半導體裝置中，上述絕緣膜是包含重氫原子的氧化硅膜或包含重氫原子的氧化氮化硅膜。
本發明的第13方面所述的半導體裝置中，上述內壁絕緣膜的上部邊緣部被配置成在上述半導體襯底的主表面上具有平緩的圓而隆起，上述MOSFET的柵電極的柵寬度方向的邊緣部與上述上部邊緣部銜接。
本發明的第14方面所述的半導體裝置中，上述半導體襯底是具備設置在硅襯底上的埋入絕緣膜和設置在上述埋入絕緣膜上的SOI層的SOI襯底，上述埋入絕緣膜包含重氫原子。
本發明的第15方面所述的SOI襯底具備設置在硅襯底上的埋入絕緣膜和設置在上述埋入絕緣膜上的SOI層，上述埋入絕緣膜是包含氧化硅膜、氧化氮化硅膜和氮化硅膜中的某2個膜的2層膜。


圖1是示出半導體裝置的結構的一例的框圖。
圖2是示出本發明的實施例1中的柵絕緣膜的結構的示意圖。
圖3是示出本發明的實施例1中的柵絕緣膜的結構的示意圖。
圖4是示出本發明的實施例1中的柵絕緣膜的結構的示意圖。
圖5是示出本發明的實施例1中的柵絕緣膜的結構的示意圖。
圖6是示出本發明的實施例1中的柵絕緣膜的結構的示意圖。
圖7是示出本發明的實施例1中的柵絕緣膜的結構的示意圖。
圖8是示出本發明的實施例2中的MOSFET的結構的剖面圖。
圖9是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。
圖10是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。
圖11是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。
圖12是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。
圖13是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。
圖14是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。
圖15是說明本發明的實施例2中的MOSFET的制造工序的剖面圖。
圖16是說明本發明的實施例2中的MOSFET的制造工序的剖面圖。
圖17是說明本發明的實施例2中的MOSFET的制造工序的剖面圖。
圖18是說明本發明的實施例2中的MOSFET的制造工序的剖面圖。
圖19是說明本發明的實施例2中的MOSFET的制造工序的剖面圖。
圖20是示出本發明的實施例3中的MOSFET的結構的剖面圖。
圖21是示出本發明的實施例3中的MOSFET的變形例的結構的剖面圖。
圖22是示出本發明的實施例3中的STI膜的結構的剖面圖。
圖23是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖24是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖25是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖26是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖27是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖28是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖29是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖30是說明本發明的實施例5中的STI膜的制造工序的剖面圖。
圖31是示出本發明的實施例5中的STI膜的部分剖面圖。
圖32是說明本發明的實施例5中的STI膜的過刻蝕的剖面圖。
圖33是說明本發明的實施例6中的SOI襯底的結構的剖面圖。
圖34是說明本發明的實施例6中的SOI襯底的制造工序的剖面圖。
圖35是說明本發明的實施例6中的SOI襯底的制造工序的剖面圖。
圖36是說明本發明的實施例6中的SOI襯底的制造工序的剖面圖。
圖37是說明本發明的實施例6中的SOI襯底的制造工序的剖面圖。
圖38是說明本發明的實施例6中的SOI襯底的變形例的結構的剖面圖。
圖39是說明本發明的實施例6中的SOI襯底的變形例的結構的剖面圖。
圖40是說明本發明的實施例6中的SOI襯底的變形例的結構的剖面圖。
圖41是說明本發明的實施例6中的SOI襯底的變形例的結構的剖面圖。
圖42是說明本發明的實施例6中的SOI襯底的變形例的結構的剖面圖。
圖43是示出現有的MOSFET的結構的剖面圖。
圖44是示出MOSFET中的各層的摻雜劑的種類的圖。
圖45是說明施加了應力電壓的狀態下的ON膜中的氫原子的情況的示意圖。
圖46是說明施加了應力電壓的狀態下的ON膜中的氫原子的情況的示意圖。
圖47是說明施加了應力電壓的狀態下的ON膜中的氫原子的情況的示意圖。
圖48是示出氮化硅膜中的氫原子濃度的氨氣分壓依存性的圖。
圖49是說明在具有多層結構的埋入絕緣膜的SOI襯底上設置了MOSFET的半導體裝置的結構的剖面圖。
圖50是說明在具有多層結構的埋入絕緣膜的SOI襯底上設置了MOSFET的半導體裝置的結構的剖面圖。
<A.實施例1>
<A-1.裝置結構>
<A-1-1.半導體裝置的塊結構>
圖1是示出塊化的半導體裝置的結構的一例的框圖，作為功能塊，示出了具有I/O部F1、CPU(中央處理單元)部F2、高速緩存部F3和存儲器部F4這4個電路部的結構。
I/O部F1具有與半導體裝置的外部電源和外部地電源連接、或是將外部的信號輸入到半導體裝置內部、或是將半導體裝置內部的信號輸出到外部的功能。
而且，具備保護電路，以便在輸入輸出信號時使信號電壓或信號電流的大小置于規格內。再者，在利用眾所周知的通信、傳送方式進行信號的輸入輸出的情況下，具備對該信號進行調制或解調的電路。
此外，具備按功能塊對外部的電源電壓進行變壓來供給的電路。例如，在外部的電源電壓為2V的情況下，構成為對CPU部F2、高速緩存部F3供給1.2V、對存儲器部F4供給1.5V的電源電壓。
存儲器部具有存儲信號數據的功能，以陣列狀配置存儲1位或多位的信息的多個存儲單元而構成。此外，具備對字線施加已升壓的電壓用的升壓電路；檢測位信息用的讀出放大器電路；以及指定存儲單元的地址的地址譯碼器/編碼器電路等。
在存儲單元中具備字線，在字線電位為高電位的狀態下，施加比存儲器部的電源電壓升壓了一定的電壓的電壓。這是為了校正存儲單元晶體管的閾值電壓這部分的信號電壓降。
再有，存儲單元的結構可以是DRAM、SRAM、FRAM(鐵電隨機存取存儲器)、flash(閃速)EEPROM、MRAM(磁隨機存取存儲器)等的任一種。
高速緩存部具有考慮CPU部與存儲器部的工作速度的不同而進行CPU部與存儲器部間的數據的輸入輸出調整的功能。
CPU部具有根據輸入信息進行信息處理、輸出已處理的信息的功能。由于CPU部的功耗大，故必須兼顧提高速度和降低功耗。因此，在不大幅度地降低速度的程度內，可使用比外部的電源電壓低的電壓。即，這是因為，由于提高電源電壓可提高MOSFET的電流驅動力，故為了提高速度，這是所希望的，但功耗與電源電壓的2次方成比例，故功耗大幅度地增加。
系統化的半導體裝置具有以上那樣的結構，故對各功能塊施加的最大施加電壓是不同的。
例如，對構成CPU部F2的MOSFET要求高的電流驅動力，故希望作為柵絕緣膜使用的ON膜的膜厚薄。
另一方面，在對I/O部F1施加的電源電壓比CPU部F2的電源電壓高的情況下，如果使作為在I/O部F1的保護電路等中使用的MOSFET柵絕緣膜使用的ON膜的膜厚與CPU部F2的MOSFET的相同，則難以保證規定的期間內(例如，10年間)的可靠性。
<A-1-2.保證可靠性用的柵絕緣膜的結構例1>
為了解決上述問題，最簡單的是，通過根據被施加的最大電壓的大小、對各個功能塊加厚ON膜的膜厚，這樣能保證可靠性。
例如，在圖2(a)和圖2(b)中，分別示意性地示出了CPU部F2和I/O部F1中的MOSFET的柵絕緣膜和柵電極。
在此，在圖2(a)和圖2(b)中，示出了在半導體襯底X1上形成柵絕緣膜GX1和GX2、在柵絕緣膜GX1和GX2上都形成柵電極X4的結構。
柵絕緣膜GX1由在半導體襯底X1上設置的氧化硅膜(SiO2)X2和在其上設置的氮化硅膜(SiN)X3構成，柵絕緣膜GX2由在半導體襯底X1上設置的氧化硅膜X2和在其上設置的氮化硅膜X5構成。
而且，將圖2(b)中示出的I/O部F1的柵絕緣膜GX2的膜厚T2形成得比圖2(a)中示出的CPU部F2的柵絕緣膜GX1的膜厚T1厚。再有，氧化硅膜X2的厚度是相同的，通過將氮化硅膜X5的厚度形成得比氮化硅膜X3的厚度厚，使柵絕緣膜GX2比柵絕緣膜GX1厚。
此外，在存儲器部中，由于例如對DRAM的存儲單元晶體管施加已升壓的電壓，故將作為存儲單元晶體管的柵絕緣膜使用的ON膜的膜厚形成得比作為讀出放大器電路、地址譯碼器/編碼器電路的柵絕緣膜使用的ON膜的膜厚厚。
再有，由于氮化硅膜的相對介電常數為6.5～9，氧化硅膜的相對介電常數為3.9～4.3，故在ON膜中氮化硅膜越厚，柵絕緣膜的靜電電容越大。此外，柵絕緣膜的靜電電容越大，飽和區中的漏電流越大，由于漏電流增加則電路的工作速度快，故如果加厚ON膜中的氮化硅膜的膜厚，則可加快電路的工作速度。
此外，在具備在多晶硅層上經氮化鎢(WNx)等的阻擋金屬層設置了鎢(W)等的金屬層的多晶硅金屬柵的P型MOSFET中，有時在多晶硅層中摻硼。此時，硼因熱處理而擴散，在柵絕緣膜為約2nm的氧化硅膜的情況下，存在硼在柵絕緣膜中擴散并到達半導體襯底、P型MOSFET的閾值電壓發生變動的可能性。為了避免這一點，使用硼的擴散系數小的氮化硅膜即可，特別是，加厚了氮化硅膜的厚度的ON膜適合于防止因硼穿過柵絕緣膜引起的閾值電壓的變動。
以上已說明的ON膜的膜厚的設定例是一例，不限定于這些例。
例如，在圖3(a)和圖3(b)中，分別示意性地示出了CPU部F2和I/O部F1中的ON膜的膜厚的另一設定例。
在圖3(a)和圖3(b)中，示出了在半導體襯底X1上形成柵絕緣膜GX1和GX3、在柵絕緣膜GX1和GX3上都形成柵電極X4。
柵絕緣膜GX1與圖2(a)中示出的柵絕緣膜GX1相同，柵絕緣膜GX3由在半導體襯底X1上設置的氧化硅膜X6和在其上設置的氮化硅膜X7構成。
而且，將圖3(b)中示出的I/O部F1的柵絕緣膜GX3的膜厚T2形成得比圖3(a)中示出的CPU部F2的柵絕緣膜GX1的膜厚T1厚。再有，通過將氧化硅膜X6和氮化硅膜X7的厚度形成得比氧化硅膜X2和氮化硅膜X3的厚度厚，使柵絕緣膜GX3比柵絕緣膜GX1厚。
此外，在圖4(a)和圖4(b)中，分別示意性地示出了CPU部F2和I/O部F1中的ON膜的膜厚的另一設定例。
在圖4(a)和圖4(b)中，示出了在半導體襯底X1上形成柵絕緣膜GX1和GX4、在柵絕緣膜GX1和GX4上都形成柵電極X4。
柵絕緣膜GX1與圖2(a)中示出的柵絕緣膜GX1相同，柵絕緣膜GX4由在半導體襯底X1上設置的氧化硅膜X6和在其上設置的氮化硅膜X3構成。
而且，將圖4(b)中示出的I/O部F1的柵絕緣膜GX4的膜厚T2形成得比圖4(a)中示出的CPU部F2的柵絕緣膜GX1的膜厚T1厚。再有，氮化硅膜X3的厚度是相同的，通過將氧化硅膜X6的厚度形成得比氧化硅膜X2的厚度厚，使柵絕緣膜GX4比柵絕緣膜GX1厚。
再有，在使氮化硅膜的厚度比氧化硅膜薄的情況下，可得到以下的作用和效果。即，在氧化硅膜中發生壓縮應力，在氮化硅膜中發生拉伸應力，但由于氮化硅膜的拉伸應力較強，故如果加厚氮化硅膜，則ON膜與半導體襯底的界面處的應力增大，存在界面能級密度或缺陷密度增加的可能性。因此，通過使使氮化硅膜的厚度比氧化硅膜薄，可減少在襯底界面處的應力，減少界面能級密度或缺陷密度。
以上說明的ON膜的膜厚的設定例公開了對于被施加的最大電壓越高的ON膜其膜厚越厚的技術思想。
<A-1-3.保證可靠性用的柵絕緣膜的結構例2>
在以上的說明中，示出了使用ON膜作為柵絕緣膜的情況的保證可靠性用的結構，但也可如圖5(a)和圖5(b)中所示，使用在氧化硅膜上層疊了氧化氮化硅膜(SiON)的層疊膜作為柵絕緣膜，根據功能塊的最大施加電壓來調節層疊膜的厚度。
在圖5(a)和圖5(b)中，分別示意性地示出了CPU部F2和I/O部F1中的MOSFET的柵絕緣膜和柵電極。
在此，在圖5(a)和圖5(b)中，示出了在半導體襯底X1上形成柵絕緣膜GX5和GX6、在柵絕緣膜GX5和GX6上都形成柵電極X4的結構。
柵絕緣膜GX5由在半導體襯底X1上設置的氧化硅膜X2和在其上設置的氧化氮化硅膜X8構成，柵絕緣膜GX6由在半導體襯底X1上設置的氧化硅膜X2和在其上設置的氧化氮化硅膜X9構成。
而且，將圖5(b)中示出的I/O部F1的柵絕緣膜GX6的膜厚T2形成得比圖5(a)中示出的CPU部F2的柵絕緣膜GX5的膜厚T1厚。再有，氧化硅膜X2的厚度是相同的，通過將氧化氮化硅膜X9的厚度形成得比氧化氮化硅膜X8的厚度厚，使柵絕緣膜GX6比柵絕緣膜GX5厚。
再有，由于氧化氮化硅膜的相對介電常數比氧化硅膜的相對介電常數大，故在ON膜中氧化氮化硅膜越厚，柵絕緣膜的靜電電容越大，可通過增加柵絕緣膜的靜電電容來加快電路的工作速度這一點，與使用ON膜作為柵絕緣膜的情況是同樣的。
<A-1-4.保證可靠性用的柵絕緣膜的結構例3>
此外，作為保證柵絕緣膜的可靠性用的結構，也可如圖6(a)和圖6(b)中所示，使用在氧化氮化硅膜(SiON)上層疊了氮化硅膜(SiN)的層疊膜作為柵絕緣膜，根據功能塊的最大施加電壓來調節層疊膜的厚度。
在圖6(a)和圖6(b)中，分別示意性地示出了CPU部F2和I/O部F1中的MOSFET的柵絕緣膜和柵電極。
在此，在圖6(a)和圖6(b)中，示出了在半導體襯底X1上形成柵絕緣膜GX7和GX8、在柵絕緣膜GX7和GX8上都形成柵電極X4的結構。
柵絕緣膜GX7由在半導體襯底X1上設置的氧化氮化硅膜X10和在其上設置的氮化硅膜X11構成，柵絕緣膜GX8由在半導體襯底X1上設置的氧化氮化硅膜X12和在其上設置的氮化硅膜X11構成。
而且，將圖6(b)中示出的I/O部F1的柵絕緣膜GX8的膜厚T2形成得比圖6(a)中示出的CPU部F2的柵絕緣膜GX7的膜厚T1厚。再有，氮化硅膜X11的厚度是相同的，通過將氧化氮化硅膜X12的厚度形成得比氧化氮化硅膜X10的厚度厚，使柵絕緣膜GX8比柵絕緣膜GX7厚。
由于氧化氮化硅膜的熱膨脹率與硅大致相同，在熱處理工序中發生的熱應力與ON膜相比較小，故可減少在襯底界面處的應力，減少界面能級密度或缺陷密度。
此外，氧化氮化硅膜與氮化硅膜的層疊膜與ON膜相比具有在抗熱載流子的性能方面良好的特征。這是因為，如果在膜中存在高濃度的氮，則可抑制膜中的氫擴散。
在使氮化硅膜的厚度比氧化氮化硅膜薄的情況下，可減少在襯底界面處的應力，減少界面能級密度或缺陷密度，這一點與使用ON膜作為柵絕緣膜的情況相同。
以上已說明的氧化氮化硅膜與氮化硅膜的層疊膜的膜厚的設定例是一例，不限定于這些例。
此外，在圖7(a)和圖7(b)中，分別示意性地示出了CPU部F2和I/O部F1中的氧化氮化硅膜與氮化硅膜的層疊膜的膜厚的另一設定例。
在圖7(a)和圖7(b)中，示出了在半導體襯底X1上形成柵絕緣膜GX7和GX9、在柵絕緣膜GX7和GX9上都形成柵電極X4。
柵絕緣膜GX7與圖6(a)中示出的柵絕緣膜GX7相同，柵絕緣膜GX9由在半導體襯底X1上設置的氧化氮化硅膜X10和在其上設置的氮化硅膜X13構成。
而且，將圖7(b)中示出的I/O部F1的柵絕緣膜GX9的膜厚T2形成得比圖7(a)中示出的CPU部F2的柵絕緣膜GX7的膜厚T1厚。再有，通過將氮化硅膜X13的厚度形成得比氮化硅膜X11的厚度厚，使柵絕緣膜GX9比柵絕緣膜GX7厚。
<A-2.作用和效果>
如以上所說明的那樣，使用2層的絕緣膜作為柵絕緣膜，通過調整其中的某一層的膜厚，或調整兩層的膜厚，可根據功能塊的最大施加電壓來調節層疊膜的厚度，在每個功能塊中使工作速度和可靠性實現最佳化。
<B.實施例2>
<B-1.裝置結構>
作為本發明的實施例2，在圖8中示出MOSFET100的剖面結構。
在圖8中，MOSFET100具備由在硅襯底1上按下述順序設置的包含重氫的氧化硅膜111和包含重氫的氮化硅膜121這2層膜構成的柵絕緣膜；以及由在氮化硅膜121上按下述順序設置的摻雜多晶硅膜13、阻擋金屬(WNx、TiNx、Ta、TaN等)層14、鎢等的金屬膜15這3層膜構成的柵電極。再有，由于在本發明中不受柵電極的結構的影響，故柵電極不限定于上述結構，也可使用單純的金屬電極(Cu、Mg、Pt、Zr、Mo、W、Al、Ag、Au、Ni、Co、Ti等)作為柵電極。
此外，在金屬膜15上設置了氮化硅膜18，設置了覆蓋絕緣膜161，使其覆蓋柵絕緣膜、柵電極和氮化硅膜18。
此外，具備至少覆蓋覆蓋絕緣膜161的側面的側壁絕緣膜17；設置在柵電極的下部的硅襯底1的表面內的溝道層7；設置成夾住溝道層7而對置的一對延伸層6；以及與一對延伸層6鄰接地設置的一對源、漏主要層4，設置了袋層5，使其與整個延伸層6、源、漏主要層4的一部分和溝道層7的一部分重疊。
在此，延伸層6的導電型與源、漏主要層4的導電型相同，由于起到源、漏層的功能，故應稱為源、漏延伸層6，但為了方便起見，稱為延伸層6。
袋層5是為了抑制短溝道效應的目的而設置的，注入與源、漏主要層4不同的導電型(與溝道層相同的導電型)的雜質而被構成。再有，如果將袋層5形成為延伸到延伸層6的外側，則相對于柵長的變動，可減小閾值電壓的變動，可改善所謂的roll-off(圓滑性)。
此外，MOSFET100的有源區被作為元件隔離絕緣膜的一種的STI(淺槽隔離)膜3所規定，在硅襯底1的內部設置了溝道中止層2。
MOSFET100的特征在于，構成作為柵絕緣膜形成的ON膜的氮化硅膜121和氧化硅膜111包含了重氫。以下，說明包含重氫原子的ON膜的形成方法。
<B-2.包含重氫原子的ON膜的形成方法>
<B-2-1.包含重氫原子的氮化硅膜的形成方法>
首先，包含重氫原子的氮化硅膜的形成方法。在包含重氫原子的氮化硅膜的形成時的化學反應由以下示出的反應式(3)和(4)表示。
式3…(3)式4)…(4)反應式(3)表示在LPCVD(低壓化學汽相淀積)裝置或RTA(快速熱退火)裝置中的反應，反應式(4)表示在利用等離子激勵反應的PECYD(等離子增強化學汽相淀積)裝置中的反應。再者，作為反應式(3)的變形例，示出反應式(5)和(6)。
式5…(5)式6…(6)其中，反應式(5)的右邊的氫分子與重氫分子的比例假定為1∶1，但該比例由反應的溫度、分壓等決定，不是唯一地被決定的。
圖9～圖11是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。再有，在圖9～圖11中示出了在用現有的方法形成的氧化硅膜上形成了以包含重氫的方式形成的氮化硅膜的情況。
如圖9中所示，被取入到氮化硅膜中的重氫原子與硅原子結合，或孤立地存在。
此外，如圖9中所示，在氧化硅膜中包含氫原子，與硅原子的一部分結合。在圖9中，示出了硅原子(Si)與氫氧基(OH)的結合體。再有，對硅原子來說，以單鍵的方式結合了3個用記號R示出的原子。這里示出了以單鍵的方式結合了3個氧(O)、氫(H)、硅等中的某一原子。再有，在氮化硅膜中，示出了硅原子與OD基的結合體，對硅原子來說，以單鍵的方式結合了3個用記號R示出的原子。在圖10～圖14中使用了同樣的標記。
再者，氧化硅膜/硅襯底界面的硅原子的懸掛鍵與由氫燒結等的工序導入的氫原子結合而被端接。
所謂的氫原子，相對于H(1H氕，質量數為1)，在重氫中存在D(2H氘，質量數為2)和T(3H氚，質量數為3)。D(氘)是穩定的，T(氚)是β-以12年的半衰期衰減的放射性物質，因此用于半導體裝置中是不理想的。因此，在本實施例2中，使用了質量數為2的重氫D。
再有，在施加了應力電壓的狀態下，被內部電場加速而得到能量的硅襯底中的熱載流子HOT由于具有比氧化硅膜/硅襯底界面的勢壘能量大的能量而越過界面，如圖9中所示，到達SiO2中。
然后，利用載流子HOT的能量，切斷與硅原子結合的氫氧基的氫原子的結合，被切斷了結合的氧的懸掛鍵起到固定電荷的作用。
如圖10中所示，被切斷了結合的氫原子和氮化硅膜中的重氫原子利用因柵絕緣膜中的電場引起的漂移或熱擴散，到達氧化硅膜/硅襯底界面。到達了界面的氫原子和重氫原子與界面的Si原子和氫原子的結合體反應，形成氫分子和氫重氫分子。
此外，也有重氫原子與結合到硅原子上的氫氧基的氫原子反應而形成氫重氫分子(HD)的情況。
這些氫分子(H2)或氫重氫分子作為氣體而揮發，如圖11中所示，氧化硅膜/硅襯底界面的硅原子的懸掛鍵起到界面能級的作用，氧化硅膜中的硅原子的懸掛鍵起到固定電荷的作用。
如果形成固定電荷或界面能級，則引起閾值電壓的變動或漏電流的性能下降，引起電路的工作速度的下降和電路的誤工作，但由于與氫原子相比，重氫原子的原子量大，故漂移或熱擴散的速度慢。因此，氮化硅膜中的重氫原子到達氧化硅膜/硅襯底界面的時間比氮化硅膜中的氫原子到達上述界面的時間長。其結果，可提高在施加了應力電壓的狀態下的抗熱載流子的性能，MOSFET的壽命變長。
<B-2-2.包含重氫的氧化硅膜的形成方法>
以下，說明包含重氫的氧化硅膜的形成方法。包含重氫的氧化硅膜由包含重氫的水(D2O)形成。其化學反應由以下示出的反應式(7)表示。
式7…(7)作為具體的形成方法，使加熱D2O(氧化氕)而氣化的氣體流過由石英管構成的反應爐中，可利用反應式(7)的反應對硅襯底進行氧化來形成。再有，也可在利用現有的方法形成了氧化硅膜或ON膜后，通過在重氫氣氛下進行熱處理來導入重氫。
圖12～圖14是說明施加了應力電壓的狀態下的ON膜中的重氫原子和氫原子的情況的示意圖。再有，在圖12～圖14中示出了在以包含重氫的方式形成的氧化硅膜上利用現有的方法形成了氮化硅膜的情況。
如圖12中所示，被取入到氧化硅膜中的重氫原子與結合到硅原子上的氧原子結合，使懸掛鍵端接，減少陷阱(俘獲中心)密度，或與氧化硅膜/硅襯底界面的硅原子的懸掛鍵結合而使其端接，減少了界面能級密度。
再有，在施加了應力電壓的狀態下，被內部電場加速而得到能量的硅襯底中的熱載流子HOT由于具有比氧化硅膜/硅襯底界面的勢壘能量大的能量而越過界面，如圖10中所示，到達氧化硅中。
然后，利用載流子HOT的能量，切斷與硅原子結合的OD基的重氫原子的結合，被切斷了結合的氧原子的懸掛鍵起到固定電荷的作用。但是，由于重氫原子與氧原子間的結合能量比氫原子與氧原子間的結合能量大，故對于重氫原子來說，難以引起因熱載流子導致的與氧原子的解離。
如圖13中所示，被切斷了結合的重氫原子和氮化硅膜中的氫原子利用因柵絕緣膜中的電場引起的漂移或熱擴散，到達氧化硅膜/硅襯底界面。到達了界面的氫原子和重氫原子與界面的硅原子和氫原子的結合體反應，形成氫分子和氫重氫分子。
此外，也有重氫原子與結合到硅原子上的氫氧基的氫原子反應而形成氫重氫分子的情況。
這些氫分子或氫重氫分子作為氣體而揮發，如圖14中所示，氧化硅膜/硅襯底界面的硅原子的懸掛鍵起到界面能級的作用，氧化硅膜中的硅原子的懸掛鍵起到固定電荷的作用。如果形成固定電荷或界面能級，則引起閾值電壓的變動或漏電流的性能下降，引起電路的工作速度的下降和電路的誤工作，但由于重氫原子與硅原子間的結合是牢固的，故難以引起因熱載流子導致的解離，可提高在施加了應力電壓的狀態下的抗熱載流子的性能，MOSFET的壽命變長。
<B-3.MOSFET的制造方法>
其次，使用按順序示出制造工序的圖15～圖19，說明MOSFET100的制造方法。
首先，準備硅襯底1，如圖15中所示，在利用STI膜3規定了有源區后，利用離子注入形成溝道層7和溝道中止層2。
再有，作為溝道層7，在N型MOSFET的情況下，注入硼、二氟化硼(BF2)、銦(In)等，在P型MOSFET的情況下，注入磷(P)、砷(As)、銻(Sb)等。
此外，提高了注入能量對溝道中止層2注入與溝道層7相同的雜質。
然后，在有源區上有選擇地形成由包含重氫的氧化硅膜111、包含重氫的氮化硅膜121、摻雜多晶硅膜13、阻擋金屬層14、金屬膜15和氮化硅膜18構成的多層膜。
再有，在氧化硅膜111和氮化硅膜121的形成中，采用使用反應式(3)～(7)已說明的形成方法，此外，不用說，通過調整氧化硅膜111和氮化硅膜121的至少一方的膜厚，與構成半導體裝置的各功能塊的最大施加電壓相對應。
利用離子注入在摻雜多晶硅膜13中導入硼、磷、氮等的摻雜劑。此時，如果使劑量至少為1×1015/cm2以上，則多晶硅層變質，具有與金屬相同的電傳導。
阻擋金屬層14是為了防止金屬膜15的構成原子擴散到鄰接的膜中而設置的，在該意義上，也可設置在金屬膜15的上部。
氮化硅膜18由PECVD來淀積，在進行柵構圖的曝光工序中，起到防止光抗蝕劑掩模的長度因來自下層的反射而比布局上的柵長縮小的光暈(halation)的ARC(抗反射涂膜)的功能。再有，在圖15中，示出了進行柵構圖后的狀態。
在圖16中示出的工序中，從已構圖的柵電極的上部進行離子注入，以自對準的方式在硅襯底1的表面內形成袋層5和延伸層6。
再有，作為延伸層6，在N型MOSFET的情況下，注入P、As、Sb、氮(N)等，在P型MOSFET的情況下，注入B、BF2、In等。
此外，作為袋層5，在N型MOSFET的情況下，注入B、BF2、In等，在P型MOSFET的情況下，注入P、As、Sb、N等。
此外，在袋層5的形成中，由于形成為使其到達比延伸層6的前端的更前方，故也有采用使襯底傾斜而從傾斜方向注入的方法。
其次，在圖17中示出的工序中，在氮或一氧化氮(NO)的氣氛中對整個硅襯底1進行RTA處理，對柵電極、氮化硅膜18和硅襯底1的露出面進行氮化或氮化氧化，形成覆蓋絕緣膜161A。此時，在摻雜多晶硅膜13的側面形成氮化硅膜或氧化氮化硅膜(都是耐氧化性的膜)，在金屬膜15的側面形成金屬氮化膜。
其次，在圖18中示出的工序中，對整個硅襯底1進行RTO(快速熱氧化)處理，對覆蓋絕緣膜161A進行氧化，形成覆蓋絕緣膜161。之所以進行氧化，是為了將因各向異性刻蝕或離子注入而在柵電極或硅襯底中發生的缺陷取入到氧化膜中。
再有，由于在摻雜多晶硅膜13的側面形成了耐氧化性的膜，故不會引起大的氧化。
利用RTA處理和RTO處理在硅襯底1的露出面上形成氧化氮化硅膜，同時，以離子方式注入到延伸層6或袋層5中的摻雜劑配位在構成硅襯底的晶格位置上而激活。
其次，在圖19中示出的工序中，形成絕緣膜使其覆蓋整個表面，利用各向異性刻蝕形成至少覆蓋覆蓋絕緣膜161的側面的側壁絕緣膜17。再有，作為上述絕緣膜，使用氮化硅膜、氧化氮化硅膜、氧化硅膜、TEOS(原硅酸四乙酯Si(OC2H5)4)膜、BPTEOS(硼磷TEOS)膜或這些膜的多層膜即可。
最后，從側壁絕緣膜17的上部進行離子注入，通過在硅襯底1的表面內以自對準的方式形成源、漏主要層4，得到圖8中示出的MOSFET100。
再有，作為源、漏主要層4，在N型MOSFET的情況下，注入P、As、Sb、N等，在P型MOSFET的情況下，注入B、BF2、In等。
再有，其后，也可在源、漏主要層4的表面上注入鍺或氬離子，使源、漏主要層4的表面成為非晶硅，接著，在整個面上形成鈷或鈦等的高熔點金屬膜，利用高溫處理進行硅化，在硅襯底1的露出面與高熔點金屬膜接觸的部分上形成金屬硅化物。通過形成金屬硅化物，可減少源、漏主要層4的電阻，提高MOSFET100的工作速度。
<B-4.作用和效果>
如以上已說明的那樣，由于重氫原子比氫原子重，故從氮化硅膜朝向氧化硅/硅襯底界面的漂移或擴散的速度比氫原子慢。因此，通過使ON膜的氮化硅膜包含重氫，即使在施加了應力電壓的狀態下，也使形成界面能級的速度變慢。其結果，可提高MOSFET的可靠性。
此外，由于重氫原子與硅原子間的結合能量比氫原子與硅原子間的結合能量大，故對于重氫原子來說，難以引起因熱載流子導致的與硅原子的解離。通過使ON膜的氧化硅膜包含重氫，難以引起在施加了應力電壓的狀態下的因熱載流子導致的與硅原子的解離。可提高在施加了應力電壓的狀態下的抗熱載流子的性能，MOSFET的壽命變長，提高了可靠性。
再有，只在ON膜的氮化硅膜中包含重氫的結構或只在ON膜的氧化硅膜中包含重氫的結構中，如上所述，具有提高MOSFET的可靠性的效果，但如果是如圖8中示出的MOSFET100那樣同時具備兩者的ON膜，則可更加提高其效果。
<B-5.變形例>
在以上已說明的實施例2中，示出了使用包含重氫的ON膜作為柵絕緣膜的結構，但也可使用氧化氮化硅膜(SiON)來代替構成ON膜的氧化硅膜。
在形成包含重氫的氧化氮化硅膜時的化學反應用以下示出的反應式(8)～(11)來表示。
式8…(8)式9…(9)式10…(10)式11…(11)可使加熱D2O而氣化的氣體或已氣化的ND3流過由石英管構成的反應爐中以對硅襯底進行氧化來形成。
氧化氮化硅膜比氧化硅好的方面在于氮原子將膜中的硅原子的懸掛鍵端接。由于Si-N的結合能量比Si-H的結合能量大，故由熱載流子切斷結合的比例小。此外，由于膜中的氮原子使氫原子的漂移或熱擴散的速度減速，故可提高抗熱載流子的性能。
作為現有的氧化氮化硅膜的形成方法，使由氧氣稀釋了NO或N2O的氣體流過由石英管構成的反應爐中，對硅襯底進行氧化即可。
此外，也可作成在包含重氫的氧化硅膜上層疊包含重氫的氧化氮化硅膜的結構來代替包含重氫的ON膜。
<C.實施例3>
<C-1.裝置結構>
以下，作為本發明的實施例3，作為覆蓋柵電極和其上部的氮化硅膜的覆蓋絕緣膜，說明使用重氫的覆蓋絕緣膜的結構。
圖20示出具有包含了重氫的覆蓋絕緣膜162的MOSFET200的結構。再有，在圖20中，對于與使用圖8已說明的MOSFET100相同的結構附以相同的符號，省略重復的說明。
如圖20中所示，在MOSFET200中，設置了由包含重氫的氧化硅膜111和包含重氫的氮化硅膜121這2層膜構成的柵絕緣膜；由在氮化硅膜121上按下述順序設置的存在氮化硅膜13、阻擋金屬層14、金屬膜15這3層膜構成的柵電極；以及以覆蓋其上部的氮化硅膜18的方式設置的包含重氫的覆蓋絕緣膜162。
<C-2.制造方法>
以下，說明MOSFET200的制造方法。再有，基本上與使用圖15～圖19已說明的MOSFET100的制造方法相同，由于不同之處只在于涉及覆蓋絕緣膜162的形成的部分，故以下只說明覆蓋絕緣膜162。
在使用圖16已說明的袋層5和延伸層6的形成后，與圖17中示出的覆蓋絕緣膜161A同樣地在硅襯底1的整體上形成覆蓋絕緣膜162。
形成覆蓋絕緣膜162的主要目的是用于恢復在各向異性刻蝕時硅襯底表面所受到的刻蝕損傷。
作為覆蓋絕緣膜162的形成方法，有以下兩種(A)由CVD法進行的氧化硅膜、TEOS(原硅酸四乙酯Si(OC2H5)4)膜或HDP(高密度等離子)氧化膜的淀積，(B)在氧化氣氛下進行熱處理的氧化膜的形成。
<C-2-1.由CVD法進行的氧化硅膜的形成>
<由LPCVD法進行的氧化硅膜的形成>
在使用CVD法形成氧化硅膜時的化學反應用以下示出的反應式(12)來表示。
式12…(12)上述反應的特征是，將SiCl2D2作為源氣體以代替SiCl2H2(DCS二氯硅烷)，在LPCVD裝置中形成氧化硅膜。由此，SiCl2D2中包含的重氫原子的一部分在反應中就被取入到氧化硅膜中。在上述反應中，除氧化硅膜以外，還形成有機硅化合物，但將其作為「by products(副產品)」來示出。這一點在以下示出的反應式中也是相同的。
再有，作為SiCl2D2的形成方法的一例，利用由以下示出的反應式(13)表示的化學反應即可。
式13…(13)<由LPCVD法進行的TEOS氧化膜的形成>
在使用CVD法形成氧化硅膜時的化學反應用以下示出的反應式(14)來表示。
式14…(14)上述反應的特征是，將由重氫置換了TEOS中的氫的重氫TEOS作為源氣體，在LPCVD裝置中形成氧化硅膜。由此，重氫TEOS中包含的重氫原子的一部分在反應中就被取入到氧化硅膜中。
再有，作為重氫TEOS的形成方法的一例，利用由以下示出的反應式(15)表示的化學反應即可。
式15…(15)<由PECVD法進行的HDP氧化膜的形成>
在使用CVD法形成HDP氧化硅膜時的化學反應用以下示出的反應式(16)來表示。
式16…(16)上述反應的特征是，將由重氫置換了TEOS中的氫的重氫TEOS作為源氣體，在PECVD裝置中形成氧化硅膜。
PECVD法是通過在反應室中在低壓下在電極間施加電壓(高頻電壓)來生成等離子體、利用該等離子體促進CVD反應的方法。利用等離子體的存在，TEOS直接與氧反應，形成氧化硅膜，可形成高密度的氧化硅膜。
此外，通過使用由以下示出的反應式(17)和(18)表示的反應，也可形成HDP氧化硅膜。
式17…(17)式18…(18)上述反應的特征是，將由重氫置換了SiH4(硅烷)中的氫的重氫硅烷(SiD4)作為源氣體，在PECVD裝置中形成氧化硅膜。由此，重氫硅烷中包含的重氫原子的一部分在反應中就被取入到氧化硅膜中。
<C-2-2.由熱氧化法進行的氧化硅膜的形成>
首先，在氮氣氣氛下對硅襯底1整體進行RTA處理，使因形成柵電極時的各向異性刻蝕所受到的刻蝕損傷得到某種程度的恢復。此時，對硅襯底1的露出表面和柵電極的側面同時進行氮化。
由于柵電極的摻雜多晶硅膜13容易被氧化，故通過對側面進行氮化，可抑制氧化。其次，例如通過在氧化氣氛下進行熱處理，已露出的硅襯底1的表面被氧化，形成氧化硅膜。此時，刻蝕損傷同時被取入到該氧化硅膜中。由于對在前面的工序中表面被氮化的硅襯底1進行氧化，故該氧化硅膜包含了氮原子。
在此，作為氧化氣氛的一例，有D2O氣氛。此時的氧化反應由下述的反應式(19)表示。
式19…(19)再有，也可形成包含重氫原子的氧化氮化硅膜來代替氧化硅膜。此時，使用由前面已說明的反應式(8)～(11)表示的反應來形成即可。
此外，不用說，也可使用由在實施例1中已說明的包含重氫的氧化硅膜和包含重氫的氧化氮化硅膜的2層膜構成的柵絕緣膜或由包含重氫的氧化氮化硅膜和包含重氫的氮化硅膜的2層膜構成的柵絕緣膜來代替由包含重氫的氧化硅膜111和包含重氫的氮化硅膜121的2層膜構成的柵絕緣膜。
再有，關于氮化硅膜的形成，除使用反應式(1)和(2)已說明的以外，也有利用由以下示出的反應式(20)和(21)表示的化學反應來形成的情況。
式20…(20)
式21…(21)由上述反應式(20)示出的方法是在半導體襯底的表面上形成了氧化硅膜后、通過用氮原子團(N*)對氧化硅膜的表面進行氮化來形成ON膜的方法，形成Si3N4/SiO2的2層膜。此外，在反應式(21)中，形成SiON/SiO2的2層膜。
<C-3.作用和效果>
在利用以上說明的方法形成的包含重氫的氧化硅膜中，膜中的重氫原子都與膜中的硅原子的懸掛鍵結合而使之端接，或與氧化硅膜/硅襯底界面的硅原子的懸掛鍵結合而使之端接，因此，作為結果，可減少陷阱密度或界面能級密度。
由于覆蓋絕緣膜162也有與柵絕緣膜鄰接的部分，故通過使用可減少懸掛鍵的包含重氫的氧化硅膜，在不對柵絕緣膜產生影響的方面來說，可以說是所希望的結構。
<C-4.變形例>
在圖8和圖20中示出的MOSFET100和200中，作為柵絕緣膜的包含重氫的氧化硅膜111和包含重氫的氮化硅膜121的形狀是與柵電極的構圖形狀相一致地被構圖的形狀，覆蓋絕緣膜161和162成為與柵絕緣膜的側面接觸的結構，但也可作成圖21中示出的MOSFET300那樣的結構。
即，在圖21中示出的MOSFET300中，配置成使包含重氫的氧化硅膜111和包含重氫的氮化硅膜121延伸到側壁絕緣膜17的下部、覆蓋絕緣膜162也延伸到側壁絕緣膜17與氮化硅膜121之間。
在作成這樣的結構的情況下，由于覆蓋絕緣膜162與柵絕緣膜接觸的面積增加，故在由包含重氫的氧化硅膜構成的覆蓋絕緣膜162不對柵絕緣膜產生影響的方面來說，可以說是更為希望的結構。
再有，在圖21中示出了，柵電極的各向異性刻蝕在氮化硅膜121上停止，但實際上氮化硅膜121多少被過刻蝕。
此外，在以上已說明的本發明的實施例1～3中，示出了將本發明應用于MOSFET的結構，但可將本發明同樣應用于flash EEPROM(電可擦除可編程只讀存儲器)或LDMOSFET(橫向擴散MOSFET)或DTMOSFET(動態閾值MOSFET)。
此外，在以上已說明的實施例1～3中，以使用ON膜作為柵絕緣膜為主進行了說明，但也可作成ONO(氧化-氮化-氧化)膜、SiO2/SiON膜、SiO2/SiON/SiO2膜、SiN/SiON膜、在各功能塊中調整膜厚，或使其包含重氫。
此外，作為在實施例3已說明的覆蓋絕緣膜162，例示了包含重氫的氧化硅膜和包含重氫的氮化硅膜，但即使是由ONO膜、SiO2/SiON膜、SiO2/SiON/SiO2膜、SiON/SiN膜等多層膜來構成覆蓋絕緣膜162、在其中的某一層中包含重氫的結構，也能得到與實施例3同樣的效果。
<D.實施例4>
在本發明的實施例2中，示出了使用包含重氫的ON膜作為柵絕緣膜的結構，但如果可在構成ON膜的氮化硅膜中減少氫原子的含量，則也可得到與實施例2的半導體裝置同樣的作用和效果。
即，如使用圖48已說明的那樣，在由反應式(1)表示的化學反應中，源氣體的氨的分壓越高、氮化硅膜中的含有的氫原子濃度越高。
因而，如果使用由反應式(2)表示的化學反應來形成氮化硅膜，則可降低含有的氫原子濃度。
如果可降低含有的氫原子濃度，則可減少因ON膜中的氫原子的漂移或熱擴散而發生的界面能級或固定電荷的量，可提高抗熱載流子的性能。
<E.實施例5>
<E-1.裝置結構>
其次，使用圖22～圖32，說明本發明的實施例5。
圖22是示出本發明的實施例5的半導體裝置的特征部。即，在圖22中示出了下述的結構在硅襯底51的表面內設置STI膜50，其上部邊緣部由在硅襯底51的主表面上具有平緩的圓形而隆起的內壁氧化膜58構成，MOSFET的柵電極64的柵寬方向的邊緣部與該邊緣部銜接。
STI膜50具有在硅襯底51的表面內設置了槽57、在其內壁面上設置的內壁氧化膜58；以及被填埋在槽57的內部的埋入絕緣膜61。再有，圖22示出了柵電極64的寬度方向的剖面圖，在柵電極64與硅襯底51之間設置了柵絕緣膜63。
這樣的結構的STI膜50的特征是，內壁氧化膜58和埋入絕緣膜61包含重氫。
<E-2.制造方法>
以下，使用按順序示出的圖23～圖30，說明STI膜50的制造方法。
首先，在圖23中示出的工序中，準備硅襯底51，在硅襯底51上按順序淀積氧化硅膜52、多晶硅膜(或非晶硅膜)53、氮化硅膜54。
再有，氧化硅膜52是促進內壁氧化膜58的部分氧化用的膜，多晶硅膜53是緩和在后面的工序中形成的氧化硅膜的鳥嘴(birdbeak)周邊的應力的膜。
其次，在圖24中示出的工序中，使用由轉移工序形成的抗蝕劑掩模55，對氮化硅膜54進行構圖，形成到達多晶硅膜53的開口部OP。再有，將抗蝕劑掩模55的開口圖形設定為與在硅襯底51中形成的槽的圖形一致。
其次，在除去抗蝕劑掩模55后，在圖25中示出的工序中，以氮化硅膜54為硬掩模，對硅襯底51進行各向異性刻蝕，形成槽57。再有，在該階段中，以與槽57的開口部連續的方式，存在氧化硅膜52的開口部56b和多晶硅膜53的開口部56a。
其次，在圖26中示出的工序中，對槽57的內壁進行氧化或氮化氧化，形成由氧化硅膜或氧化氮化硅膜構成的內壁氧化膜58。
關于形成內壁氧化膜58用的化學反應，使用前面已說明的反應式(7)～(12)、(14)、(16)～(19)表示的反應即可，利用這些化學反應得到的氧化硅膜或氧化氮化硅膜包含重氫。
在圖26中，不僅在槽57(參照圖25)的內壁上，而且在氧化硅膜52的開口部56b(參照圖25)上也形成內壁氧化膜58，特別是，在氧化硅膜52的開口部56b中促進氧化，形成鳥嘴59，增加其厚度。再有，在圖26中，用符號60表示了因鳥嘴59增加了厚度的部分。
此外，雖然圖示省略，但也可設置包含重氫的氮化硅膜使其覆蓋內壁氧化膜58。關于形成該氮化硅膜用的化學反應，使用由前面已說明的反應式(3)～(6)表示的反應即可。
其次，在圖27中示出的工序中，例如用氧化硅膜、氧化氮化硅膜、TEOS膜、HDP氧化硅膜等的埋入絕緣膜61填埋槽57。
關于形成埋入絕緣膜61用的化學反應，使用前面已說明的反應式(7)～(12)、(14)、(16)～(19)表示的反應即可，利用這些化學反應得到的絕緣膜包含重氫。
其次，在重氫氣氛下、氬氣氛下或氮氣氛下進行熱處理。該熱處理用于對埋入絕緣膜61進行燒固增密(densification)和利用該絕緣膜61的粘性流動的性質緩和STI膜50周圍的應力。
由于包含重氫的絕緣膜中重氫含量越多就越柔軟，故對于緩和應力是有效的材料。
再有，由于絕緣膜中的重氫原子比氫原子與硅原子更牢固地結合，故即使在約800～1200℃的高溫下進行熱處理，重氫原子的揮發量也少。為了進一步抑制重氫原子的揮發，或是在重氫氣氛下進行熱處理，或是在低溫高壓的氣氛下進行熱處理即可。
其次，在圖28中示出的工序中，利用CMP(化學機械研磨)處理，將氮化硅膜54作為中止層，對埋入絕緣膜的上表面進行平坦化。
其次，在圖29中示出的工序中，利用刻蝕除去氮化硅膜54和多晶硅膜53。在該階段中，在被氮化硅膜54和多晶硅膜53包圍的部分上留下多余的埋入絕緣膜61。
其次，在圖30中示出的工序中，通過利用刻蝕除去多余的埋入絕緣膜61來形成STI膜50。此時，也除去氧化硅膜52和多余的埋入絕緣膜61的周圍的內壁氧化膜58，在埋入絕緣膜61的上部邊緣部上以隆起的方式留下因鳥嘴59增加了厚度的內壁氧化膜58。
最后，通過在硅襯底51上形成柵絕緣膜63，在柵絕緣膜63上形成柵電極64，可得到圖22中示出的結構。
<E-3.作用和效果>
在圖31中將圖22中的STI膜50的上部邊緣部附近的結構放大后示出。如圖31中所示，在與柵電極銜接的STI膜50中，如果因熱載流子等在內壁氧化膜58/硅襯底51界面上形成界面能級或陷阱，則與柵絕緣膜的情況相同，具有柵電極64的MOSFET的電流驅動力下降。
但是，如果如STI膜50那樣在內壁氧化膜58中包含重氫，則由于重氫將內壁氧化膜58中的懸掛鍵端接，故可提高抗熱載流子的性能，提高可靠性。
此外，通過如STI膜50那樣使用包含重氫的埋入絕緣膜61，具有防止內壁氧化膜58的重氫在后工序的熱處理中揮發的效果。
再有，不用說，也可用STI膜50規定有源區，在該處形成具有在實施例1～實施例3已說明的包含重氫原子的多層結構的柵絕緣膜的MOSFET。
<E-4.多晶硅膜的效果>
在圖23中示出的工序中，示出了在硅襯底51上設置氧化硅膜52和多晶硅膜53的結構，但在使用圖30已說明的工序中，在利用刻蝕除去多余的埋入絕緣膜61時，為了在埋入絕緣膜61的上部邊緣部留下因鳥嘴59增加了厚度而隆起的內壁氧化膜58，多晶硅膜53是必要的構成。
圖32是示出不設置多晶硅膜53而形成的情況的STI膜50的圖，埋入絕緣膜61的上部邊緣部的內壁氧化膜58成為具有凹陷部DP的形狀。
這是由于多余的埋入絕緣膜61的周圍的內壁氧化膜58(參照圖29)的高度降低了不設置多晶硅膜53的部分、內壁氧化膜58被過度地刻蝕的結果。
這樣，如果在內壁氧化膜58的上部邊緣部形成凹陷部DP，則與該部分以銜接的方式形成的柵電極64的柵寬方向的邊緣部也凹陷，在該處電場集中，MOSFET就以比閾值電壓的設計值低的電壓導通(反窄溝道效應)，因此，這是不希望有的。多晶硅膜53具有防止變成該狀態的效果。
<F.實施例6>
<F-1.裝置結構>
其次，使用圖33～圖42，說明本發明的實施例6。
圖33是作為本發明的實施例6示出SOI襯底SB1的結構的剖面圖。
SOI襯底SB1的特征在于具有在硅襯底81的上部層疊了作為BOX(埋入氧化)膜的埋入絕緣膜BX1和SOI層74的結構，在埋入絕緣膜BX1內和埋入絕緣膜BX1與與其鄰接的層的界面上包含重氫。
<F-2.制造方法>
以下，使用按順序示出的圖34～圖37，說明SOI襯底SB1的制造方法。
首先，在圖34中示出的工序中，準備硅襯底71，對其主表面進行清洗后，例如使用由反應式(7)表示的反應，形成含有重氫的氧化硅膜72。
其次，在圖35中示出的工序中，從氧化硅膜72的上部進行氫離子或重氫離子的注入，形成注入層73。其劑量約為1×1016～1×1017/cm2。此外，注入能量是這樣來決定的，即，氧化硅膜72的膜厚與其后成為SOI層74的部分的膜厚的和與注入離子濃度分布的峰值位置大體一致。再有，在圖35中，將氫或重氫原子的濃度為峰值的區域作為注入層73來示出。
硅原子與重氫原子的結合比硅原子與氫原子的結合牢固，由于在其后使用圖37示出的襯底分離工序中能容易地進行襯底的分離，故希望注入重氫離子。
其次，在圖36中示出的工序中，準備硅襯底81，對其主表面進行清洗后，形成氧化硅膜82。然后，如圖36中所示，使硅襯底81的形成了氧化硅膜82的主表面與硅襯底71的形成了氧化硅膜72的主表面對置，在室溫下將兩者接合。
其次，在圖37中示出的工序中，對接合了的狀態的硅襯底71和81進行2次熱處理。
第一熱處理在400℃～600℃下進行，以注入了氫或重氫的注入層73為邊界，使硅襯底71和注入層73與硅襯底71和81的接合體分離。
由于對注入層73以高濃度注入氫原子或重氫原子，故成為非晶硅，硅原子的懸掛鍵被氫原子或重氫原子端接。另一方面，由于硅原子相互間的結合較弱，故以注入層73為邊界分離。
其結果，處于注入層73的上部的硅單晶層留在硅襯底81的主表面上，成為SOI層74，氧化硅膜72和82成為埋入絕緣膜BX1，形成SOI襯底SB1。
第二熱處理在約1100℃下進行，對SOI襯底SB1內的化學鍵進行強化。
再有，由于第二熱處理之后的SOI襯底SB1表面的微粗糙度約為10nm，故通過研磨使微粗糙度為0.15nm以下，完成使用圖33已說明的SOI襯底SB1。
<F-3.作用和效果>
如以上所說明的那樣，在本發明的實施例6的SOI襯底中，由于使用在埋入絕緣膜BX1內和埋入絕緣膜BX1與與其鄰接的層的界面處包含重氫的SOI襯底SB1，故埋入絕緣膜BX1中的硅原子與重氫的結合能量比硅原子與氫的結合能量大，難以形成界面能級或固定能級。因此，可提高在SOI襯底SB1中形成的半導體裝置的可靠性。
再有，氧化硅膜82不是必須的，此外，在氧化硅膜82中也可不包含重氫。如果與SOI層74鄰接的氧化硅膜72包含重氫，則可得到本發明的作用和效果。
<F-4.變形例>
以下，使用圖38～圖42，說明本實施例的變形例的結構。
在圖38中示出的SOI襯底SB2中，與SOI層74鄰接地設置氧化氮化硅膜(SiON)72A，構成了埋入絕緣膜BX2。其它的結構與圖33中示出的SOI襯底SB1相同。
在圖39中示出的SOI襯底SB3中，與SOI層74鄰接地設置氧化氮化硅膜72A，同時在氧化氮化硅膜72A的下部設置氧化氮化硅膜82A，構成了埋入絕緣膜BX3。其它的結構與圖33中示出的SOI襯底SB1相同。
在圖40中示出的SOI襯底SB4中，與SOI層74鄰接地設置氧化氮化硅膜72A，同時在氧化氮化硅膜72A的下部設置氮化硅膜82B，構成了埋入絕緣膜BX4。其它的結構與圖33中示出的SOI襯底SB1相同。
在圖41中示出的SOI襯底SB5中，在與SOI層74鄰接的氧化硅膜72的下部設置氧化氮化硅膜82A，構成了埋入絕緣膜BX5。其它的結構與圖33中示出的SOI襯底SB1相同。
在圖42中示出的SOI襯底SB6中，在與SOI層74鄰接的下部設置氮化硅膜82B，構成了埋入絕緣膜BX6。其它的結構與圖33中示出的SOI襯底SB1相同。
在以上說明的SOI襯底SB2～SB6中，是設置氧化氮化硅膜與氧化硅膜的多層膜、氧化氮化硅膜的多層膜、氧化氮化硅膜與氮化硅膜的多層膜、氧化硅膜與氮化硅膜的多層膜的結構，來代替埋入絕緣膜BX1，這些多層膜使用由反應式(1)～(14)、(16)～(19)表示的反應即可。
再有，如圖38～圖40中所示，在SOI層74與氧化氮化硅膜72A接觸的結構中，由于氧化氮化硅膜72A中的氮原子與在SOI層74與氧化氮化硅膜72A的界面處存在的硅的懸掛鍵端接，故減少了界面能級，減少了MOSFET在關斷狀態中的漏泄電流。
此外，如前面所述，由于氧化氮化硅膜的熱膨脹率與硅大體相同，故可減少因高溫處理時的熱膨脹率的差異引起的熱應力。
再有，如圖42中所示，在氧化硅膜72的下部形成氮化硅膜82B的結構中，利用在氧化硅膜72中發生的壓縮應力和在氮化硅膜82B中發生的拉伸應力，可緩和多層膜整體的應力，其結果，可減少與鄰接的SOI層74的界面處形成的界面能級。
此外，SOI襯底SB2～SB6中的埋入絕緣膜BX1～BX6的厚度的大小起到與使用實施例1已說明的構成柵絕緣膜的多層膜的厚度的大小相同的效果。而且，通過將上述絕緣膜的多層膜作為第2柵絕緣膜來使用，也可形成雙柵MOSFET。
此外，也可在SOI襯底SB2～SB6上形成具有在實施例1～實施例3中已說明的包含重氫原子的多層膜的柵絕緣膜的MOSFET，不用說，也可在SOI襯底SB2～SB6表面內設置在實施例5中已說明的包含重氫原子的STI膜來規定有源區。
<F-5.發明的展開>
在以上已說明的本發明的實施例6的SOI襯底中，其特征在于埋入絕緣膜至少包含重氫，但與埋入絕緣膜包含重氫還是不包含重氫無關，對于熱來說，氧化硅膜的應力是膨脹型的，氮化硅膜的應力是收縮型的，因此，如果將氧化硅膜與氮化硅膜的2層膜作為埋入絕緣膜來使用，則可緩和熱應力。因而，在與只是氧化硅膜的相同的厚度的埋入絕緣膜相比的情況下，具有可減少與SOI層有關的熱應力的效果。
此外，由于氧化氮化硅膜的熱膨脹率與硅的熱膨脹率為同等程度，故如果將氧化硅膜與氧化氮化硅膜的2層膜作為埋入絕緣膜來使用，則在與只是氧化硅膜的相同的厚度的埋入絕緣膜相比的情況下，具有可減少與SOI層有關的熱應力的效果。
因而，即使在其內部不包含重氫，通過將氧化硅膜與氮化硅膜的2層膜、氧化硅膜與氧化氮化硅膜的2層膜、氮化硅膜與氧化氮化硅膜的2層膜作為埋入絕緣膜來使用，可緩和熱應力，其結果，可減少與鄰接的SOI層的界面處形成的界面能級，因此，可得到減少起因于制造工序的缺陷、減少MOSFET等的半導體裝置的漏泄電流的效果。當然，不用說通過使其內部包含重氫，可進一步提高在SOI襯底中形成的MOSFET等的半導體裝置的可靠性。
再有，作為埋入絕緣膜不限定于2層膜，也可使用ONO(氧化-氮化-氧化)膜，也可以是由氧化硅膜、氮化硅膜和氧化氮化硅膜構成的多層膜。
在此，作為一例，在圖49中示出在具有由多層膜構成的埋入絕緣膜BX2的SOI襯底SB2中設置了MOSFET90的結構。
在圖49中，MOSFET90具備由在埋入絕緣膜BX2的SOI層74上按下述順序設置的包含重氫的氧化硅膜11和氮化硅膜12這2層膜構成的柵絕緣膜；以及由在氮化硅膜12上按下述順序設置的摻雜多晶硅膜13、阻擋金屬(WNx、TiNx、Ta、TaN等)層14、鎢等的金屬膜15這3層膜構成的柵電極。
此外，MOSFET90具備覆蓋柵絕緣膜和柵電極的覆蓋絕緣膜16；至少覆蓋覆蓋絕緣膜16的側面的側壁絕緣膜17；設置在柵電極的下部的SOI層74的表面內的溝道層7；設置成夾住溝道層7而對置的一對延伸層6；分別設置在一對延伸層6內的袋層5；以及與一對延伸層6鄰接地設置的一對源、漏主要層4。
此外，MOSFET90的有源區由作為元件隔離絕緣膜的一種的STI膜3來規定，以到達埋入絕緣膜BX2的方式形成了STI膜3的底面。而且，在MOSFET90的上部層疊了第1層間絕緣膜21、絕緣膜22、第2層間絕緣膜23和第3層間絕緣膜24。
此外，在圖49中示出配置了下述部分的結構貫通第1層間絕緣膜21和絕緣膜22分別到達一對源、漏主要層4的接觸部31；與一方接觸部31連接的第1布線層32；貫通第2層間絕緣膜23到達另一方的接觸部31的接觸部33；以及與接觸部33連接的第2布線層34，但這不過是一例。
再有，SOI襯底SB2和埋入絕緣膜BX2與使用圖38已說明的結構相同，省略重復的說明，但不用說，即使在埋入絕緣膜BX2中不一定包含重氫，如上所述，也可減少MOSFET等的半導體裝置中的漏泄電流。
此外，MOSFET90是現有的半導體裝置，但不用說，也可在SOI襯底SB2中形成在實施例2中使用圖8已說明的本發明的MOSFET100。
此外，在圖49中示出了STI膜3的底面到達埋入絕緣膜BX2的結構，但也可以是如圖50中所示的在STI膜3的底面與埋入絕緣膜BX2之間存在SOI層74的結構。
按照本發明的第1方面所述的半導體裝置，由于柵絕緣膜具有氧化硅膜與氧化氮化硅膜的2層膜且至少在1層中包含重氫原子的第一2層膜、或氮化硅膜與氧化氮化硅膜的2層膜且至少在1層中包含重氫原子的第二2層膜，故重氫原子比氫原子重，從第1層到第2層或在其反方向上漂移或擴散的速度比氫原子慢。因此，即使在施加了應力電壓的狀態下，形成界面能級的速度也慢。其結果，可提高MOSFET的可靠性。此外，由于重氫原子與硅原子間的結合能量比氫原子與硅原子間的結合能量大，故對于重氫原子來說，難以引起因來自半導體襯底的熱載流子產生的與硅原子的解離。因此，由于使第一2層膜或第二2層膜包含重氫，難以引起在施加了應力電壓的狀態下的因熱載流子產生的解離，提高了在施加了應力電壓的狀態下的抗熱載流子的性能，MOSFET的壽命變長，提高了可靠性。
按照本發明的第2方面所述的半導體裝置，由于在半導體襯底上使用第一2層膜的情況下設置了氧化硅膜，在使用第二2層膜的情況下設置了氧化氮化硅膜，故可防止在與半導體襯底的界面處增加界面能級密度。
按照本發明的第3方面所述的半導體裝置，由于相對介電常數大的氧化氮化硅膜的厚度比氧化硅膜的厚度厚，故可增大柵絕緣膜的靜電電容，通過增大柵絕緣膜的靜電電容可加快電路的工作速度。
按照本發明的第4方面所述的半導體裝置，氧化氮化硅膜的厚度比氮化硅膜的厚度厚，可減少在襯底界面處的應力，減少界面能級密度或缺陷密度。
按照本發明的第5方面所述的半導體裝置，由于第一和第二2層膜在各自的第1層和第2層中包含重氫原子，故即使在施加了應力電壓的狀態下，形成界面能級的速度也變慢，可提高MOSFET的可靠性。此外，難以引起在施加了應力電壓的狀態下的因熱載流子產生的解離，提高了在施加了應力電壓的狀態下的抗熱載流子的性能，MOSFET的壽命變長，提高了可靠性。
按照本發明的第6方面所述的半導體裝置，由于分別根據柵絕緣膜的厚度在多個功能塊中設置多種MOSFET以便耐受最大施加電壓，故通過只調整柵絕緣膜的某1層的膜厚，或調整兩層的膜厚，可根據多個功能塊的最大施加電壓來調節柵絕緣膜的厚度，可在每個功能塊中實現工作速度和可靠性的最佳化。
按照本發明的第7方面所述的半導體裝置，由于還具有柵絕緣膜和柵電極的層疊體；部分地覆蓋該層疊體的側面外方的半導體襯底的主表面的覆蓋絕緣膜；以及覆蓋覆蓋絕緣膜的側壁絕緣膜，覆蓋絕緣膜包含重氫原子，故膜中的重氫原子與膜中的硅原子的懸掛鍵結合而使之端接，或與硅襯底的界面中的硅原子的懸掛鍵結合而使之端接，故可減少陷阱密度或界面能級密度。由于覆蓋絕緣膜也有與柵絕緣膜鄰接的部分，故通過使用包含能減少懸掛鍵的重氫的絕緣膜，可不對柵絕緣膜產生不良影響。
按照本發明的第8方面所述的半導體裝置，由于覆蓋絕緣膜是氧化硅膜，故可利用各種方法形成TEOS氧化膜、HDP氧化膜、或熱氧化膜等。
按照本發明的第9方面所述的半導體裝置，由于覆蓋絕緣膜是氧化氮化硅膜，故具有耐氧化性，可防止因氧化引起的膜厚的變動。
按照本發明的第10方面所述的半導體裝置，由于元件隔離絕緣膜具有設置在槽的內壁的重氫重氫原子的內壁絕緣膜和填埋在被內壁絕緣膜覆蓋的槽內的絕緣膜，由于重氫將內壁絕緣膜中的懸掛鍵端接，故難以引起因來自半導體襯底的熱載流子產生的與硅原子的解離，在內壁絕緣膜與襯底的界面處難以形成界面能級或陷阱，在與柵電極銜接的情況下，可提高抗熱載流子的性能，提高可靠性。
按照本發明的第11方面所述的半導體裝置，由于內壁絕緣膜是包含重氫原子的氧化硅膜或包含重氫原子的氧化氮化硅膜，故可比較容易地形成。
按照本發明的第12方面所述的半導體裝置，由于絕緣膜是包含重氫原子的氧化硅膜或包含重氫原子的氧化氮化硅膜，故具有防止內壁絕緣膜中的重氫在后工序的熱處理中揮發的效果。
按照本發明的第13方面所述的半導體裝置，由于內壁絕緣膜的上部邊緣部具有平緩的圓形以隆起的方式被設置，MOSFET的柵電極的柵寬方向的邊緣部與上部邊緣部銜接，故可防止發生電場集中于柵電極的柵寬方向的邊緣部、MOSFET以比閾值電壓的設計值低的電壓導通這樣的事態。
按照本發明的第14方面所述的半導體裝置，由于半導體襯底由SOI襯底構成，埋入絕緣膜包含重氫原子，故埋入絕緣膜中的硅原子與重氫的結合能量比硅原子與氫原子的結合能量大，難以形成界面能級或固定能級。因此，可提高在SOI襯底中形成的MOSFET的可靠性。
按照本發明的第15方面所述的半導體裝置，由于半導體襯底由SOI襯底構成，埋入絕緣膜是包含氧化硅膜、氧化氮化硅膜、氮化硅膜中的某2個膜的2層膜，故通過將例如在接受熱的情況下的應力為膨脹型的氧化硅膜與為收縮型的氮化硅膜組合起來，可緩和熱應力。因而，在與只是氧化硅膜的相同的厚度的埋入絕緣膜相比的情況下，可得到可減少與SOI層有關的熱應力的效果，其結果，由于可減少在與鄰接的SOI層的界面處形成的界面能級，故可減少因制造工序引起的缺陷，減少半導體裝置的漏泄電流。
權利要求
1.一種半導體裝置，具備至少一種MOSFET，該MOSFET具有設置在半導體襯底的主表面上的柵絕緣膜和設置在上述柵絕緣膜上的柵電極，其特征在于上述柵絕緣膜具有第一2層膜，該第一2層膜是氧化硅膜和氧化氮化硅膜的2層膜，在至少1層中包含重氫原子，或具有第二2層膜，該第一2層膜是氮化硅膜和氧化氮化硅膜的2層膜，在至少1層中包含重氫原子。
2.如權利要求1中所述的半導體裝置，其特征在于上述第一2層膜具有在氧化硅膜上層疊了氧化氮化硅膜的結構，上述第二2層膜具有在氧化氮化硅膜上層疊了氮化硅膜的結構。
3.如權利要求2中所述的半導體裝置，其特征在于上述第一2層膜的上述氧化氮化硅膜的厚度比上述氧化硅膜的厚度厚。
4.如權利要求2中所述的半導體裝置，其特征在于上述第二2層膜的上述氧化氮化硅膜的厚度比上述氮化硅膜的厚度厚。
5.如權利要求2中所述的半導體裝置，其特征在于上述第一和第二2層膜在各自的第1層和第2層中包含重氫原子。
6.如權利要求1中所述的半導體裝置，其特征在于上述半導體裝置具有被供給的最大施加電壓各自不同的多個功能塊，上述至少一種MOSFET是上述柵絕緣膜的厚度不同的多種MOSFET之一，根據上述柵絕緣膜的厚度，分別在上述多個功能塊中設置上述多種MOSFET，以便耐受上述最大施加電壓。
7.如權利要求1中所述的半導體裝置，其特征在于上述至少一種MOSFET還具有上述柵絕緣膜與上述柵電極的層疊體、部分地覆蓋該層疊體的側面外方的上述半導體襯底的上述主表面的覆蓋絕緣膜和覆蓋上述覆蓋絕緣膜的側壁絕緣膜，上述覆蓋絕緣膜包含重氫原子。
8.如權利要求7中所述的半導體裝置，其特征在于上述覆蓋絕緣膜是氧化硅膜。
9.如權利要求7中所述的半導體裝置，其特征在于上述覆蓋絕緣膜是氧化氮化硅膜。
10.一種半導體裝置，具備MOSFET，該MOSFET具有設置在被半導體襯底的主表面內設置的元件隔離絕緣膜規定的有源區上的柵絕緣膜和設置在上述柵絕緣膜上的柵電極，其特征在于上述元件隔離絕緣膜具有設置在上述半導體襯底的主表面內的槽；設置在上述槽的內壁上并包含重氫原子的內壁絕緣膜；以及填埋在被上述內壁絕緣膜覆蓋的上述槽內的絕緣膜。
11.如權利要求10中所述的半導體裝置，其特征在于上述內壁絕緣膜是包含重氫原子的氧化硅膜或包含重氫原子的氧化氮化硅膜。
12.如權利要求10中所述的半導體裝置，其特征在于上述絕緣膜是包含重氫原子的氧化硅膜或包含重氫原子的氧化氮化硅膜。
13.如權利要求10中所述的半導體裝置，其特征在于上述內壁絕緣膜的上部邊緣部被配置成在上述半導體襯底的主表面上具有平緩的圓而隆起，上述MOSFET的柵電極的柵寬度方向的邊緣部與上述上部邊緣部銜接。
14.如權利要求1或10中所述的半導體裝置，其特征在于上述半導體襯底是具備設置在硅襯底上的埋入絕緣膜和設置在上述埋入絕緣膜上的SOI層的SOI襯底，上述埋入絕緣膜包含重氫原子。
15.一種SOI襯底，具備設置在硅襯底上的埋入絕緣膜和設置在上述埋入絕緣膜上的SOI層，其特征在于上述埋入絕緣膜是包含氧化硅膜、氧化氮化硅膜和氮化硅膜中的某2個膜的2層膜。
全文摘要
本發明的第1目的是提供具有在與氧化硅膜相比可減薄膜厚并且防止了性能變壞的柵絕緣膜的系統化的半導體裝置,第2目的是提供通過提高元件隔離絕緣膜或SOI襯底內的埋入氧化膜的抗熱載流子的性能來提高可靠性的半導體裝置。本發明的半導體裝置具備由在硅襯底1上按下述順序設置的包含重氫的氧化硅膜111和包含重氫的氮化硅膜121這2層膜構成的柵絕緣膜。
文檔編號H01L29/78GK1340862SQ0111658
公開日2002年3月20日 申請日期2001年4月13日 優先權日2000年9月1日
發明者國清辰也 申請人:三菱電機株式會社