專利名稱：雙極型集成電路制造工藝的制作方法
技術領域：
本發明涉及一種集成電路制造工藝，尤其涉及雙極型集成電路的制造工藝。
眾所周知，集成電路工藝技術的發展日新月異。其發展基本上按照莫爾定律，每隔18個月元件數增加一倍，芯片面積減少1/3。相比較而言，我國集成電路制造的工藝水平還相對落后。
本發明的目的在于提高集成電路的工藝精度，減小芯片面積，改善器件性能。
依據本發明的一個方面，提供了一種制造雙極型集成電路的方法，包括以下步驟，制備半導體襯底；在所述半導體襯底中形成埋層；選擇性地在所述半導體襯底中形成隔離區；在所述半導體襯底上生長外延層；在所述半導體襯底中形成基區；去除所述半導體襯底上的所有氧化層，淀積正硅酸巳酯層；在所述半導體襯底中形成發射區；在所述正硅酸巳酯層上形成Si3N4層；在所述Si3N4層上形成低溫氧化層；在所述正硅酸巳酯層/所述Si3N4層/所述低溫氧化層結構中選擇性地刻蝕接觸孔；以及在獲得的結構上形成金屬布線。
從以下對本發明較佳實施例的描述并結合示出本發明工藝流程的附圖，將使本發明的優點、特征和目的變得更加明顯起來。其中
圖1是示出原始硅片的示意圖；圖2是示出依據本發明進行初氧的示意圖；圖3是示出依據本發明進行埋層注入的示意圖；圖4是示出依據本發明進行埋層推進的示意圖；圖5是示出依據本發明進行下隔離層注入以及下隔離層推進的示意圖；圖6是示出依據本發明生長外延層的示意圖；圖7是示出依據本發明進行深磷區注入以及深磷區推進的示意圖；圖8是示出依據本發明進行上隔離層注入以及上隔離層推進的示意圖；圖9是示出依據本發明進行電阻和基區注入以及電阻和基區推進的示意圖；圖10是示出依據本發明形成TEOS(正硅酸巳酯)層、發射區注入以及發射區推進的示意圖11是示出依據本發明淀積Si3N4/LTO(低溫氧化層)層、刻蝕接觸孔的示意圖；圖12是示出依據本發明形成第一層金屬布線的示意圖；圖13是示出依據本發明淀積PSG(磷硅玻璃)/BSG(硼硅玻璃)/PSG并刻蝕通孔的示意圖；圖14是依據本發明形成第二層金屬布線的示意圖；圖15A-15D是示出依據本發明的一個實施例的全平面化工藝的示意圖；圖16A-16C是依據本發明的另一個實施例，示出在圖15D所示的全平面化TEOS/Si3N4/LTO結構中刻蝕接觸孔的示意圖；以及圖17是示出依據本發明的雙極型集成電路制造工藝所獲得的器件的頻率特性圖。
以下將參考附圖對本發明的較佳實施例進行詳細地描述。本領域內技術人員可以理解這些附圖只是示意性的，而非對本發明的限制。
如下所述，參考圖1到14來描述依據本發明的雙極型集成電路的制造工藝。
圖1是示出原始硅片1的示意圖。在圖1中，原始硅襯底1可采用P(100)晶向且電阻率為8.0-12歐姆厘米的硅拋光片。但是，其它硅片對本領域內的技術人員來說是公知的。
如圖2所示，首先在硅襯底上形成一層約50-約200(最好是約135)左右的預注入氧化層2。
然后，如圖3所示，在該氧化層2上涂敷一光致抗蝕劑層100，然后進行光刻構圖，以暴露待形成N+埋層的區域，對暴露的區域進行Sb離子注入，以形成Sb(N+)埋層3。當然，還可使用本領域內所公知的其它離子。
接著，如圖4所示，去除光致抗蝕劑層100。然后在約500℃到約2000℃(最好是約1225℃)左右的溫度下，在N2和O2氣氛下進行大約4小時左右的埋層推進，從而使埋層3的結深達到約4.5μm左右。與此同時，在Sb埋層區3形成厚度約為2000-3500(一般為約2700)左右的氧化層。這是因為重摻雜N+區(Sb埋層區3)處的增強氧化效應，所以埋層區3上的氧化層厚度要大于場區上的氧化層厚度。
然后，如圖5所示，對氧化層進行整片漂光，留下約200-600。接著，涂敷一光致抗蝕劑層200，并進行光刻構圖，以暴露待形成下隔離層的區域，然后在暴露的區域內注入硼離子(例如，B11)，以形成下隔離區4。然后，在去膠和清洗后，在大約500℃到約1500℃(最好是1120℃)左右的溫度下，在N2和O2氣氛中進行約2小時的下隔離層推進。與埋層推進中的情況相似，下隔離層推進后，在下隔離區4上形成約4000到約6000(一般為5000)左右的氧化層(未示出)。
接著，漂光獲得的整個結構上的氧化層。然后，如圖6所示，在整個表面上生長一層摻砷的N型外延層5。外延層5的厚度為約3.0-約5.0μm左右，電阻率約為1歐姆厘米。
然后，如圖7所示，在外延層上生長一層約250到約450(最好為約350)左右的氧化層6，在該氧化層6上涂敷一光致抗蝕劑層300，并進行光刻構圖，以暴露待形成深磷區的區域。然后在該區域內注入磷離子(例如，P31)。然后，經去膠和清洗后，在約500℃到約1500℃(最好是約1125℃)左右的溫度下，在N2和O2的氣氛中進行約1小時的深磷區推進，以形成深磷區7。深磷區7結深約為2.3μm左右。此深磷區7的作用是減少集電極串聯電阻，降低管子正向壓降，提高管子輸出驅動能力。類似于上述埋層推進的情況，在進行深磷區推進的同時，在深磷區7上形成約3000-約4500(一般為約3800)的氧化層(未示出)。
隨后，整片腐蝕(漂光)氧化層，留下約250-約550。接著，如圖8所示，再涂上一層光致抗蝕劑層400，并進行光刻構圖，以暴露待形成上隔離層的區域(上、下隔離區域彼此對應)。然后對該區域進行硼離子(例如，B11)注入。經去膠、清洗后，在約500℃到約1500℃(最好為約1100℃)左右的溫度下，在N2和H2/O2氣氛下進行約2小時左右的上隔離層推進，形成上隔離層8，而且與下隔離層4接通-謂之對通隔離。在上隔離層8的推進過程中，在上隔離層8上也形成較厚的氧化層(未示出)。然后，整片腐蝕(漂光)氧化層，留下約200-400。
然后，如圖9所示，如本領域內所公知的，利用電阻(P-)、基區(本征基區)、P+(非本征基區)掩模版(未示出)，分別進行P-區、基區、P+區硼離子注入，并在大約500℃到1500℃(最好是約950℃)左右的溫度下，在N2和H2/O2氣氛中推進約1小時。從而，分別形成P區9、基區10和P+區11。所形成的基區10的結深約為0.5μm左右。與此同時，在基區10上形成約1000到約2000(一般為1700)的氧化層。
然后，如圖10所示，去除硅片上的整個氧化層。然后，低溫淀積一層約300到約700(最好為約500)左右的正硅酸巳酯(TEOS)層14(或SiO2)。淀積溫度約為500℃到約900℃，最好約700℃。利用公知的發射區掩模版(示出)，進行發射區帶膠注入。然后，在約450℃到約1200℃(最好為約850℃)左右的溫度下，在N2氣氛中推進約30分鐘，從而形成發射區12。可根據想要的β來調節發射區12的結深大小，一般在0.2-0.5μm左右。如本領域內所公知的，在形成發射區的同時還形成集電區13。以下將對形成TEOS層進行更詳細地描述。
隨后，如圖11所示，在所形成的結構的整個表面上淀積一層約300到約700(最好為500)左右的氮化硅(Si3N4)層15，然后在其上再淀積一層約2500到約4500(最好為約3500)左右的低溫氧化層(LTO)16。淀積溫度約為250℃到約550℃，最好約400℃。利用公知的接觸孔掩模版(未示出)分別對LTO層16、氮化硅層15進行干法刻蝕和對TEOS層14進行濕法腐蝕，從而形成各接觸孔17。以下將對形成氮化硅層和低溫氧化層進行更詳細地描述。
接著，如圖12所示，在獲得的整個結構上濺射第一金屬化鋁層18。然后通過公知的第一鋁掩模版(未示出)，形成第一金屬構圖，并對其進行干法刻蝕，形成第一金屬布線圖形18。
然后，如圖13所示，在已獲得的結構的表面上淀積約9000到約15000(最好為約11000)的第一磷硅玻璃(PSG)層20，再在其上涂敷一層約9000到約15000(最好約12000)的光刻膠(未示出)，以進行大面積的平面化刻蝕，實現相對的平面化。然后，再淀積一層約1500到約2500(最好為約2000)的硼硅玻璃(BSG)層21和約6500到約8500(最好約7500)的第二磷硅玻璃層22，利用公知的通孔掩模版(未示出)，形成通孔構圖并對第二PSG層22、BSG層21和第一PSG層20進行濕法加干法刻蝕，從而形成通孔19-作為第一層金屬布線與第二層金屬布線之間的通道。
然后，如圖14所示，在整個結構上(包括通孔內)濺射鋁，并利用公知的第二鋁掩模版(未示出)，形成第二金屬化鋁構圖，對其進行干法刻蝕，形成第二金屬化鋁布線圖形23，實現器件互連。再在整個表面上淀積一層9000到約15000(最好約12000)的Si3N4鈍化層(未示出)。通過壓點掩模版，刻去壓點處的鈍化層。形成器件的可焊接區(pad)24。最后還需合金，使其接觸良好。
通過以上參考圖1到14的工藝步驟形成了雙極型集成電路工藝。
接著，參考圖15A到15D來描述依據本發明一個實施例的雙極型集成電路的制造工藝中的全平面化工藝。這里，全平面化工藝是指在刻蝕接觸孔之前，使整個結構表面沒有明顯的臺階，呈全平面狀態。
圖15A示出電阻、基區推進后的剖面圖。如圖15A所示，深磷區7是重摻雜N+區，重摻雜N+區有增強氧化作用。具體來說，在基區上的氧化層約1000到約2000(一般為1700)厚，而在深磷區7上的氧化層厚度為約2000到約3000(一般為2500)。這二個厚度之間的差異取決于深磷區7的濃度、氧化溫度和氧化模式。一般來說，N+濃度越高，長氧化層越快，干氧氧化要比濕氧氧化差異大，低溫氧化要比高溫氧化差異大。
然后，如圖15B所示，漂去所獲得的整個結構上的所有氧化層。然后在約500-900℃(最好約為700℃)左右的溫度下淀積一層約300-約700(最好約500)的TEOS層14，從而實現硅片表面的全平面化。當然需要掌握工藝細節。處理不當將會產生PN結漏電。
接著，如圖15C所示，在發射區離子注入(例如，P31)后，進行發射區退火和推進，形成發射區。但為了保證全平面結構，不使用高溫含氧氣氛。否則在深磷區7處將會高出一個臺階。這一過程采用N2退火、推進辦法。確保整個結構的表面僅有約300-700的TEOS層14，最好是約500。在退火工藝的同時TEOS層14被致密。退火后的TEOS層14的致密度有明顯提高。
然后，如圖15D所示，在發射區推進后，在整個結構上再淀積一層約300-約700(最好是約500)的低溫氮化硅(Si3N4)層15和一層約2500-4500(最好是約3500)的LTO(SiO2)層16。在PN結面上僅有300-700的TEOS層14是不夠的，因為這樣會產生嚴重的布線電容和低的場擊穿電壓。為了確保全平面化結構，必須采用化學氣相淀積的方法。例如，可采用PECVD淀積Si3N4層15，而可采用APCVD淀積LTO。淀積溫度近250-550℃左右，最好是約400℃。
采用如上所述的全平面化工藝的優點是1.簡化了刻蝕接觸孔工藝。由于全平面化消除了非平面表面，所以使得刻蝕所需的深度相同。
2.減少了PN結漏電。由于接觸孔的所有區域如基區、發射區、集電區等都有相同的氧化層厚度，消除了由于各區域氧化層厚度不同(通常，發射區上的氧化層最薄，基區上的最厚)而造成的對發射區處硅的過刻蝕，從而避免產生PN結漏電，PN結漏電往往會導致電路失效。
3.全平面結構，沒有臺階，所以大大提高了臺階復蓋能力，從而提高了器件的可靠性。
以下，參考圖15D來描述依據本發明另一個實施例的雙極型集成電路的制造工藝中的LTO/Si3N4/TEOS三層結構工藝。
在圖15D中示出刻蝕接觸孔之前的LTO/Si3N4/TEOS三層結構。如圖15D所示，在如圖11所示刻蝕接觸孔前，首先形成LTO/Si3N4/TEOS三層介質結構。其中，TEOS層14是在經過基區推進后漂光所有SiO2之后，在約500℃-900℃(最好是約700℃)左右的溫度下熱分解而淀積的一層約300-700的TEOS層，其性能(真空密度、介電常數)介于高溫熱氧化和低溫淀積的SiO2之間；Si3N4層15是在發射區推進后，用諸如PECVD等化學氣相淀積的方法，在低溫(約250℃-550℃左右，最好約400℃)下淀積的一層約300-700左右的Si3N4；LTO層16是緊隨Si3N4層15淀積之后馬上在約250-550℃(最好是約400℃)左右的低溫下，采用APCVD方法等淀積的一層約2500-4500(最好是約3500℃)左右的低溫氧化層。
采用此LTO/Si3N4/TEOS三層結構工藝的優點是1.保證全平面化工藝結構。不采用高溫、含氧氣氛。
2.TEOS層的作用是采用低溫生長熱氧化而形成，因而其質量高且致密性好。
3.Si3N4層的作用是(1).提高了介質層的擊穿電壓。這是因為Si3N4的介電常數大，針孔密度小，因而擊穿電壓高，從而使集成電路的耐壓增加。
(2).減少了PN結漏電。因為Si3N4膜致密性比SiO2好，PN結復蓋處的界面態和可動電荷要少得多。另外，由于Si3N4復蓋，改善了結的表面態，大大減少了表面復合速度。有Si3N4復蓋的LPNP的β比沒有Si3N4復蓋的要大50％以上，從而使集成電路的靈敏度提高，漏電流減少，耐壓提高。
(3).這也是制造集成電路中的電容介質層的需要。電容介質層的結構一般為Si3N4/TEOS。因此，形成Si3N4層無需增加工藝步驟。
4.由于刻蝕LTO/Si3N4和刻蝕Si3N4/TEOS的選擇比比較高。因此，刻蝕接觸孔工藝的重復性可以做得很好。
5.LTO層的作用是它具有足夠的厚度，從而可減少寄生電容。
隨后，參考圖16A到16C來描述依據本發明再一個實施例的雙極型集成電路的制造工藝中的接觸孔刻蝕工藝。
在圖16A中示出第一次接觸孔刻蝕，即刻蝕LTO。例如，可采用Teg11-2#程序反應離子刻蝕(各向異性)LTO層16。刻蝕時具有自動工藝終端控制。刻蝕LTO層16與刻蝕Si3N4的選擇比＞4。也就是說當刻蝕到Si3N4時能自動停止。此干法刻蝕可采用CF4、SF6、HCl或CHF3等特種氣體。
接著，在圖16B中示出刻蝕接觸孔的第二步，即刻蝕Si3N4。例如，可采用Teg01，2#程序反應離子刻蝕Si3N4層15。該刻蝕同樣具有自動工藝終端控制功能。刻蝕Si3N4與刻蝕TEOS速率比大于4。即，刻蝕到TEOS時能自動停止。此干法刻蝕可采用CF4、SF6、HCl或CHF3等特種氣體。
隨后，如圖16C所示，進行刻蝕接觸孔第三步，即對TEOS進行濕法腐蝕。在濕法腐蝕TEOS前可進行堅膜，剝底膜。堅膜的目的在于進一步加固光刻膠與二氧化硅的粘合力，不致于在濕法腐蝕時脫膠。剝底膜的目的在于去除前兩次干法刻蝕時留下的聚合物。例如，濕法腐蝕可采用7∶1的BOE(緩沖氧化物腐蝕劑，例如HF+HN3F∶H2O)溶液。腐蝕溫度約為10-30℃(最好為23℃)左右。在腐蝕時，要控制腐蝕時間。因為TEOS腐蝕速率較快。不然會影響接觸孔的剖面。
如上所述，描述了依據本發明的雙極型集成電路制造工藝的特殊例子。但是，本領域內的技術人員可知道，以上各種尺寸及溫度范圍僅是示意性的，可對其進行各種修改。此外，本領域內的技術人員也可以其它相同的效果的工藝來替代以上所述的特定工藝。
本工藝與常規工藝的差異在于，對于大于等于6μm左右的線條常規工藝都采用全濕法工藝。對于線條小于等于4μm左右的多采用干加濕工藝。且常規工藝多采用先濕法腐蝕，后干法腐蝕的方法。由于干法刻蝕會造成硅的過刻蝕，從而使結面不平整，隨之帶來PN結漏電，而且工藝容限很小。而本發明采用與眾不同的二次干法，一次濕法的刻孔工藝，即刻蝕接觸孔最后一步采用濕法腐蝕，而放棄干法刻蝕。此干-干-濕刻孔工藝方法的效果非常明顯，由于濕法腐蝕防止了對硅的過刻蝕，從而使結面平整且避免了PN結漏電。用濕法腐蝕，工藝簡單、工藝容限很大。
如上所述，依據本發明的雙極型集成電路制造工藝相對于已有技術的特點和創新之處有(1).線結基區結深為0.52μm左右，發射區結深為0.3μm左右。用磷注入實現如此線結，至少在國內還沒有人報導過。本發明是通過基區推進后實行全低溫過程來實現的。
(2).全平面化工藝全平面化工藝是指刻蝕接觸孔之前硅片上沒有工藝臺階，只有300-700的TEOS(低溫氧化硅)。它的優點是明顯的-簡化了刻蝕接觸工藝，減少了PN結漏電。
(3).采用TEOS/SI3N4/LTO三層結構。采用三層結構的優點是第一，全是低溫工藝，不超過250-900℃左右。對已形成的PN結不產生推移；第二，有氮化硅既是介質電容需要，又改善了結面復蓋介質質量，提高了場擊穿，減少了結漏電。
(4).刻蝕接觸孔最后一步采用濕法腐蝕，而放棄干法刻蝕。這也是個創新。效果非常明顯。因為干法刻蝕會造成硅的過刻蝕，結面不平整。隨之帶來PN結漏電。而且工藝容限很小。用濕法腐蝕，工藝簡單、工藝容限很大。
圖17示出依據本發明的雙極型集成電路制造工藝所獲得的器件的頻率特性。在圖17中，橫軸表示發射極電流(μA)，豎軸表示頻率(MHz)。如圖17的頻率特性曲線所示，該器件達到了較高的頻率。本發明的方法尤其適用于特征尺寸為約1.5μm×1.5μm-2.0μm×2.0μm的雙極型集成電路。
以上，結合附圖描述了本發明的較佳實施例。但是，本領域內的技術人員應理解，本發明不限于以上所述的特定例子，而可對其進行各自修改和改變。
權利要求
1.一種制造雙極型集成電路的方法，包括以下步驟制備半導體襯底；在所述半導體襯底中形成埋層；選擇性地在所述半導體襯底中形成隔離區；在所述半導體襯底上生長外延層；在所述半導體襯底中形成基區；去除所述半導體襯底上的所有氧化層，淀積正硅酸巳酯層；在所述半導體襯底中形成發射區；在所述正硅酸巳酯層上形成Si3N4層；在所述Si3N4層上形成低溫氧化層；在所述正硅酸巳酯層/所述Si3N4層/所述低溫氧化層結構中選擇性地刻蝕接觸孔；以及在獲得的結構上形成金屬布線。
2.如權利要求1所述的方法，其特征在于所述正硅酸巳酯層的厚度在300到700的范圍內，淀積溫度在500-900℃的范圍內。
3.如權利要求2所述的方法，其特征在于所述Si3N4層的厚度在300到700的范圍內，淀積溫度在250-550℃的范圍內。
4.如權利要求3所述的方法，其特征在于所述低溫氧化層的厚度在2500到4500的范圍內，淀積溫度在250-550℃的范圍內。
5.如權利要求1到4中任一項所述的方法，其特征在于刻蝕接觸孔的步驟還包括以干法刻蝕工藝選擇性地刻蝕所述低溫氧化層、以干法刻蝕工藝選擇性地刻蝕所述氮化硅層以及以濕法刻蝕工藝選擇性地刻蝕所述TEOS的步驟。
7.如權利要求1到4中任一項所述的方法，其特征在于還包括對形成埋層、形成隔離區、形成基區和形成發射區的步驟中形成的氧化層進行漂洗，以形成平面結構的步驟。
8.如權利要求1到4中任一項所述的方法，其特征在于形成隔離區的步驟還包括分別形成彼此對應且接通的下隔離區和上隔離區的步驟。
9.如權利要求1到4中任一項所述的方法，其特征在于形成金屬布線的步驟還包括形成雙層布線的步驟。
全文摘要
一種雙極型集成電路制造方法,包括:硅基片制備,對通隔離,薄層外延,淺結基區,磷注入發射區;還描述了全平面工藝,TEOS/Si3N4/LTO三層結構,干－干－濕的刻孔工藝,Si3N4/TEOS介質電容,雙層金屬布線等工藝特點。
文檔編號H01L21/70GK1381881SQ0111266
公開日2002年11月27日 申請日期2001年4月18日 優先權日2001年4月18日
發明者陳康民, 陸曉敏, 王煒, 呂浩, 王浩, 張征, 翁麗敏, 樊蕓, 張一峰, 張學文, 李銘, 張昱, 朗寧, 屠文莉 申請人:上海貝嶺股份有限公司