專利名稱：高電流觸發的靜電放電防護電路的制作方法
技術領域：
本發明涉及一種靜電放電(electrostatic discharge，ESD)防護電路，尤指一種高電流觸發的ESD防護電路，本發明的ESD防護電路一方面能提供良好的靜電放電防護，另一方面能避免ESD防護電路于正常操作時發生栓鎖(latch up)的現象。
一般而言，為了防護制作完成的半導體芯片免于受到外界帶靜電物品所產生的高電壓破壞，所以，現行的半導體芯片的輸出入端口以及電源端口之間均會設置有ESD防護電路。依照電路上的需求，ESD防護電路在一般正常的運作時，應該呈現開路的狀態，以使電源端口以及輸出入端口能維持正常工作；唯有ESD事件發生在ESD防護電路的一端時，ESD防護電路才呈現接近短路的狀態，用以將ESD電流釋放掉，以保護半導體芯片的內部電路。
公知的ESD防護電路大致上可以分成兩種，一種是以雙極性晶體管(bipolar transistor)為主要組件，另一種是以半導體控制整流器(semiconductor control rectifier，SCR)為主要組件。
ESD防護電路中的雙極性晶體管一般都是利用輸出端口中的MOS晶體管的源極/基底/漏極所產生的寄生的雙極性晶體管所構成。因為輸出端口的MOS晶體管必須要有很大的推力，所以寄生的雙極性晶體管也能夠在發生靜電放電事件時，排放掉大量的電流。但是，就輸入端口以及電源線間的ESD防護電路而言，如此的方法便會多增加非常大的芯片面積。而且，雙極性晶體管的吸持電壓Vh(holding voltage)一般都比較高，大約為7伏特以上。因此，在大量的ESD電流流通之下，將會在雙極性晶體管上產生高熱。如果ESD電流只流經MOS晶體管的局部區域，就很容易造成MOS晶體管燒毀。因此，以雙極性晶體管為主的靜電防護電路的設計是非常不易的。
現行比較流行的ESD防護電路是以SCR為主要組件，取其低吸持電壓Vh(～1.6伏特)、低觸發電流以及耗用半導體芯片面積小的好處。但是，如此設計的ESD防護電路于經歷系統層次(system-level)的電磁共同(electromagnetic comparability，EMC)的ESD測試時會出現問題。EMC/ESD測試時是在整個系統裝設好后，并且有提供電源之下，進行ESD測試。當EMC/ESD測試進行時，SCR確實能使一個輸出入端口上的ESD電流釋放掉。然而，電源一般都是大于3伏特以上的電壓。如果，輸出入端口上的原本在EMC/ESD測試前的電壓是接近電源的電壓(～3V)，那在EMC/ESD測試完后，SCR便會將輸出入端口上的電壓維持于吸持電壓Vh(～1.6伏特)，這便會導致整個系統上的當機，甚至燒毀掉部分的半導體芯片。
為了克服現有技術的不足之處，本發明的目的，在于提供一種高電流觸發的ESD防護電路，具有占用半導體芯片的面積小、低吸持電壓以及高觸發電流的特性，以解決上述的問題。
根據上述的目的，本發明提出一種高電流觸發的ESD防護電路。本發明的ESD防護電路電耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流。該靜電放電防護電路包含有一第一導電形的基底、一第二導電形的阱區、一第一導電形的第一摻雜區以及一第二導電形的第二摻雜區。該基底電耦合于該參考電位。該阱區設于該基底上，且電耦合于該接點。該第一摻雜區電浮動的設于該阱區表面。該第二摻雜區設于該基底上，且電耦合于該參考電位。其中，該接點上的ESD電流提供一電壓使該阱區與該基底之間的接面崩潰，并觸發該阱區、該基底以及該第二摻雜區所構成的側向雙極性晶體管，以釋放該靜電放電電流。該第一摻雜區于該靜電放電電流大于一預定電流時，用以降低該接點至該參考電位的電位差。
就電路觀點而言，本發明另提供一種高電流觸發的靜電放電防護電路，耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流。本發明的靜電放電防護電路包含有一雙極性晶體管以及一第一導電形的第一摻雜區。該雙極性晶體管包含有一發射極、一基極以及一集電極。其中該發射極與該基極均電耦合于該參考電位，該集電極系以一第二導電形的集電極區所構成且電耦合于該接點。該第一摻雜區，浮動的設于該集電極區內，且與該集電極區形成一接面。其中，該靜電放電電流使該基極與該集電極之間的接面崩潰，觸發該側向雙極性晶體管，以釋放該靜電放電電流。其中，該第一摻雜區于該靜電放電電流大于一預定電流時，用以降低該接點至該參考電位的電位差。
當ESD事件發生于該接點上時，該基極與該集電極之間的接面會先崩潰，并且觸發該雙極性晶體管。然后將該接點上的電位維持在一第一箝制電位。如果電流持續增加到一預定電流以上，該浮動的第一摻雜區會一起加入作用，而把該接點上的電位維持在一更低的第二箝制電位。該第一箝制電位以及該預定電流可以隨布局的變化而加以調整，而第二箝制電位大約等于1.6伏特。
相同的道理，本發明另提供一種高電流觸發的靜電放電防護電路。本發明的靜電放電福護電路電耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流。該靜電放電防護電路包含有一第一導電形的基底、一第二導電形的阱區、一第一導電形的第一摻雜區以及一第二導電形的第二摻雜區。該基底電耦合于該參考電位。該阱區，設于該基底上，且電耦合于該接點。該第一摻雜區，設于該阱區表面，且電耦合于該接點。該第二摻雜區，電浮動的設于該基底上。
就電路觀點而言，本發明另提供一種高電流觸發的靜電放電防護電路，耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流，該靜電防護電路包含有一雙極性晶體管以及一第二導電形的第二摻雜區。該雙極性晶體管包含有一發射極、一基極以及一集電極。該發射極與該基極均電耦合于該接點，該集電極系以一第一導電形的集電極區所構成且電耦合于該參考電位。該第二摻雜區浮動的設于該集電極區內，且與該集電極區形成一接面。
第一導電型可以是n型，而第二導電型則是p型；相對的，如果第一導電型可以是p型，而第二導電型則是n型。
本發明的第一優點在于ESD防護電路的面積很小。因為第二箝制電位相當的低，所以，在ESD防護電路上消耗的功率便可以相當的小，ESD防護電路占用的面積便可以很小而不至于燒毀掉其中的組件。
本發明的第二優點在于EMC/ESD測試時不會有栓鎖事件發生。只要第一箝制電位大于正常工作時的電位，并且使該預定電流大于EMC/ESD測試時的最大電流，則EMC/ESD測試時不會有栓鎖事件發生。
為使本發明的上述目的、特征和優點能更明顯易懂，下文特舉一較佳實施例，并結合附圖，作詳細說明如下附圖簡要說明
圖1為本發明的ESD防護電路的第一實施例的芯片剖面示意圖圖2A以及第2B圖均為圖1的電路示意圖；圖3為圖1中的ESD防護電路以及公知的SCR所構成的ESD防護電路的電流電壓曲線圖；圖4為不同的第一摻雜區到第三摻雜區的間的距離的實驗數據所繪制的電流電壓曲線圖；圖5A以及第5B圖為本發明的ESD防護電路的第二實施例以及第三實施例；圖6A至第6C圖為本發明的ESD防護電路的第四實施例；圖7A為本發明的ESD防護電路的第五實施例；圖7B為圖7A的電路示意圖；圖8為第一導電型為n型以及第二導電型為p型時，本發明的ESD防護電路的實施例；圖9為浮動區設于基底時，本發明的ESD防護電路的實施例；圖10A或圖10B為圖9的等效電路圖；圖11A或圖11B為兩種降低圖9中的ESD防護電路的觸發電壓的圖號說明10、40接點12、42基底14、44阱區16、46第一摻雜區
18、48第二摻雜區20、50第三摻雜區22、52第四摻雜區28、58第五摻雜區30、60場氧化層 78第六摻雜區實施例請參閱圖1，圖1為本發明的ESD防護電路的第一實施例的芯片剖面示意圖。本發明提供一ESD防護電路，用以釋放接點10上的ESD電流至一參考電位，如圖1中的VSS。ESD防護電路包含有一第一導電形的基底12、一第二導電形的阱區14、一第一導電形的第一摻雜區16、一第二導電形的第二摻雜區18以及一第二導電形的第三摻雜區20以及一第一導電形的第四摻雜區22。為了解說上方便，第一導電形為p形，而第二導電形為n形。基底12透過第四摻雜區22，電耦合于參考電位VSS。也就是，第四摻雜區22設于基底12的表面，作為基底12的歐姆接觸，并且第四摻雜區22電耦合于參考電位VSS。阱區14透過第三摻雜區20，電耦合于接點10。也就是，第三摻雜區20設于阱區14之內，作為阱區14的歐姆接觸，并且第三摻雜區20電耦合于接點10。第一摻雜區16電浮動的設于阱區14的表面。第一摻雜區16、阱區14以及基底12便構成了一個垂直的pnp雙極性晶體管。第二摻雜區18設于基底12表面，且電耦合于參考電位VSS。阱區14、基底12以及第二摻雜區18便構成了一個側向npn雙極性晶體管。基底12中包含了一個寄生的電阻R-sub，相對的阱區14也包含了一個寄生的電阻R-well，如圖1所示。
請參閱圖2A或圖2B，圖2A或圖2B均為圖1的電路示意圖。由電路上的觀點而言，阱區14(集電極區)、基底12以及第二摻雜區18分別構成側向npn雙極性晶體管的集電極(collector)、基極(base)以及發射極(emitter)。集電極透過電阻R-well電耦合于接點10，基極透過電阻R-sub電耦合于參考電位VSS，發射極則直接電耦合于參考電位VSS。垂直的pnp雙極性晶體管的集電極與基極分別電耦合于側向npn雙極性晶體管的基極與集電極，且垂直的pnp雙極性晶體管的發射極沒有接到任何的接點，呈現浮動的狀態，如圖2A所示。以另一種角度而言，電阻R-well到垂直的pnp雙極性晶體管的發射極的間有一個逆向的二極管，如圖2B所示。
請參閱圖3，圖3為圖1中的ESD防護電路以及公知的SCR所構成的ESD防護電路的電流電壓曲線圖(IV curve)。圖3中的實線表示圖1中的ESD防護電路的IV曲線圖。當圖1中的第一摻雜區16直接電耦合于接點10時，整個電路就變成公知的以SCR構成的ESD防護電路，而虛線就是表示以SCR構成的ESD防護電路的IV曲線圖。SCR的IV曲線圖已經是公知的結果，在此不再多述。而本發明的ESD防護電路的IV曲線和公知的SCR的結果不同，在此，分成第I、II、III以及IV的區段解釋。
第I區段和公知的SCR的I-V曲線一樣，當接點10的電位到達阱區14與基底12之間接面的崩潰電壓(也就是觸發電位Vt)時，側向npn雙極性晶體管便被接面漏電流所觸發，電流開始隨著電壓而上升。第II區段的實際物理原理尚未清楚，一種可能的原因是第一摻雜區16和第三摻雜區20開始導通并產生一個寄生的SCR，但是寄生的SCR所需的總電流增益(current gain)β并未到達1，所以接點10的電位被箝制于一個第一箝制電位Vhl，如第II區段所示。因為箝制時，本發明大致上僅有一個側向npn雙極性晶體管導通，而SCR是兩個雙極性晶體管導通，所以第一箝制電位Vhl會比SCR的箝制電位Vh-SCR高。
當電流大于一預定電流IL時，阱區14便會形成高注入狀態(highinjection status)，也就是阱區14內的電子空穴的濃度乘積已經大于本質濃度(intrinsic concentration)的平方。此時，大量的電子空穴形成在第一摻雜區16以及阱區14之間的接面上，接面的電隔絕效果漸漸地降低，寄生的SCR的電流增益β也逐漸接近1，所以接點10上的電位便漸漸地下降，如圖3中的第III區段所示。當大量電流由阱區14流入第一摻雜區16，第一摻雜區16對阱區14的壓降可能大于0.7伏特并且觸發了垂直pnp雙極性晶體管導通。在垂直pnp雙極性晶體管與側向npn雙極性晶體管均導通下，本發明的ESD防護電路可以將接點10的電位箝制在一個很低的第二箝制電位，大約是1.6伏特，如第IV區段所示。而發生第III區段所需的預定電流IL可以經由經驗值以及布局來控制。
請參閱圖4，圖4為根據四組實驗資料所繪制的示意圖。四組實驗數據所產生的曲線分別是L1、L2、L3以及L4。產生L1、L2以及L3曲線的ESD防護電路中的第一摻雜區16到第三摻雜區20的間的距離分別為1um、2um以及3um，而L4曲線為沒有第一摻雜區16的ESD防護電路的結果。L4曲線可以明顯的看出來是一個單純的雙極性晶體管的發射極與基極接地后對集電極的IV曲線。曲線L1至L3的趨勢可以解釋如下。當第一摻雜區16到浮動的第三摻雜區20之間的距離越遠，意味著第一摻雜區16和第三摻雜區20的導通機會越低，也就是需要更多的電流才可以使第一摻雜區16和第三摻雜區20，如圖4的右半邊所示。同時，當第一摻雜區16到浮動的第三摻雜區20之間的距離越遠，意味著R-well越大，也就是說需要更小的電流便可以使第一摻雜區16和第三摻雜區20之間的壓降到達0.7伏特以觸發SCR，如圖4的左半邊所示。
本發明的ESD防護電路有兩個可以控制的參數，第一箝制電位Vhl以及預定電流IL。一種建議的狀態是使第一箝制電位Vhl大于芯片正常運作時電源的供應電位，而預定電流IL則介于一般ESD測試電流以及EMC/ESD測試時的最大電流之間。如此，當進行EMC/ESD測試時，本發明的ESD防護電路可以經由第I區段以及第II區段將ESD電流釋放掉，且當EMC/ESD測試后，因為電源電位小于第一箝制電位Vhl，所以ESD防護電路將會回到關閉的裝態。當進行人體模式(human body mode)以及機臺模式(machine mode)的一般ESD測試時，大量的電流可以透過IV曲線中的第IV區段釋放，提供良好的ESD防護。
請參閱圖5A或圖5B，圖5A或圖5B為本發明的ESD防護電路的第二實施例以及第三實施例。為了降低觸發電位Vt，本發明另提供了兩種實施例，如圖5A或圖5B所示。阱區14和基底12所形成的接面上設有一個n形的第五摻雜區28。因為第五摻雜區28的摻雜濃度較阱區14來的高，相對的，第五摻雜區28所形成的pn接面的崩潰電壓會較低，所以ESD防護電路整體的觸發電壓Vt就可以降低。第5B圖則額外多加了一個場氧化層30，設在緊接第五摻雜區28的基底12表面。場氧化層30的下方的基底12通常會加重摻雜濃度，所以，場氧化層30的邊緣(edge)與第五摻雜區28交界處的pn接面的崩潰電壓會更低，所以觸發電壓Vt也跟著降低。
請參閱圖6A，圖6A為本發明的ESD防護電路的第四實施例。本發明的ESD防護電路可以還包含有一MOS晶體管M1，M1設于基底12上，包含有一柵極以及二源/漏極。其中，一源/漏極電耦合于阱區14，另一柵極與柵極電耦合至參考電位VSS。譬如說，M1的一源/漏極以第五摻雜區28所構成，而M1的另一源/漏極以第二摻雜區18所構成，如圖6A所示。而圖6B以及圖6C為圖6A的等效電路圖。M1的一源/漏極在電路上有兩種表達方式，如圖6B所示，一種是直接連接至接點10，另一種則是透過電阻R-well電耦合至接點10，如圖6C所示。M1可以降低觸發電壓Vt，這在公知技術中已廣為知曉，在此不多解釋。
請參閱圖7A以及圖7B，圖7A為本發明的第五實施例，圖7B為圖7A的電路示意圖。M1的柵極可以用一RC延遲電路來判別ESD事件并觸發ESD防護電路，如圖7A所示。ESD防護電路還包含有一電阻RG以及一電容CG。電阻RG的兩端分別電耦合于M1的柵極以及參考電位VSS，電容CG兩端分別電耦合于M1的柵極以及接點10。至于電路圖僅僅是第6B圖或第6C圖再加上一個RC延遲電路，如圖7B所示。當ESD事件發生于接點10時，因為電容CG的電耦合作用，M1的柵極電位會被提高，進而提早觸發側向npn雙極性晶體管導通而釋放ESD電流。
當然的，第一導電型是n型或p型半導體的使用僅僅是工程師的選擇，圖1至第7圖是第一導電型為p型以及第二導電型為n型的實施例，圖8為第一導電型為n型以及第二導電型為p型的實施例。如圖8所示，本發明的靜電防護電路包含了一個n型的基底12b、一p型的阱區14b、一n型的第一摻雜區16b、一p形的第二摻雜區18b以及一p形的第三摻雜區20b以及一n形的第四摻雜區22b。第一摻雜區16b、阱區14b以及基底12b構成了一個npn雙極性晶體管。阱區14b、基底12b以及第二摻雜區18b構成了一個pnp雙極性晶體管。第一摻雜區16b依然是浮動的。阱區14b透過第三摻雜區20b耦合于接點10b。第二摻雜區18b耦合于一參考電位VDD。基底12b透過第四摻雜區22b耦合于參考電位VDD。這樣的安排也可以達到ESD防護電路的需求。
本發明還提供一種ESD防護電路來實現集電極區加上一個電性相反的浮動區的概念，如圖9所示。本發明的靜電放電防護電路電耦合于一接點40以及一參考電位VSS，用以釋放從接點40上產生的靜電放電電流。靜電放電防護電路包含有一p形的基底42、一n形的阱區44、一p形的第一摻雜區46、一n形的第二摻雜區48、一n形的第三摻雜區50以及一p形的第四摻雜區52。基底42透過第四摻雜區52所形成的歐姆接觸，電耦合于參考電位VSS。阱區44設于基底42上，且電耦合于接點40。第一摻雜區46設于阱區44表面，且透過第三摻雜區50所形成的歐姆接觸，電耦合于接點40。第二摻雜區48，電浮動的設于基底42上。第一摻雜區46、阱區44以及基底42分別構成一個pnp雙極性晶體管的發射極、基極以及集電極，所以基底42又稱為集電極區。第二摻雜區48，浮動的設于該集電極區內，且與該集電極區形成一接面。圖10A以及圖10B為圖9的等效電路圖。如此的ESD防護電路也可以達成圖3的IV曲線結果，其功能已經在的前的例子解釋了，在此不在多述。
當然的，為了降低ESD防護電路的觸發電壓Vt，圖9的ESD防護電路可以有許多種變化。第一種變化是于阱區44與基底42所形成的接面上設置一個n型的第五摻雜區58，如圖11A所示。因為第五摻雜區58的濃度較高，所以所形成的接面的崩潰電壓較低。第二種變化是于第五摻雜區58旁設置一個場氧化層60，如第11B圖所示。場氧化層60下的基底42通常會加重摻雜濃度，因此場氧化層60的邊緣處(也就是與第五摻雜區58的交界處)的崩潰電壓會更為降低。第三種變化是則是于基底42上設置一個n型MOS晶體管，如圖12A所示。n型MOS晶體管的柵極60耦合至參考電位VSS。一個源/漏極即為第五摻雜區58，透過阱區44，耦合至接點40。n型MOS晶體管的源/漏極對基極(substrate)的崩潰電壓較阱區44對基底42的崩潰電壓為低已經是本領域所公知的狀態了，所以圖12A的安排可以降低ESD防護電路的觸發電壓Vt。而n型MOS晶體管的柵極60也可以不直接接參考電位VSS，而是透過一個電阻RG才接到參考電位VSS，并且柵極60與接點40間設置有一個電容CG，如圖12B所示。電容CG和電阻RG所組成的RC電路可以用以偵測接點40上的ESD事件，然后提供柵極60一個電壓，用以觸發ESD防護電路。
如第13A所示，如果n型第五摻雜區58換成p型第六摻雜區78，降低ESD防護電路的觸發電壓的效果依然存在。第六摻雜區78中的p型摻雜濃度較基底42高。所以第六摻雜區78與阱區44所形成的接面的崩潰電壓也會較原本的基底42與阱區44之間的接面的崩潰電壓來的低。同理，也可以設置一個場氧化層60于阱區44的表面，且緊接于第六摻雜區78旁，如圖13B所示。場氧化層60下的阱區44多半會有較濃的摻雜以形成信道阻擋(channel stopper)，所以場氧化層邊緣的pn接面的崩潰電壓會較一般阱區44表面的pn接面的崩潰電壓低。一個設于阱區44中的p型MOS晶體管也可以降低本發明的ESD防護電路的觸發電壓，如圖13C所示。p型MOS晶體管的柵極72耦合于接點40，p型MOS晶體管的兩個源/漏極分別是第一摻雜區46以及第六摻雜區78。RC延遲電路(RC delay circuit)也可以加入第13C圖中的電路中，作為偵測ESD事件的偵測器，如第13D所示。p型MOS晶體管的柵極72透過一個電阻RG耦合于接點40，而p型MOS晶體管的柵極與參考電位VSS之間則設置一個電容CG。當ESD事件一開始發生時，p型MOS晶體管的柵極會被電容CG耦合而處于一個較接低的電位，因而觸發整個ESD防護電路。
當然的，第一導電型是n型或p型半導體的使用僅僅是工程師的選擇，圖9至圖13是第一導電型為p型以及第二導電型為n型的實施例，圖14為第一導電型為n型以及第二導電型為p型的實施例。如圖8所示，本發明的靜電防護電路包含了一個n型的基底42b、一p型的阱區44b、一n型的第一摻雜區46b、一p形的第二摻雜區48b、一p形的第三摻雜區50b以及一n形的第四摻雜區52b。第一摻雜區46b、阱區44b以及基底42b構成了一個npn雙極性晶體管。阱區44b、基底42b以及第二摻雜區48b構成了一個pnp雙極性晶體管。第二摻雜區48b依然是浮動的。阱區44b透過第三摻雜區50b耦合于接點40b。第一摻雜區46b耦合于接點40b。基底52b透過第四摻雜區52b耦合于參考電位VDD。這樣的安排也可以達到ESD防護電路的需求。
總而言的，本發明的主題在于提供以一個雙極性晶體管為主要的ESD防護電路。雙極性晶體管可以是npn雙極性晶體管、也可以是pnp雙極性晶體管。而且，于雙極性晶體管的集電極中，設置一個導電型和集電極相反的浮動區，也就是一個浮動的二極管，來達到降低高電流時的箝制電位的目的。
相對于公知的以SCR為主的ESD防護電路，本發明的第一箝制電位Vhl較電源電位來的高，所以可以避免以SCR為主的ESD防護電路所必須面對的栓鎖問題。相對于公知以雙極性晶體管為主的ESD防護電路，本發明于側向npn晶體管的集電極區內多設置了一個浮動的第一摻雜區，所以在高電流的ESD測試時，能夠得到一個很低的第二箝制電位。本發明的ESD防護電路的功率消耗可以降低，所以能以較小的芯片面積制作，并節省成本。
本發明雖以多個較佳實施例披露如上，然其并非用以限定本發明，任何熟知本領域技術者，在不脫離本發明的精神和范圍內，當可做些許的更動與潤飾，因此本發明的保護范圍當視權利要求，并結合說明書與附圖所界定者為準。
權利要求
1.一種高電流觸發的靜電放電防護電路，電耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流，該靜電放電防護電路包含有一第一導電形的基底，電耦合于該參考電位；一第二導電形的阱區，設于該基底上，且電耦合于該接點；一第一導電形的第一摻雜區，電浮動的設于該阱區表面；以及一第二導電形的第二摻雜區，設于該基底上，且電耦合于該參考電位；其中，該接點上的靜電放電電流提供一電壓使該阱區與該基底之間的接面崩潰，并觸發該阱區、該基底以及該第二摻雜區所構成的側向雙極性晶體管，以釋放該靜電放電電流；其中，該第一摻雜區于該靜電放電電流大于一預定電流時，用以降低該接點至該參考電位的電位差。
2.如權利要求1所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第二導電形的第三摻雜區，設于該阱區內，電耦合至該接點，作為該阱區的歐姆接觸。
3.如權利要求1所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形的第四摻雜區，設于鄰近該阱區的該基底表面，電耦合至該參考電位，作為該基底的歐姆接觸。
4.如權利要求1所述的靜電放電防護電路，其中，該第一導電形是為p形，且該第二導電形系為n形。
5.如權利要求1所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第二導電形的第五摻雜區，設于該阱區與該基底形成的接面上，用以降低該阱區與該基底之間的接面的崩潰電壓。
6.如權利要求5所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一場氧化層，設于緊接于該第五摻雜區的基底表面。
7.如權利要求1所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形MOS晶體管，設于該基底上，包含有一柵極、以及二源/漏極，其中一源/漏極電耦合至該阱區，另一源/漏極與該柵極系電耦合至該參考電壓。
8.如權利要求4或7所述的靜電放電防護電路，其中，該第一導電形MOS晶體管的一源/漏極是以該第五摻雜區所構成，且該第一導電形MOS晶體管的另一源/漏極是以該第二摻雜區所構成。
9.如權利要求1所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形MOS晶體管，設于該基底上，包含有一柵極、以及二源/漏極，其中一源/漏極電耦合至該阱區，另一源/漏極電耦合至該參考電電位；一電阻，其兩端分別電耦合于該柵極與該參考電位；以及一電容，其兩端分別電耦合于該柵極與該接點。
10.一種高電流觸發的靜電放電防護電路，耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流，其包含有一雙極性晶體管，包含有一發射極、一基極以及一集電極，其中該發射極與該基極均電耦合于該參考電位，該集電極是以一第二導電形的集電極區所構成且電耦合于該接點；以及一第一導電形的第一摻雜區，浮動的設于該集電極區內，且與該集電極區形成一接面；其中，該靜電放電電流使該基極與該集電極的間的接面崩潰，觸發該雙極性晶體管，以釋放該靜電放電電流；其中，該第一摻雜區于該靜電放電電流大于一預定電流時，用以降低該接點至該參考電位的電位差。
11.如權利要求10所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形MOS晶體管，包含有一柵極以及二源/漏極，其中一源/漏極電耦合至該集電極，另一源/漏極與該柵極是電耦合至該參考電壓。
12.如權利要求10所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形MOS晶體管，包含有一柵極以及二源/漏極，其中一源/漏極電耦合至該接點，另一源/漏極系電耦合至該參考電電位；一電阻，其兩端分別電耦合于該柵極與該參考電位；以及一電容，其兩端分別電耦合于該柵極與該接點。
13.如權利要求10所述的靜電放電防護電路，其中，該第一導電形是為p形，且該第二導電形是為n形。
14.如權利要求1或10所述的靜電放電防護電路，其中，該第一導電形是為n形，且該第二導電形是為p形。
15.一種高電流觸發的靜電放電防護電路，電耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流，該靜電放電防護電路包含有一第一導電形的基底，電耦合于該參考電位；一第二導電形的阱區，設于該基底上，且電耦合于該接點；一第一導電形的第一摻雜區，設于該阱區表面，且電耦合于該接點；以及一第二導電形的第二摻雜區，電浮動的設于該基底上；其中，該接點上的靜電放電電流提供一電壓使該阱區與該基底的間的接面崩潰，并觸發該第一摻雜區、該阱區以及該基底所構成的雙極性晶體管，以釋放該靜電放電電流其中，該第二摻雜區于該靜電放電電流大于一預定電流時，用以降低該接點至該參考電位的電位差。
16.如權利要求15所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第二導電形的第三摻雜區，設于該阱區內，電耦合至該接點，作為該阱區的歐姆接觸。
17.如權利要求15所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形的第四摻雜區，設于鄰近該阱區的該基底表面，電耦合至該參考電位，作為該基底的歐姆接觸。
18.如權利要求15所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第二導電形的第五摻雜區，設于該阱區與該基底形成的接面上，用以降低該阱區與該基底的間的接面的崩潰電壓。
19.如權利要求18所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一場氧化層，設于緊接于該第五摻雜區的基底表面。
20.如權利要求15所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形MOS晶體管，設于該基底上，包含有一柵極、以及二源/漏極，其中一源/漏極電耦合至該阱區，另一源/漏極與該柵極是電耦合至該參考電壓。
21.如權利要求18所述或20所述的靜電放電防護電路，其中，該第一導電形MOS晶體管的一源/漏極是以該第五摻雜區所構成，且該MOS晶體管的另一源/漏極是以該第二摻雜區所構成。
22.如權利要求15所述的靜電放電防護電路，其中，該靜電放電防護電路還包含有一第一導電形MOS晶體管，設于該基底上，包含有一柵極、以及二源/漏極，其中一源/漏極電耦合至該阱區，另一源/漏極電耦合至該參考電電位；一電阻，其兩端分別電耦合于該柵極與該參考電位；以及一電容，其兩端分別電耦合于該柵極與該接點。
23.如權利要求15所述的靜電放電防護電路，其中，該靜電放電防護電路另包含有一第一導電形的第六摻雜區，設于該阱區與該基底形成的接面上，用以降低該阱區與該基底之間的接面的崩潰電壓。
24.如權利要求23所述的靜電放電防護電路，其中，該靜電放電防護電路另包含有一場氧化層，設于緊接于該第六摻雜區的阱區表面。
25.如權利要求24所述的靜電放電防護電路，其中，該靜電放電防護電路另包含有一第二導電形MOS晶體管，設于該阱區上，包含有一柵極、以及二源/漏極，其中一源/漏極電耦合至該基底，另一源/漏極與該柵極是電耦合至該接點。
26.如權利要求25或16所述的靜電放電防護電路，其中，該第二導電形MOS晶體管的一源/漏極是以該第六摻雜區所構成，且該MOS晶體管的另一源/漏極是以該第三摻雜區所構成。
27.如權利要求23所述的靜電放電防護電路，其中，該靜電放電防護電路另包含有一第二導電形MOS晶體管，包含有一柵極以及二源/漏極，其中一源/漏極電耦合至該接點，另一源/漏極是電耦合至該參考電電位；一電容，其兩端分別電耦合于該柵極與該參考電位；以及一電阻，其兩端分別電耦合于該柵極與該接點。
28.如權利要求15所述的靜電放電防護電路，其中，該第一導電形是為p形，且該第二導電形是為n形。
29.如權利要求15所述的靜電放電防護電路，其中，該第一導電形是為n形，且該第二導電形是為p形。
30.一種高電流觸發的靜電放電防護電路，耦合于一接點以及一參考電位，用以釋放從該接點上產生的靜電放電電流，其包含有一雙極性晶體管，包含有一發射極、一基極以及一集電極，其中該發射極與該基極均電耦合于該接點，該集電極系以一第一導電形的集電極區所構成且電耦合于該參考電位；以及一第二導電形的第二摻雜區，浮動的設于該集電極區內，且與該集電極區形成一接面；其中，該靜電放電電流使該基極與該集電極的間的接面崩潰，觸發該雙極性晶體管，以釋放該靜電放電電流；其中，該第二摻雜區于該靜電放電電流大于一預定電流時，用以降低該接點至該參考電位的電位差。
31.如權利要求30所述的靜電放電防護電路，其中，該靜電放電防護電路另包含有一第一導電形MOS晶體管，包含有一柵極以及二源/漏極，其中一源/漏極電耦合至該集電極，另一源/漏極與該柵極系電耦合至該參考電壓。
32.如權利要求30所述的靜電放電防護電路，其中，該靜電放電防護電路另包含有一第一導電形MOS晶體管，包含有一柵極以及二源/漏極，其中一源/漏極電耦合至該接點，另一源/漏極是電耦合至該參考電電位；一電阻，其兩端分別電耦合于該柵極與該參考電位；以及一電容，其兩端分別電耦合于該柵極與該接點。
33.如權利要求30所述的靜電放電防護電路，其中，該第一導電形是為p形，且該第二導電形是為n形。
全文摘要
一種高電流觸發的靜電放電防護電路。其電耦合于接點和參考電位,以釋放接點上產生的靜電放電電流。靜電放電防護電路包含第一導電形的基底、第二導電形的阱區、第一導電形的第一摻雜區和第二導電形的第二摻雜區。基底電耦合于參考電位。阱區設于基底且電耦合于接點。第一摻雜區電浮動設于阱區表面。第二摻雜區設于基底,且電耦合于參考電位。接點的ESD電流提供電壓使阱區與基底間接面崩潰,并觸發阱區、基底和第二摻雜區構成的側向雙極性晶體管,釋放靜電放電電流。第一摻雜區于靜電放電電流大于預定電流時,降低接點至參考電位的電位差。
文檔編號H01L23/58GK1383207SQ01109790
公開日2002年12月4日 申請日期2001年4月24日 優先權日2001年4月24日
發明者陳偉梵 申請人:華邦電子股份有限公司