用于獨立閥值電壓控制的存儲單元和選擇柵的裝置及方法

專利名稱：用于獨立閥值電壓控制的存儲單元和選擇柵的裝置及方法
技術領域：
本發明通常涉及裂柵式(split-gate)P溝道的電可擦除編程只讀存儲器(EEPROM)單元，具體會認識到是涉及一種具有選擇和存儲晶體管的裂柵式存儲單元，選擇和存儲晶體管共用一個有源溝道區，并具有獨立和不同的閾值電壓(Vt)調整部分(adjust)，以優化存儲單元的編程窗口。
EEPROM存儲單元是一類非易失的半導體存儲器，信息可在其內被電編程到每個存儲器元件或單元，和從其中擦除。裂柵式EEPROM存儲單元是這樣一類EEPROM單元，其中組合了選擇和存儲晶體管，這樣它們共用同一多晶硅柵，通常被稱為是多晶硅2(poly 2)柵或選擇柵(gate)。多晶硅2柵形成選擇晶體管的字線或柵極以及存儲晶體管的控制柵。這種構成可使單元尺寸更小，這樣就可進行一個更有效的設計。
信息通過將電子電荷置于在一個“浮柵(floating gate)”上而存儲在裂柵式EEPROM存儲單元內，其是一種典型的導電多晶硅(通常被認為是多晶硅1(poly 1))區，利用其周圍的隔離電介質層而將它與器件的其它導電區電隔離。在讀存儲單元時可檢測出浮柵上的電荷，因為它移動了存儲晶體管的閾值電壓。當在讀操作期間加上電壓時，閾值電壓的這種移動使流過單元的電流量發生變化，用一個讀出放大器電路就可檢測出該電流。
在典型的EEPROM設計中，n-溝道單元形成于p-阱襯底之上。然而，在授予Caywood、許可本申請的受讓人專有并在這里作為參照的名為“低電壓單源CMOS電可擦除只讀存儲器”的美國專利5,790,455中，卻描述了相反的構成，即p-溝道器件形成于n-阱之上，而n-阱本身卻位于p-型襯底內。這種設置的優點在于，它降低了用于擦除和向器件寫入時所需提供的電壓值，同時保持與已有技術近似的寫速度。這種構成也省去了在已有技術中的某些所需的功能性元件。
參照

圖1，概括描述了用于單個存儲晶體管1的Caywood方法。n-阱3形成于p-型襯底2中并且用于源極4和漏極5的p-型擴散區在n-阱3內形成。這樣，在該設計中，選擇和存儲晶體管共用公用有源溝道區。存儲晶體管1的多晶硅1柵或浮柵6在用于源極4和漏極5的有源區之后形成。存管1的多晶硅2柵或選擇柵7在浮柵6的上部形成。各種不同的非導電層8(圖中未示)將源極4、漏極5、浮柵6和選擇柵7之間彼此隔離。
在Caywood方法和其它現有p-溝道設計中，存儲單元和選擇晶體管的溝道都置入有相同的閾值電壓調整注入部分(implant)或調整部分。在這些器件中的閾值電壓調整部分用于將選擇晶體管的閾值電壓設置到其理想值。而存儲晶體管的閾值電壓不被設為任何值，而只是假設一個“固有”Vt值(浮柵上零電荷)。這種方法的缺點在于，當將p-溝道存儲晶體管“編程”為導電狀態，則其閾值電壓遠比選擇晶體管的正。在這種情況下，選擇晶體管的閾值電壓單獨控制存儲晶體管和選擇晶體管的組合閾值電壓。這樣，就損失了單元的部分閾值窗口(Vt窗口)，即在編程(Vtw)和擦除(Vte)狀態中單元閾值電壓之差。
例如，存儲單元晶體管可單獨有一+3.0V(伏特)的編程Vt和一-5.0V的擦除Vt，而選擇晶體管通常設置其Vt為-0.8V。存儲單元和選擇柵的整個閾值窗口將從-0.8V到-5.0V，而不單存儲單元的閾值窗口從+3.0V到-5.0V。閾值窗口從+3.0V到-0.8V的部分被損失。該缺點減少了存儲單元的工作壽命。
特別地，一個單元的Vt窗口隨著它經歷的編程和擦除循環周期數而移動。由于隧道氧化物中的電子俘獲的原因，Vt窗口通常隨編程/擦除循環的增加而壓縮(collapse)。圖2說明一個p-溝道裂柵式EEPROM單元的Vt窗口是如何隨循環而壓縮的。關于Vtw和Vte的實線表示大量單元的閾值的平均值。兩側的短劃虛線表示由于加工偏差引起的Vtw和Vte的分散。除了加工偏差和隨著編程/擦除循環而壓縮的Vt窗口外，還必須考慮隨著時間而從擦除或寫入單元損失的某些電荷。這用里面的一對點狀虛線表示，它進一步減少了最小Vt窗口。在任何一個給定的循環周期數中取得的最小Vt窗口都位于虛線包絡內。除了所有這些，還有其它影響，如讀出放大器突變點(trip point)偏差和由于在一溫度范圍內的操作引起的變化，這就要求VT窗口做得更寬。
有許多方法加大Vt窗口，但它們都有缺陷。例如，可用一個更大的編程電壓Vpp使Vt窗口變寬。但是，如果Vpp增加，則在每個編程/擦除循環中隧道氧化物要經受一個更大的電場應力(stress)，并且隨循環而進行的Vt窗口壓縮變得更差。通過使得隧道氧化物更薄也可以將Vt窗口變寬。但是，使隧道氧化物變薄，就會更可能使得存儲在浮柵上的電荷在隧道氧化物隨著編程/擦除循環而被施加應力后的時間內更易于泄漏。這種效果被認為是應力引起的泄漏電流(SILC)。通過增加單元的耦合率(coupling ratio)可使該Vt窗口進一步變寬。只有通過增加單元所使用的硅片面積或降低共聚(interpoly)電介質厚度才可能增加單元耦合率。很明顯，增加硅片面積是不希望的，而降低共聚電介質也會降低單元保持電荷的能力，同時更難以在高生產率加工過程中制造該單元。
因此，人們期望優化p-溝道裂柵式EEPROM內的存儲單元的編程窗口，而沒有與上述方法相關的任何缺點。
根據本發明的一個方面提供一個裂柵式EEPROM存儲單元。該存儲單元包括存儲晶體管和選擇晶體管，它們分享同一柵極。該存儲單元進一步包括被注入于存儲單元襯底的一個溝道區的不同部分內的兩個獨立和不同的閾值電壓調整部分。一個閾值電壓調整部分其配置與存儲晶體管相關，以影響存儲晶體管的閾值電壓。另一個閾值電壓調整部分其配置與選擇晶體管相關，以影響選擇晶體管的閾值電壓。在本發明的最佳實施例中，與存儲晶體管相關的閾值電壓調整部分由一n-型攙雜物形成，最好是砷或磷。在該實施例中，與選擇晶體管相關的閾值電壓調整部分由一p-型攙雜物形成，最好是硼或BF2。
根據本發明的另一個方面提供一種制造裂柵式存儲單元的方法。該方法包括在存儲單元襯底的一個溝道區內注入與存儲晶體管相關的閾值電壓調整部分的步驟。該方法還進一步包括在單元襯底的該溝道區的不同部分注入與選擇晶體管相關的閾值電壓調整部分的步驟。在最佳的方法中，與存儲晶體管相關的閾值電壓調整部分通過將一n-型攙雜物注入襯底的溝道區而形成。在該方法中，與選擇晶體管相關的閾值電壓調整部分通過將一p-型攙雜物注入襯底的溝道區內形成。在該步驟期間，與存儲晶體管相關的在部分溝道區內的p-型攙雜物的注入被作為自動套準掩膜的浮柵所阻止。
在本發明的一個實施例中，在浮柵形成之前執行n-型攙雜物的注入步驟。在另一個實施例中，該步驟在浮柵形成之后執行。
獨立和各自不同的閾值電壓調整部分的使用拓寬了存儲晶體管和選擇晶體管的閾值電壓窗口，因而延長了存儲單元的工作壽命。
通過參照附圖閱讀下面的詳細說明，本發明的其它目的和優點將變得明顯，其中圖1是在一個p-溝道裂柵式EEPROM中的已有技術存儲單元的剖面圖2是作為單元所經歷的編程/擦除循環周期數的函數的在編程和擦除狀態下的存儲單元的閾值電壓的曲線圖；圖3是根據本發明的一個p-溝道裂柵式EEPROM的部分存儲單元陣列的平面圖；圖4是沿圖3中所示存儲單元陣列左上角處存儲單元的A-B剖面線所得的剖面圖；圖5是表示根據本發明的作為編程電壓(Vpp)的函數的裂柵式EEPROM的寫入和擦除電壓(Vt)的曲線圖；圖6-18表示在根據本發明形成用于存儲晶體管和選擇晶體管的單獨閾值電壓調整注入部分的一個方法中所執行的加工步驟；圖19-29表示在根據本發明形成用于存儲晶體管和選擇晶體管的單獨閾值電壓調整注入部分(implant)的另一方法中所執行的加工步驟。
盡管本發明易于具有各種改進和替代形式，但其特定實施例在附圖中已經以實例示出，并且在此進行詳細說明。但是，應理解，這里的特定實施例的描述并不意味著將本發明限制為公開的特定形式，相反，本發明覆蓋了由所附權利要求所限定的在本發明構思和范圍內的所有改進、等效及替代方案。
下面參照附圖描述本發明的最佳實施例。先參照附圖3，所示的是根據本發明的存儲單元陣列10的左上角的一部分。該圖顯示垂直方向接連的8列(8條位線)單元和水平方向接連的8行(8條字線)單元。在該部分存儲單元的右下部分，表示形成該陣列其余部分的其它多個列和行。在所示該部分存儲單元的左上部分是可用于存取存儲器陣列并執行其它芯片功能的外圍電路。為了描述方便，本發明將參照一個存儲單元來描述，如圖4所示，該圖是穿過A-B剖面線在陣列10的左上角內的存儲單元的剖面圖。
參照圖4，根據本發明的單個存儲單元通常是用參考數字11表示。存儲單元11包括形成于一個p-型硅襯底16上的存儲晶體管12和選擇晶體管14。存儲單元11存在于一其本身又形成于襯底16內的一個n-阱22內。襯底16有形成源極18和漏極20的p-型擴散區。參考數字24表示位于p-型區18上的金屬源極觸點，參考數字26表示位于p-型區20上的金屬位線(漏極)觸點。存儲晶體管12包括一個作為導電層的浮柵28，和作為與選擇晶體管14的字線共用的一個導電層的選擇柵30。
存儲單元11進一步包括分別用于存儲晶體管12和選擇晶體管14的單獨的閾值電壓調整部分34和36。閾值調整注入部分34是一n-型攙雜物，最好是砷(75As+)或磷(31P+)。閾值電壓調整部分36是一p-型攙雜物，最好是硼(11B+)或BF2+。n-型攙雜物的優點在于它有益于復原由組合單元結構引起的損失閾值電壓窗口。該注入部分使存儲晶體管12的閾值在編程和擦除狀態下向負值方向移動。例如，砷攙雜物在單元溝道內的劑量僅為1.0×1013m-2(每平方厘米)，單元的編程Vt將移動為0.0伏(在負值方向上移動3伏)，擦除Vt將以同一量值移動為-8.0伏。存儲晶體管12和選擇晶體管14的閾值窗口總共為-0.8伏到-8.0伏，在單元的閾值窗口內有3伏的增加(窗口=｜Vte-Vtw｜)。關鍵的是，選擇晶體管14Vt不隨著存儲晶體管12向負值方向移動，因為這樣整個Vt窗口不變得更寬就能向負值方向移動。有了這兩個彼此獨立的閾值電壓調整部分就可避免這種情況的發生。
圖5所示為作為存儲單元11的編程電壓Vpp的函數的在擦除狀態下閾值電壓Vte和在編程狀態下閾值電壓Vtw的曲線圖。在該圖中示出了兩條曲線，一條表示Vte隨Vpp變化的關系曲線(Vte-Vpp曲線)，另一條表示Vtw隨Vpp變化(Vtw-Vpp曲線)。參照Vte-Vpp曲線，Vte的每一個值是通過首先在Vpp=16V時對該單元編程為寫狀態，然后用一個不同的Vpp值擦除該單元而得到的。從中可以看到，當Vpp增加時，Vte沿負值方向增加。實際上，Vpp每增加1伏，Vte就大約向負值方向增加1伏。通過下列方法測量擦除閾值電壓Vte。在擦除狀態下，選擇晶體管和單元晶體管的整個閾值由單元晶體管的閾值控制，因為它比選擇晶體管更負。當兩個晶體管的共用多晶硅柵上的電壓Vg由0伏變為更大的負值時，選擇晶體管先導通(例如在Vg=-1.3V時)，但沒有電流Id流過，因為單元晶體管還未導通。最終，Vg達到足夠大的負值后單元晶體管導通，最后，因為兩個晶體管都導通，所以有電流流過。電流Id達到1微安(μA)時的柵電壓被認為是擦除狀態下的閾值電壓，Vg=Vte。
關于Vtw-Vpp曲線，Vtw的每一個值是通過首先用Vpp=16伏來擦除單元而得到的。然后，通過該擦除狀態，單元由一個不同的Vpp值而被編程為寫狀態。可以看到，Vpp的值低時，Vpp每增加1伏，Vtw大約增加1伏，但僅上升至某一點。在Vpp約為12伏時，曲線開始在Vtw值為-1.0伏至-1.5伏時穩定，并當Vpp進一步增加時仍保持為該值。此時，選擇晶體管比單元晶體管有一個更負的Vt。因此，在這種情況下，是由選擇晶體管來控制兩個晶體管組合的啟動或“導通”。(穿過Vtw數據點的線是Vtw曲線從線性增加部分的外推，以表示單個單元晶體管閾值變得向正值方向增加，但測量其單個的Vt是不可能的，因為選擇晶體管與其串聯并控制整個閾值。)圖5還表示實際得到的Vt窗口和一個所謂的“虛”Vt窗口。該“虛”Vt窗口是在假設選擇晶體管未限制寫狀態閾值時而得到的Vt窗口。在本發明中，使單元晶體管控制整個閾值的Vte-Vpp和Vtw-Vpp曲線的傾斜部分向下移動，而由選擇晶體管的Vt單獨控制的Vtw-Vpp曲線的平直部分保持不變，最好介于-0.5伏和-2.0伏之間。根據本發明的制造方法使得能獨立調整部分單元晶體管和選擇晶體管的閾值，從而使得Vtw-Vpp曲線的平直部分能保持平穩，同時兩條曲線的傾斜部分向下移動。對于一給定的Vpp值來說，這樣具有拓寬實際的Vt窗口的整體影響。
下面將描述圖4中所示制造存儲單元11的兩種另外的方法。在一種方法中，使用兩個光刻膠掩膜步驟，在另一種方法中，僅使用一個光刻膠掩膜步驟。第一種方法參照圖6-18加以說明，第二種方法參照圖19-29加以說明。
在執行制造存儲單元11過程中，在例如n-阱形成、器件隔離及場氧化(field oxide)層生長等并非形成本發明的一部分的其它步驟之后，形成用于存儲晶體管的閾值調整注入部分物34。制造過程中的這一階段在圖6-18中所示的根據本發明的一個方法中進行。首先，如SiO2層100的犧牲氧化層形成于與一個場SiO2層102相鄰的襯底16的n-阱22上，如圖6所示。最好是，形成的SiO2層100的厚度在50-500埃范圍內。犧牲SiO2層100可以通過使該層熱生長(圖中未示)，或沉積該層，或通過其它本領域已知方法來形成。接下來，光刻膠層104用一掩膜形成圖案，該掩膜在硅襯底16上露出n-阱22，如圖7所示。參照圖3，光刻膠層104遺留在外圍電路上，但不出現在存儲器陣列10的部分上。
接著，用通常認為是離子注入器的原子束將n-型攙雜物106注入n-阱22的近表面區內，如圖8所示。在這一步驟中注入的n-型攙雜物增加了n-阱中已有的n-型攙雜物的濃度。當n-型攙雜物結合于硅襯底的晶格位置上時，它們釋放出一個多余的電子，這樣就留下一個單個離子化的呈帶正電的離子核(ion core)。由于這一原因，被注入區用“+”號表示。可用作n-型攙雜物的有砷和磷。注入劑量最好在0至5.0×1014cm-2范圍內。注入所需的能量要足以使注入的離子穿過犧牲SiO2層100。對于本領域普通技術人員會認識到，也可使用其它方法注入n-型攙雜物106。注入n-型攙雜物106的精確方法對于本發明而言并不關鍵性的。接著用干的等離子體或濕的化學蝕刻方法或本領域內理解的其它等同方法去除光刻膠層104，如圖9所示。接著，用濕的化學蝕刻或本領域中已知的其它等同方法去除犧牲SiO2層100，如圖10所示。
在該過程的下一階段，形成隧道電介質(存儲晶體管的柵氧化物)和浮柵28。這些步驟如下進行。首先，在存儲晶體管12/選擇晶體管14的溝道區上形成隧道電介質層108，如圖11所示。本領域普通技術人員可以理解，層108的厚度最好在60-120埃的范圍內。接著，通過在隧道電介質108上沉積一多晶硅層110而形成浮柵28，如圖12所示。多晶硅層110的厚度最好介于約600-5000埃之間，最佳的是約1500埃。接著，多晶硅層110被攙雜以使該層導電。在該步驟中，最好將n-或p-型攙雜物引入多晶硅層。這可以通過在三氯氧化磷(POCL3)氣體中使該層韌化(annealing)，通過在沉積時，即在沉積步驟期間向多晶硅層就地攙雜或通過注入來完成。對于本領域普通技術人員會認識到，也可以用其它方法對多晶硅層攙雜。接著，在多晶硅層110上形成電介質層112。電介質層112可由本領域已知的材料的一個或多個層形成。
接著，在形成的疊層上沉積光刻膠層114，如圖13所示。光刻膠層114用一掩膜形成圖案，并被用來限定浮柵28(圖4)。然后，最好用干的等離子體方法將疊層各向異性地蝕刻一直到隧道電介質108，以便在溝道區上留下至少一部分SiO2層108，如圖14所示。光刻膠層114在蝕刻過程中保護浮柵28層的區域。然后用干的等離子體或濕的化學蝕刻方法去除光刻膠層114，這樣留下浮柵圖案28，如圖15所示。
在本方法的下一階段形成閾值電壓調整注入部分36(圖4)。這首先通過在外圍電路上沉積一光刻膠層116來完成。然而在本步驟中，包括至少一些或可能全部的單個存儲單元11的部分或全部的存儲器陣列10未被光刻膠層116所掩蔽，如圖3和16所示。接著，一p-型攙雜物118注入n-阱22的表面區內。p-型攙雜物118補償或過補償先前注入的n-型攙雜物106。進一步說，當p-型攙雜物結合于硅晶格位置上時，它們接收了一個外部電子，因此它們有一凈負電荷。這樣，被注入區在圖中用“-”號表示。注入步驟最好用離子注入器按上述方法完成。p-型攙雜物最好是硼(11B+)或BF2，并且最好以劑量0至5.0×1014cm-2注入。進一步會認識到，注入離子的能量需要足夠大以使它們可穿透隧道電介質108。
浮柵110(圖4中28)阻止p-型攙雜物118注入溝道的存儲晶體管部分的該部分內，這樣作為掩膜將p-型攙雜物與n-型攙雜物分開。使用浮柵110作為掩膜的優點在于它自動對準注入部分，因此，如果使用一個單獨的光刻膠層就能防止任何可能發生的未對準。因此，存儲晶體管12和選擇晶體管14閾值電壓調整注入部分34和36是彼此獨立和不同的，一個是n-型，另一個是p-型，并且自動對準。接著，用一干的等離子體或濕的化學方法去除光刻膠層116，如圖18所示。
接下來，用本領域的已知技術形成選擇和存儲晶體管30的共用柵電極或選擇柵，存儲單元11(圖4)的源極和漏極區18和20，以及金屬互連部分。實際上，形成這些后面部分的精確步驟對于本發明而言并不關鍵性的。
在另外方法中可僅使用一個光刻膠掩膜步驟而不是兩步來形成閾值電壓調整注入部分34和36。這樣做可降低加工成本。在該另外方法中，在構成浮柵28的多晶硅層被沉積和形成圖案前，n-型攙雜物未被注入溝道區。而是在浮柵28形成圖案后，施加一個新的光刻膠掩膜并連續進行兩次注入。首先用一個n-型攙雜物(如磷或砷)在其能級足以完全穿透構成浮柵和隧道氧化物層的多晶硅層來形成存儲單元或晶體管的注入部分34。在這種情況下，n-型攙雜物進入近表面的單元溝道以移動單元Vt，但是深深地進入構成選擇晶體管14溝道所處的浮柵28的多晶硅層外側的硅內。接著仍用光刻膠掩膜在原位將第二p-型攙雜物(如硼或BF2)注入。用低的能量完成該注入，這樣注入部分被多晶硅層堵塞在存儲單元溝道區上，但進入選擇晶體管14溝道的表面以調整部分其Vt。然而，本領域的普通技術人員會理解，攙雜物被注入的精確順序并不關鍵性的，如p-型攙雜物可在n-型攙雜物之前被注入。這種方法的優點在于可降低加工成本，因為可少進行一個光刻膠掩模步驟和一個光刻膠帶。本方法的另一個優點在于在高溫下，注入經歷更少的制造步驟，這使得它們由于擴散而進行的再分配變少，因此使得它們在控制閾值時更有效。而該方法的另一個優點在于注入選擇晶體管14溝道區內的深的n-型攙雜物作為用于選擇晶體管14的一個深的穿孔抑制注入，這利于它在單元被取消選定時可更理想地關斷電流。
現在參照圖19-29來詳細說明另一方法的步驟。在完成如n-阱形成、器件隔離、場氧化層200的生長和犧牲SiO2層202形成等初始步驟之后，如圖19所示，犧牲SiO2層202的厚度約為50-500埃，用濕的化學蝕刻方法去除該層，如圖20所示。接著，在存儲晶體管12/選擇晶體管14的溝道區上形成厚度約為60-120埃的一薄隧道電介質膜204，如圖21所示。
接著，沉積一多晶硅層206，厚度最好約為600-5000埃，如圖22所示。則多晶硅層206隨后成為浮柵28(圖4)。接下來，多晶硅層206按照與上述向多晶硅層110攙雜相同的方式被攙雜。然后在多晶硅層206上形成電介質層208，如圖22所示。象電介質層112一樣，電介質層208可由本領域中已知的一層或多層材料構成。
接著，在形成的疊層上沉積光刻膠層210，如圖23所示。光刻膠層210用一掩膜形成圖案，并被用于限定浮柵28(圖4)。最好使用干的等離子體加工方法將層各向異性地一直蝕刻到隧道電介質204，以在溝道區上留下至少一部分隧道電介質，如圖24所示。然后，用干的等離子體或濕的化學蝕刻方法去除光刻膠層210，這樣就留下了浮柵圖案28，如圖25所示。
在該方法的下一個階段中形成閾值電壓調整注入部分34和36。這首先通過在外圍電路上沉積光刻膠層212完成。在該步驟中，包括至少一些或可能全部的單個存儲單元11的部分或全部存儲器陣列10不被光刻膠層212所掩蔽，如圖3和26所示。然后以足以使攙雜物原子穿透電介質層208、多晶硅層206和單元溝道區內的隧道氧化物層204的能級注入一個n-型攙雜物214(如磷或砷)，如圖27所示。在由電介質層208和多晶硅層206覆蓋的單元溝道區的外側，n-型攙雜物更深地穿入硅襯底，如圖27所示。該外側區域是選擇晶體管溝道14的區域。因為該區域內的n-型攙雜物遠離表面，所以它對選擇晶體管閾值電壓影響小。如前面所提到的，因為當n-型攙雜物結合于硅的晶格位置時要釋放一個外部電子，所以它們產生一個帶正電的離子核。由于這個原因，被注入區用“+”號表示。并且，如上述方法中所述，注入劑量最好在0至5.0×1014cm-2范圍內。
在下一步驟中，以足夠大的能量注入p-型攙雜物216，該能量足以使得該攙雜物原子穿透隧道電介質層204，但還不足以使得攙雜物原子在限定存儲晶體管溝道區的區域內穿透電介質層208、多晶硅層206和隧道電介質204。在該區域外，p-型攙雜物能夠穿透隧道電質204，如圖28所示。并且，該后一個區域限定了選擇晶體管溝道區。因為在該區域內p-型攙雜物接近表面，所以它移動了選擇晶體管14閾值電壓。并且，如上所述，因為當p-攙雜物結合于硅襯底的晶格位置內時，它們接受了一個外部電子，所以它們產生一個帶負電的離子核。因此，注入區用“-”號表示。并且，p-型攙雜物最好是硼或BF2，注入劑量最好在0至5.0×1014cm-2的范圍內。接著，用干的等離子體或濕的化學蝕刻方法去除光刻膠層212，如圖29所示。
接著用本領域內已知的技術形成選擇和存儲晶體管30的共用柵電極或選擇柵、存儲單元11(圖4)的源極和漏極區18和20以及金屬互連部分。實際上，形成這些后面部件的精確步驟對本發明而言并不關鍵性的。
盡管上述的實施例涉及p-溝道單元的制造，但本領域的普通技術人員理解，本發明同樣也適用于n-溝道單元。在這種應用中，閾值電壓調整部分將被顛倒。即例如硼或BF2的p-型攙雜物將被用于形成存儲晶體管12(圖4)的閾值電壓調整部分，如砷或磷等n-型攙雜物將被用于形成用于選擇晶體管14(圖4)的閾值電壓調整部分。并且，本領域的普通技術人員理解，除了這里提到的以外，其它處理步驟(未形成本發明的一部分)也包含在一個存儲單元的制造中。因此可以確信，上面公開的特定實施例可以被移動或改進，并且所有這些變化被認為是在本發明的范圍和精神內。因此，這里尋求的保護由下面的權利要求提出。
權利要求
1．一種存儲單元，為具有一個存儲晶體管和一個選擇晶體管的類型，它們共用一個共用柵極，所述存儲單元包括注入在所述存儲單元襯底的一個溝道區的不同部分內的兩個獨立和各不相同的閾值電壓調整部分，一個閾值電壓調整部分其配置與存儲晶體管相關，以影響所述存儲晶體管的閾值電壓，另一個閾值電壓調整部分其配置與選擇晶體管相關，以影響所述選擇晶體管的閾值電壓。
2．如權利要求1所述的存儲單元，其中其配置與存儲晶體管相關的閾值電壓調整部分由n-型攙雜物構成。
3．如權利要求2所述的存儲單元，其中n-型攙雜物從包含砷和磷的組中選取。
4．如權利要求1所述的存儲單元，其中其配置與選擇晶體管相關的閾值電壓調整部分由p-型攙雜物構成。
5．如權利要求4所述的存儲單元，其中p-型攙雜物從包含硼和BF2的組中選取。
6．一種半導體器件的裂柵式存儲單元包括a．有一溝道區的襯底；b．有一浮柵的存儲晶體管，所述溝道區有一部分與浮柵相鄰，一部分在浮柵外側；c．注入在與浮柵相鄰的溝道區部分內的第一閾值電壓調整部分；d．一個選擇晶體管，具有一個與存儲晶體管共用的柵極；e．注入在浮柵外側的溝道區部分內的第二閾值電壓調整部分。
7．如權利要求6所述的裂柵式存儲單元，其中第一閾值電壓調整部分由從包含有砷和磷的組中選取的n-型攙雜物構成。
8．如權利要求6所述的裂柵式存儲單元，其中第二閾值電壓調整部分由從包含有硼和BF2的組中選取的p-型攙雜物構成。
9．一種制造裂柵式存儲單元的方法，包括以下步驟a．在所述存儲單元襯底的一個溝道區內注入第一閾值電壓調整部分；b．在襯底的一部分溝道區上形成一個浮柵；及c．在由浮柵覆蓋的溝道區部分外側的襯底的溝道區內注入第二閾值電壓調整部分。
10．如權利要求9所述的制造裂柵式存儲單元的方法，其中注入第一閾值電壓調整部分的步驟包括在襯底上形成一氧化層和透過該氧化層注入一攙雜物的步驟。
11．如權利要求10所述的制造裂柵式存儲單元的方法，其中透過氧化層注入一攙雜物的步驟包括透過氧化層注入一從包含砷和磷的組中選取的n-型攙雜物的步驟。
12．如權利要求9所述的制造裂柵式存儲單元的方法，其中在襯底的部分溝道區上形成浮柵的步驟包括以下步驟a．在襯底上沉積一層多晶硅材料；b．在一部分多晶硅材料層上設置一保護光刻膠層；c．蝕刻掉未被保護光刻膠層覆蓋的那部分多晶硅材料層；d．去除保護光刻膠層。
13．如權利要求9所述的制造裂柵式存儲單元的方法，其中注入第二閾值電壓調整部分的步驟包括將一p-型攙雜物注入未被浮柵覆蓋的溝道區部分內的步驟。
14．如權利要求9所述的制造裂柵式存儲單元的方法，進一步包括在浮柵和浮柵外側的部分溝道區上形成一選擇柵的步驟。
15．如權利要求14所述的制造裂柵式存儲單元的方法，其中形成選擇柵的步驟包括以下步驟a．在浮柵和襯底上沉積一層多晶硅材料；b．在一部分多晶硅材料層上置一保護光刻膠層；c．蝕刻掉未被保護光刻膠層覆蓋的那部分多晶硅材料層；d．去除保護光刻膠層。
16．如權利要求14所述的制造裂柵式存儲單元的方法，進一步包括在浮柵和選擇柵之間形成一電介質層的步驟。
17．如權利要求9所述的制造裂柵式存儲單元的方法，其中在襯底的部分溝道區上形成浮柵的步驟，先于在所述存儲單元的襯底溝道區內注入第一閾值電壓調整部分的步驟和在位于由浮柵覆蓋的溝道區部分外側的襯底溝道區內注入一個第二閾值電壓調整部分的步驟執行。
18．如權利要求17所述的制造裂柵式存儲單元的方法，其中注入第一閾值電壓調整部分的步驟包括以足以使n-型攙雜物原子穿透浮柵并將其注入到由浮柵覆蓋的襯底溝道區內，和穿入浮柵外側的襯底深得足以使對該區域內的閾值電壓的影響可忽略不計的注入一n-型攙雜物的步驟。
19．如權利要求18所述的制造裂柵式存儲單元的方法，其中注入第二閾值電壓調整部分的步驟包括以其能級足以使p-型攙雜物原子將其自身注入由浮柵覆蓋的部分溝道區外側的襯底溝道區內，但不足以使p-型攙雜物原子穿透浮柵并將其自身注入由浮柵覆蓋的溝道區內的注入一p-型攙雜物的步驟。
20．如權利要求9所述的制造裂柵式存儲單元的方法，其中注入第一閾值電壓調整部分的步驟包括以范圍為0-5.0×1014cm-2的劑量注入一攙雜物的步驟，注入第二閾值電壓調整部分的步驟包括以0-5.0×1014cm-2的劑量注入一攙雜物的步驟。
全文摘要
提供一種EEPROM的裂柵式p－溝道存儲單元及制造該單元的方法。存儲單元包括共用一個共用柵極的存儲晶體管和選擇晶體管。它進一步包括注入在存儲單元襯底的溝道區的不同部分的兩個獨立和各不相同的閾值電壓調整部分。兩個閾值電壓調整部分其配置分別與存儲晶體管和選擇晶體管相關,以影響它們的閾值電壓。在制造方法中,分別將n－型和p－型攙雜物注入襯底,以形成與存儲晶體管及選擇晶體管相關的閾值電壓調整部分。
文檔編號H01L21/70GK1309426SQ0013696
公開日2001年8月22日 申請日期2000年11月12日 優先權日1999年11月12日
發明者唐·格伯, 杰夫·希爾茲, 戴維·蘇達 申請人:密克羅奇普技術公司