專利名稱：超大規模集成電路的制造方法
技術領域：
本發明涉及一種超大規模集成電路的制造方法，特別是，涉及芯片設計中具有時序調整匹配的互補場效應晶體管超大規模集成電路的制造方法。
超大規模集成電路(以下簡稱為VLSI)廣泛地應用于通訊、計算機、網絡等高科技領域。在國外，VLSI設計及制造技術已經成熟，但涉及到幾十萬門、幾百萬門的超大規模集成電路芯片設計時，由于綜合優化中，互連線的延遲是采用預估的數值，因此綜合時的時序沖突與布局布線完成后的時序沖突必然會造成一定差異，如何才能使這兩者時序的沖突一致起來是一個非常熱門的技術，也是解決時序沖突的一個難題。因此，各個公司把解決時序沖突的技術作為核心的絕密技術，密而不宣。
益華(Cadence)公司于2000年4月19日，宣布它們發明的PKS(EnvisiaTMPhysically Knowledgeable Synthesis)物理綜合產品獲得了1999年EDNS公布的發明大獎。該PKS的方法所解決的核心問題實質上是在綜合時就把布局布線中的互連線延遲時間考慮進去，從而減少了為優化時序需要不斷疊代的過程。為此，將綜合優化，布局布線生成在統一的物理數據庫中，以便綜合優化后的時序能與布局布線后的時序一致，從而同時實現優化綜合、布局和布線。由于這種PKS的方法，需要將布局布線的全部環境納入前端設計中，因此需要龐大的數據處理及強大的硬件支持。
現有的技術的集成電路開發流程，以近50萬門的DSP(即，數字信號處理器)設計為例，如
圖1所示。常規開發流程包括下列步驟整體設計；功能仿真；根據標準單元時序生成的綜合庫進行綜合優化；判斷滿足時序與否，不滿足時返回整體設計步驟，滿足時進入第1靜態時序分析和根據仿真庫進行門級仿真；判斷靜態時序分析和門級仿真正確與否；正確時根據布局布線庫進行布局布線；然后第2靜態時序分析和后仿真并判斷正確與否；正確時生成制作掩膜的數據格式(GDSII)，并進行邏輯圖對版圖一致性檢查(LVS)、設計規則檢查(DRC)和電學規則檢查(ERC)。通過后即可進入芯片制造。
上面所述的布局布線步驟，以現有的深亞微米硅標準單元布局布線器(Silicon Ensemble)的布局布線流程為例，如圖2所示，它主要包括下列步驟通過規劃整體電源、配置單元等進行布局；產生時鐘樹；檢查靜態時序；當靜態時序滿足時，在布局優化器中進行布局優化；布局優化后，依次進行電源布線、時鐘布線和單元布線，從而形成全芯片最終版圖的布線。
目前，時鐘樹可采用時鐘樹生成器(益華公司產品CT-Gen)來生成。該時鐘樹生成器是根據布局的數據，使用預估的引線延遲時間，再加上插入的緩沖器，來減少時鐘達到時序元件的時間差(clock skew)的流程。這樣的時鐘樹生成流程，對帶不同負載的時鐘，其所生成的插入延遲時間值也不同。另外，當時鐘樹產生后，若靜態時序檢查，其時序達不到要求時，立即進行布局優化器(Placemud Based Optimigation)進行優化，這樣會大量增加優化時的附加緩沖器，而且往往一次達不到時序要求，還需要反復疊代。
另外，該PKS綜合產品價格昂貴，詳細技術內容也不可能公開。國內有關綜合后的時序與布局布線后的時序不一致問題的解決方案尚未看到類似報導文章。
本發明的目的是提供一種大規模集成電路的制造方法，用以消除數拾萬門級乃至數百萬門級電路中可能涉及的多種時鐘情況下，由于每一種時鐘所帶的時序元件數量不同而導致插入時鐘的延時不同，以至在不同模式工作情況下，通過多路器電路時形成的時序沖突。
為達到上述目的，本發明的超大規模集成電路的制造方法，包括整體設計、功能仿真、綜合優化、靜態時序分析與門級仿真、布局布線并輸出制掩膜版格式，制作芯片的步驟，其特征是所述的綜合優化步驟包括建立均衡時鐘樹的步驟和產生數據樹的步驟；所述的布局布線步驟包括預埋步驟，用于分別埋設多個延遲單元和多個檢測電路；一檢測步驟，對檢測電路進行檢測，確定是否存在時序沖突，并定位具有時序沖突的宏模塊及庫單元；以及一調整時序的步驟，用于將所述預埋步驟埋入的至少一個延遲單元插入所述具有時序沖突的宏模塊及庫單元的附近。
根據本發明的制造方法，進而提供一種生成均衡時鐘樹的方法，包括分析多個具有時序延遲沖突的時鐘，把多個時鐘的插入延遲轉換為1種時鐘的插入延遲，并根據集成電路的延遲時間約束條件，定義時鐘樹結構。
本發明的生成數據樹方法，用以解決時鐘樹生成后與相關數據延遲的矛盾，從而達到了使綜合優化后的時序沖突能與布局布線后的時序沖突接近一致，避免了為優化時序要不斷疊代優化的過程，實現了一步優化的設計流程。因此本方法不同于PKS，它不需要將布局布線的全部環境納入前端設計中，不需要龐大的數據處理及強大的硬件支持從而降低了成本。本發明僅在使用靜態時序分析器(Pearl)及深亞微米布局布線器的基礎上，根據產生均衡時鐘樹程序和數據樹程序而達到目的，無需花費大量的經費，從而加速了設計的過程，節省了時間，優化了面積，增強了產品的市場競爭能力。
下面，結合各個附圖，詳細說明本發明的實施例子，使本發明的發明目的和優點變得更清楚。
圖1是現有技術的VLSI開發流程圖；圖2是現有技術的上述VLSI的布局布線流程圖；圖3是本發明的VLSI開發流程圖；圖4是本發明的布局布線流程圖；圖5是一種產生均衡時鐘樹程序的框圖；圖6是一種產生數據樹程序的框圖。
首先，參照圖3，說明本發明的VLSI開發流程。本發明的開發流程與現有技術的開發流程如圖1所示比較，同樣具有步驟整體設計；功能仿真；根據綜合庫進行綜合優化；判斷滿足時序與否，不滿足時返回整體設計步驟，滿足時進入第1靜態時序分析和根據仿真庫進行門級仿真；判斷第1靜態時序分析和門級仿真正確與否；正確時根據布局布線庫進行布局布線；然后第2靜態時序分析和后仿真并判斷正確與否；正確時生成GDSII、進行LVS、DRC和ERC；以及用以制造芯片。此外，不同處有以下方面。
在布局布線步驟中增加了埋設多個檢測電路和預埋設各種延遲單元及緩沖器的預埋步驟。檢測電路包括各種存儲器、寄存器、計數器、分頻器、觸發器等之類并寫出其測試端口。延遲單元包括電阻、電容、緩沖器、延遲線等。
并且，在芯片制造出來后，經過中測，若發現時序不正確或不對時，通過檢測該檢測電路，找出或定位失效時序元件，即反饋到檢測電路定位失效時序元件而不是反饋到整體設計步驟。接著，通過修改2-3塊掩膜版，增加4-5步工藝加工工序，即可達到修正該失效時序的元件。
進而，布局布線流程中，除同樣包括實施規劃整體電源、配置單元等的布局；產生時鐘樹；檢查靜態時序；當靜態時序滿足時，在布局優化器進行布局優化；布局優化后，依次進行電源布線、時鐘布線和單元布線形成全芯片最終版圖布線外，在布局步驟之后還具有產生均衡時鐘樹的步驟，另外，在檢查靜態時序的步驟之后增加產生數據樹程序、產生數據樹和另一次靜態時序檢查步驟。
更詳細地說，主要步驟包括首先，依據CMOSFET集成電路邏輯功能及規模，確定各種MOS晶體管的寬長及元件庫的類型及數量，建立相關的版圖庫、時序庫、綜合庫、仿真庫，對DSP中例如，SRAM進行整體設計。
在這里，該時序庫是對每個單元及宏模塊作SPICE模擬后得出的時序。該綜合庫包括邏輯綜合優化時所用的標準單元，I／O單元及宏模塊的功能及時序庫。仿真庫就是根據時序庫的延遲值轉化為仿真模擬時能接受的格式所形成的功能時序庫。
其次，用VHDL描述電路的功能后，進行綜合優化生成Verilog網表，并預埋各種延遲、緩沖器、檢測電路，再用深亞微米標準單元布局器進行布局布線，寫出產生均衡時鐘樹程序，并生成時鐘樹，隨后進行靜態時序檢查，列出時序沖突的路徑。進而，根據時鐘樹程序，產生相應的數據樹，并再次優化后，即可布線，從而填平了綜合與布局布線之間時序沖突的差異。
接下來，生成寄生參數文件*sdf，并反標于Verilog網表中，進行后仿真，并作設計規則檢查(DRC)、電學規則檢查(ERC)和邏輯圖對版圖一致性檢查(LVS)后，輸出GDSII制掩膜版格式。
然后，用上述獲得的掩膜版對硅片進行工藝加工及中間測試。在測試中，一旦發現在宏模塊及庫單元之中有保持時間(hold time)沖突，則可根據檢測電路定位有沖突的宏模塊及庫單元，只需改2-3塊掩膜版，把預埋的延遲單元插入到宏模塊及庫單元之中，即可調整其延遲時間，消除其間的時間沖突。
根據本發明的布局布線流程，由于在產生時鐘樹(clock tree)步驟前，增加“產生均衡時鐘樹”的步驟，從而消除不同時鐘插入延遲不同的問題。當時鐘樹產生后，若靜態時序檢查，其時序達不到要求時，不是馬上進行全芯片的時序優化，而是根據有時序沖突的電路網表寫出數據樹的程序，按“產生時鐘樹”的功能實現數據樹，從而最大程度上消除了時序沖突，然后再作全芯片優化，這樣只要花少量的緩沖器即可滿足時序要求，無須再作反復疊代的優化。
產生均衡時鐘樹程序，如圖5所示，它包括分析N個時鐘的狀況；把上述的N個時鐘轉換為M個時鐘；給定相應的約束條件，它包括最大延遲時間、最小延遲時間和最大時鐘輸入斜率等；以及定義時鐘樹的結構，包括根、葉等，從而解決了多個時鐘不同模式下工作時，形成的時序沖突，即，消除不同時鐘插入延遲差別，達到集成電路中各個部分之間時序匹配。并且，N和M都是正整數且N＞M。例如N=5，M=1或2時，就是把5個時鐘轉換成1或2個時鐘的樹結構。
產生樹據數程序，如圖6所示，包括下列步驟分析芯片中有沖突時序的路徑；確定數據延遲時間的最大(即，最長)路徑的根并定義此根為樹據根；規定相應的約束條件，例如最大延遲時間、最大時鐘輸入斜率等；以及定義數據樹的結構，包括根、葉等，從而編寫出產生樹據數程序，產生數據樹結構。通過另一次靜態時序檢查后，進入布局優化步驟。
舉例來說，為了設計一塊大約50萬門的DSP芯片，設有四個時鐘源，并要求達到40兆工作頻率。當采用深亞微米標準單元布局布線器進行布局布線流程設計時，因有四個時鐘源，布局布線后出現大量保持時間及建立時間沖突。芯片再優化后行(Row)利用率為82％，所以建立時間及保持時間的時序沖突無法消除。
倘采用本發明的流程，通過產生均衡時鐘樹程序和數據樹程序解決了多時鐘形成的時序沖突，并填平了綜合與布局布線之間時序沖突，就能在布局布線后，全面達到40兆工作頻率。而且，消除了全部建立時間及保持時間的時序沖突后，行的利用率僅76％，同上述利用率82％比較減少了8％的單元，相當于大約減少了4萬個門電路。
以上，雖然通過用CMOSFET集成電路技術制造DSP為例，具體披露了本發明的超大規模集成電路的制造方法，但是，本發明并不僅僅限定于此，顯然，本半導體領域的普通技術人員，在了解上述的論述之后，不難對本發明作出種種修改、替換或潤飾，例如把本發明用于MOS型集成電路、雙極型集成電路等，同樣可以通過產生均衡時鐘樹程序和數據樹程序填平綜合與布局布線之間時序沖突，從而優化超大規模集成電路。因此，對本發明的任何這樣的修改、替換或潤飾，都不應認為已經脫離了本發明的構思和權利要求書限定的專利保護范圍。
權利要求
1.一種超大規模集成電路的制造方法，包括整體設計、功能仿真、綜合優化、靜態時序分析與門級仿真、布局布線并輸出制掩膜版格式，制作芯片的步驟，其特征是所述的綜合優化步驟包括建立均衡時鐘樹的步驟和產生數據樹的步驟；所述的布局布線步驟包括預埋步驟，用于分別埋設多個延遲單元和多個檢測電路；一檢測步驟，對檢測電路進行檢測，確定是否存在時序沖突，并定位具有時鐘沖突的宏模塊及庫單元；以及一調整時序的步驟，用于將所述預埋步驟埋入的至少一個延遲單元插入所述具有時鐘沖突的宏模塊及庫單元中。
2.根據權利要求1所述的集成電路的制造方法，其特征是所述建立均衡時鐘樹的步驟包括分析多個具有時鐘延遲沖突的時鐘，把多個時鐘轉換為少數個時鐘，并根據集成電路的延遲時間約束條件，定義時鐘樹結構。
3.根據權利要求2所述的集成電路的制造方法，其特征是所述延遲時間約束條件包括最大延遲時間、最小延遲時間和最大時鐘輸入斜率中的至少一個。
4.根據權利要求2或3所述的集成電路的制造方法，其特征是所述產生數據樹步驟包括根據芯片中有沖突時序的路徑確定數據延遲時間的最大路徑的根，并定義所述的根為樹據根；規定相應的約束條件；以及定義數據樹的結構，從而編寫出產生據數樹程序。
5.根據權利要求4所述的集成電路的制造方法，其特征是所述產生數據樹步驟的約束條件包括最大延遲時間和最大時鐘斜率。
6.根據權利要求1、2、3和5任一項所述的集成電路的制造方法，其特征是所述埋設的延遲單元包括電阻、電容、緩沖器、延遲線構成的組中至少一種。
7.根據權利要求1、2、3和5任一項所述的集成電路的制造方法，其特征是所述埋設的檢測電路包括存儲器、寄存器、計數器、分頻器的電路組中至少一種電路，并設置其相應的檢測端口。
8.根據權利要求6所述的集成電路的制造方法，其特征是所述埋設的檢測電路包括存儲器、寄存器、計數器、分頻器的電路組中至少一種電路，并設置其相應的檢測端口。
全文摘要
本發明的VLSI制造方法,包括綜合優化、布局布線輸出制掩膜版格式,制作芯片的步驟,其中還包括建立均衡時鐘樹和產生數據樹步驟;埋設多個延遲單元和檢測電路的預埋步驟;定位具有時序沖突的宏模塊及庫單元的檢測步驟;以及調整時序步驟。本方法不需要將布局布線的全部環境納入前端設計中,不需要龐大的數據處理及強大的硬件支持,從而降低了集成電路制造成本。
文檔編號H01L21/70GK1281254SQ0012369
公開日2001年1月24日 申請日期2000年8月29日 優先權日2000年8月29日
發明者黃令儀, 曠章曲, 朱亞江, 孟津棣, 陳曉東, 仇玉林 申請人:中國科學院微電子中心