專利名稱：用于垂直晶體管的可控制的槽頂部隔離層的形成的制作方法
技術領域：
本發明涉及半導體器件，更詳細地說，涉及通過使用選擇性的亞常壓化學汽相淀積氧化物(SACVD-氧化物)來形成用于半導體存儲器的深槽頂部隔離層的方法。
諸如動態隨機存取存儲器(DRAM)的半導體存儲器一般包括帶有存儲節點的存儲單元。一般來說，這些存儲節點在刻蝕到半導體存儲器芯片的襯底中的深槽內形成。使用存取晶體管對該存儲節點進行存取，該存取晶體管根據所需要的動作是讀功能還是寫功能，使電荷存儲在存儲節點內或從存儲節點收回電荷。保證通過深槽的頂部將存儲節點與柵導體在導電性方面充分地隔離開這一點經常是必要的。
一種通過槽的頂部來保證存儲節點的充分的導電性隔離的方法是在存儲節點上設置槽頂部隔離層。存儲節點一般包括部分地填滿深槽的多晶硅材料。在制造期間內，多晶硅提供留在槽的頂部的凹槽。在半導體器件的表面上淀積氧化物(二氧化硅)。在該氧化物淀積的期間內，在槽內的多晶硅上形成氧化物。通過對該半導體器件的表面進行平面化處理和通過有選擇地使該氧化物凹陷以便在該凹槽的底部留下30-50nm的氧化層，來除去被淀積的氧化物的其它部分。將該氧化層稱為槽頂部氧化物或隔離物。然而，單靠該氧化層不能提供充分的隔離來滿足可靠性的要求。
在存儲器上制造垂直晶體管的情況下，存儲節點的填埋帶(buried strap)部分、即在頂部槽氧化物的正下方的部分，必須進行外擴散，以便與在頂部槽氧化物上的深槽內沿柵導體延伸的垂直晶體管溝道連接。這樣，當垂直晶體管導通時，在存儲節點與位線之間進行連接。該溝道必須與柵導體電隔離。因而，在其間設置絕緣層，該絕緣層一般是通過對深槽內的柵導體的多晶硅的一部分和溝道進行氧化而形成的氧化層。
該氧化物的凹陷是難于控制的。該困難導致剩下的氧化層厚度方面的很多的可變因素。槽頂部氧化物厚度是一個重要的參數，必須維持該參數以便使半導體存儲器很好地工作。如上所述，槽頂部氧化物將存儲節點與半導體器件的柵導體導電性地隔離開。
因而，需要這樣的槽頂部介質，該介質具有可控制的厚度，該厚度可經受制造存儲器所需要的工藝步驟。還需要一種使用選擇性的亞常壓化學汽相淀積氧化物生長工藝來提供該槽頂部隔離的方法。
一種控制用于半導體器件的槽內的隔離層厚度的方法包括下述步驟設置具有在其中形成了導電材料的槽；在該導電材料上的槽的側壁上形成襯墊；在該導電材料和該側壁上淀積選擇性氧化物淀積層，該選擇性氧化物淀積層有選擇地生長，其在該導電材料上的生長率大于在該側壁的該襯墊上的生長率；以及在除了與該導電材料接觸的部分外除去該選擇性氧化物淀積層以便在槽內的該導電材料上形成隔離層。
在另一種方法中，該淀積選擇性氧化物淀積層的步驟包括利用化學汽相淀積來淀積該選擇性氧化物淀積層。該選擇性氧化物淀積層可包括臭氧激活的TEOS氧化物，該襯墊可包括氮化物。在該導電材料上的生長率最好比在該側壁的該襯墊上的生長率約大5倍。在該側壁上形成該襯墊的步驟可包括氮化物襯墊。選擇性氧化物淀積層的厚度最好在約10nm至約200nm之間。該導電材料最好包括多晶硅，并還可包括對在槽頂部隔離層下的多晶硅進行增密(dentify)的步驟。最好也包括從該槽的側壁除去該襯墊的步驟。
一種制造垂直晶體管的方法包括下述步驟設置具有在其中形成了槽的襯底，每一個槽具有在其中形成的存儲節點，該存儲節點具有填埋帶；在該填埋帶上的該槽的側壁上形成襯墊；在該填埋帶和該側壁上淀積選擇性氧化物淀積層，該選擇性氧化物淀積的淀積層有選擇地生長，其在該填埋帶上的生長率大于在該側壁的該襯墊上的生長率；在除了與該填埋帶接觸的部分外除去該選擇性氧化物淀積層以便形成槽頂部隔離層；從側壁除去襯墊；以及在槽內形成柵導體，以便在鄰近于該柵導體處形成溝道，用于在該柵導體的激活時提供在該填埋帶與導電線之間的電導。
在另一種方法中，可包括下述步驟橫向地刻蝕該襯底，從而形成進入襯底的凹槽，使該凹槽延伸超過該槽的側面，該凹槽與該槽連通。該橫向刻蝕的步驟還可包括利用干法刻蝕工藝的橫向刻蝕。該導電線可包括位線。該淀積選擇性氧化物淀積層的步驟包括利用化學汽相淀積來淀積該選擇性氧化物淀積層。該選擇性氧化物淀積的淀積層最好包括臭氧激活的TEOS氧化物，該襯墊最好包括氮化物。在該填埋帶上的生長率最好比在該側壁的該襯墊上的生長率約大5倍。在該側壁上形成該襯墊的步驟可包括氮化物襯墊。選擇性氧化物淀積層的厚度在該填埋帶上在約10hm至約100hm之間。該填埋帶包括多晶硅，并還可包括對在槽頂部隔離層下的多晶硅進行增密的步驟。也包括從該槽的側壁除去該襯墊的步驟。
也提供一種半導體存儲器，該半導體存儲器包括具有多個在其中形成的深槽的襯底，每一個深槽具有在其中形成的、用于對配置在該深槽內的存儲節點進行存取的填埋帶。通過有選擇地生長亞常壓化學汽相淀積材料來形成的隔離層，通過下述方式在該填埋帶上形成該亞常壓化學汽相淀積材料層，即、該亞常壓化學汽相淀積材料層在該填埋帶上的生長率比在該填埋帶上的槽的側壁上的生長率快。
在另一個實施例中，該隔離層最好包括臭氧激活的TE0S氧化物。該隔離層的厚度在約10nm至約200nm之間。最好包括一個存取晶體管，柵最好在具有與該隔離層接觸的該柵的至少一部分的槽內形成。該晶體管可包括在鄰近于該柵的襯底中形成的溝道，以便將該填埋帶導電性地連接到位線上。該襯底可包括凹陷部分，以便能增加在來自該填埋帶的外擴散與該溝道之間的重疊。
通過下述的與附圖相結合的說明性的實施例的詳細描述，本發明的這些和其它的目的、特征和優點將變得顯而易見。
將參照下述的附圖詳細地描述本發明的優選實施例，在這些附圖中
圖1是顯示出具有柱環(collar)和被充填材料充填的槽結構的半導體器件的一部分的剖面圖；圖2是圖1的按照本發明的具有在槽側壁上形成的襯墊、在該襯墊上淀積的亞常壓層和填埋帶的半導體器件的剖面圖；圖3是圖2的按照本發明的具有被回刻(etch back)以形成槽頂部隔離層的亞常壓淀積層的半導體器件的剖面圖；圖4是圖3的按照本發明的具有被實施淺槽隔離的半導體器件的剖面圖；圖5是圖4的按照本發明的顯示出在該槽的剩下的部分中形成的導電材料的半導體器件的剖面圖6是圖5的按照本發明的顯示出帶有在該槽內形成的柵疊層的垂直晶體管、位線接點和與該晶體管的擴散區連接的位線的半導體器件的剖面圖；圖7是圖3的按照本發明的在準備形成被提升的淺槽隔離的過程中具有在槽頂部隔離層上淀積的導電材料和柵氧化物的半導體器件的剖面圖；圖8是圖7的按照本發明的具有被刻蝕和被充填的位置以形成該被提升的淺槽隔離的半導體器件的剖面圖；圖9是圖8的按照本發明的具有淀積在該被提升的淺槽隔離材料上和該器件的頂部表面上的介質層和導電層的半導體器件的剖面圖；圖10是圖9的按照本發明的具有在該槽內和在該被提升的淺槽隔離上形成的柵結構的半導體器件的剖面圖；圖11是按照本發明的顯示出在襯底內對于在溝道與填埋帶之間的連接得到改善的垂直晶體管形成的凹槽的半導體器件的剖面圖；以及圖12-14是按照本發明實施的各種填埋位線結構的剖面圖。
本發明涉及半導體器件，更詳細地說，涉及通過使用選擇性的亞常壓化學汽相淀積來形成用于半導體存儲器的深槽頂部隔離層的方法。本發明提供一種用于在深槽內的存儲節點上形成槽頂部隔離層的經過改善的方法。本發明有利地采用亞常壓化學汽相淀積(SACVD)工藝在深槽內淀積氧化物，在該深槽處其側壁被氮化層所襯墊。該SACVD氧化物是由臭氧激活的TEOS工藝來形成的，該SACVD氧化物以下述的淀積速率有選擇地生長，即、在硅上的淀積速率比在氮化物上的淀積速率大5倍。該SACVD或選擇性的氧化物淀積工藝最好包括基于臭氧的、在約50至約760Torr之間的壓力并在O2/O3和TEOS的氣體環境下的亞常壓化學汽相淀積，其淀積溫度可在約300℃至約650℃之間。在硅與氮化物之間的淀積速率中的選擇率約為2至25∶1，優選為5至10∶1，也可對其它材料得到選擇率。這樣，能以更加可控制的方式來形成槽頂部隔離層，這一點以下將更詳細地敘述。
現在詳細地參照附圖，在所有的附圖中，相同的參照數字標志類似或相同的元件，現在從圖1開始，圖1示出半導體器件10的一部分。半導體器件10包括襯底12，襯底最好是硅襯底，但其它材料也可考慮，例如砷化鎵或在絕緣體上的硅(SOI)。利用對本專業的人員來說已知的工藝，通過墊底(pad)疊層16在襯底12中形成深槽14，該墊底疊層16最好包括墊底氧化層18和墊底氮化層20。墊底氧化層18最好利用熱氧化來形成，但也可使用淀積工藝。最好將墊底氮化層20淀積在墊底氧化層18上。在該槽14內形成柱環22，用于將槽14的一部分與襯底12隔離開。利用在槽14的側面和底部附近的薄的介質層(未示出)進一步將槽14的下部(未示出)與襯底12隔離開。
槽14用導電充填材料24來充填，該導電充填材料24最好是多晶硅或摻雜多晶硅，也可使用其它導電材料。充填材料24延伸到柱環22的頂部上，并與襯底12接觸。由此在槽14內留下凹槽26。填埋帶28包括頂部表面32，該頂部表面32在襯底12的頂部表面34之下的約10nm至600nm之間。
參照圖2，在墊底疊層16上和在凹槽26內淀積氮化物襯墊36。氮化物襯墊36最好是氮化硅，其厚度最好約為5nm。如圖2中所示，最好使用反應離子刻蝕或等效的工藝，從除了槽14的側壁之外的所有的表面除去氮化物襯墊36。淀積亞常壓化學汽相淀積(SACVD)層40。SACVD層40較為理想的是氧化物，更為理想的是富臭氧的TEOS層，這一點由Elbel等在“一種基于選擇性氧化物淀積的新的STI工藝” (IEEE 1998 Symposium on VLSI Technology Digest ofTechnical Papers，pp.208-209)中作了描述，在該文引入這里作為參考。SACVD層40在硅上的生長率比在氮化物上的生長率約大5倍是有利的，但也可使用其它的生長率，例如約大2倍到約大25倍。在SACVD層40的淀積期間內，SACVD層40有選擇地生長，它在充填材料24(最好是多晶硅)上的生長率比在槽14的側壁上的氮化物襯墊36上的生長率和在墊底氮化層20上的生長率快。在一個優選實施例中，SACVD層40在槽頂部42上的厚度約為500，在氮化物襯墊36上的部分41上的厚度約為100。有利的是，SACVD層40在墊底氮化層20和在槽14的側壁上的減少的厚度允許通過單一的刻蝕步驟從側壁和墊底疊層16的表面43除去SACVD層40，上述的刻蝕步驟也同時減薄SACVD層40以形成經過改善的槽頂部隔離層44(圖3)。
參照圖3，可對位于鄰近于槽頂部42的SACVD層40進行一個可選擇的增密工藝(圖2)。可通過穿過SACVD層40對頂部表面32進行氧化和/或氮化來進行該增密工藝。該增密工藝增強形成存儲節點的充填材料24與將在其后的工藝步驟中淀積在凹槽26內的柵導體之間的電隔離。進行濕法刻蝕工藝，例如HF刻蝕，從氮化物襯墊36除去SACVD層40。在一個實施例中，除去約100，以清除SACVD層40的側壁，槽頂部42(圖2)也被回刻(etch back)約100。該剩下的SACVD層40形成槽頂部隔離層44。由于槽頂部隔離層44通過淀積工藝來形成，故可很好地控制SACVD層40的厚度。通過其后的對SACVD層40的濕法回刻，通過消除如在現有技術中進行的常規的充填和凹陷工藝，來實現槽頂部隔離層44的得到很好控制的厚度。在一個優選實施例中，槽頂部隔離層44的厚度在約10nm至約100nm之間，更為理想的是，在約30nm至約40nm之間。
參照圖4-6，現在將描述本發明的用于淺槽隔離(STI)的方法。參照圖4，刻蝕器件100的各部分，以形成用于淺槽隔離材料的位置48。除去襯底12的一部分、填埋帶28、槽頂部隔離層44、柱環22、虛設多晶硅材料50和充填材料24以形成位置48。用介質材料51、最好是諸如二氧化硅的氧化物來充填位置48。對頂部表面52進行平面化，以制備用于進一步的工藝的表面52。
參照圖5，可對頂部表面52進行去釉(deglaze)，以從其上除去任何剩下的氧化物。對虛設多晶硅材料50開凹槽，以除去材料50。從槽14的側壁剝去氮化物襯墊36。最好通過濕法刻蝕工藝從襯底12剝去墊底疊層16。該剩下的結構包括得到控制的槽頂部隔離層44，現在便于進行犧牲氧化物淀積和離子注入，以便在器件100上形成各器件。在離子注入后，除去犧牲氧化層(未示出)。在淀積導電材料56之前，形成薄的柵氧化層58。導電材料56最好包括多晶硅或摻雜多晶硅，并如已示出的那樣淀積。如在現有技術中已知的那樣在柵導體62(見圖6)(槽14內的導電材料56)與襯底12之間形成柵氧化層58。
參照圖6，可在導電材料56上淀積例如諸如硅化鎢的硅化物的導電層57。通過以對于本專業的人員已知的方式形成的柵結構的介質材料60來隔離導電材料56和導電層57。介質材料60可包括氧化物或氮化物，最好是氮化硅。導電材料56和導電層57形成鄰近于襯底12的部分64的柵導體62。部分64對垂直晶體管69起到溝道63的作用。垂直晶體管69具有位線66作為源，具有存儲節點68作為漏。位線66連接到位線接點67，該位線接點67連接到擴散區65。如圖6中所示，通過槽頂部隔離層44將柵導體62與填埋帶28分離。填埋帶28包括摻雜劑，該摻雜劑進行外擴散以便通過溝道63將存儲節點68連接到擴散區65。如上所述，按照本發明可靠地將隔離層44形成為預定的厚度。雖然是對垂直晶體管結構來示出的，但很容易將所描述的方法擴展到其它晶體管和器件。
參照圖7，描述被提升的淺槽隔離(RSTI)的得到控制的隔離層的形成。在圖3的結構的進一步的工藝的期間內，從槽14的側壁剝去氮化物襯墊36。最好通過濕法或干法刻蝕工藝從襯底12剝去墊底疊層16。濕法刻蝕可包括使用熱磷酸的刻蝕，在此之后是短時間的HF刻蝕或HF甘油刻蝕。干法刻蝕可包括化學下流刻蝕或反應離子刻蝕。剩下的結構包括帶有可選擇的氧化層45的槽頂部隔離層44，現在便于進行犧牲氧化物淀積和離子注入，以形成垂直晶體管。在除去犧牲氧化層(未示出)之后，形成柵氧化層46，接著是進行導電材料48(柵導體的一部分)的淀積和介質層59(最好是氮化物)的淀積。導電材料48的淀積可充滿或不充滿槽的凹陷。刻蝕器件10的部分，以形成用于被提升的淺槽隔離材料55的隔離槽53，材料55最好包括如圖8中示出的氧化物。在圖9中，在剝去介質層59后，淀積導電材料57和介質材料60，形成為圖10中的柵結構，該結構對本專業的人員來說是已知的。雖然是對垂直晶體管結構來示出和描述的，但很容易將所描述的方法擴展到其它晶體管和器件。
參照圖11，有利的是，在不由于深結的形成而影響器件性能的情況下將晶體管溝道70進一步從槽14移動開以便增強與填埋帶外擴散的重疊。在虛設多晶硅除去步驟之后，如上所述那樣除去氮化物襯墊36。最好進行刻蝕工藝來除去襯底12的一部分，從而當形成溝道70時，溝道70進一步離開槽14，并更容易與填埋帶28外擴散區連接。最好通過諸如反應離子刻蝕或化學下流刻蝕對襯底12進行過刻蝕，以便形成凹槽72。其后，如通常那樣繼續進行工藝，以便如上所述那樣形成垂直晶體管。雖然在圖11中示出STI，但也可對RSTI進行該工藝。
參照圖12-14，可在許多應用領域中采用SACVD層140。SACVD層140可用于任何被摻雜的例如起到存儲節點的作用的填埋區，填埋位線或其它源/漏連接點，最好與垂直晶體管有關。在圖12-14中，在一個適當地被摻雜的多晶硅填埋位線142上形成SACVD層140。可實施各種不同的柵結構144來將位線142連接到源/漏區146。也可使用導電材料148(圖14)將位線142連接到擴散區150。用152表示介質區，用154表示襯底。
已描述了對于一種新穎的器件的優選實施例和用于形成半導體存儲器的深槽隔離層的方法(這些是說明性的而不是限定性的)，要注意的是，可由本專業的人員在以上所述的基礎上進行修正和變更。因而，應了解可在所揭示的本發明的特定的實施例中作出變更，而這些變更是在由后附的權利要求所概述的本發明的范圍和精神內的。在已采用專利法所需要的細節和特殊性敘述了本發明之后，在后附的權利要求書中提出被發明專利所保護的權利要求的內容。
權利要求
1.一種控制用于半導體器件的槽內的隔離層厚度的方法，其特征在于，包括下述步驟設置具有在其中形成了導電材料的槽；在該導電材料上的槽的側壁上形成襯墊；在該導電材料和該側壁上淀積選擇性氧化物淀積層，該選擇性氧化物淀積層有選擇地生長，其在該導電材料上的生長率大于在該側壁的該襯墊上的生長率；以及在除了與該導電材料接觸的部分外除去該選擇性氧化物淀積層以便在槽內的該導電材料上形成隔離層。
2.如權利要求1中所述的方法，其特征在于該淀積選擇性氧化物淀積層的步驟包括利用化學汽相淀積來淀積該選擇性氧化物淀積層。
3.如權利要求1中所述的方法，其特征在于該選擇性氧化物淀積層包括臭氧激活的TEOS氧化物。
4.如權利要求1中所述的方法，其特征在于在該導電材料上的生長率比在該側壁的該襯墊上的生長率約大5倍。
5.如權利要求1中所述的方法，其特征在于在該側壁上形成該襯墊的步驟包括氮化物襯墊。
6.如權利要求1中所述的方法，其特征在于選擇性氧化物淀積層的厚度在約10nm至約200nm之間。
7.如權利要求1中所述的方法，其特征在于該導電材料包括多晶硅，并且，該方法還包括對在隔離層下的多晶硅進行氧化的步驟。
8.如權利要求1中所述的方法，其特征在于還包括從該槽的側壁除去該襯墊的步驟。
9.一種制造垂直晶體管的方法，其特征在于，包括下述步驟設置具有在其中形成了槽的襯底，每一個槽具有在其中形成的存儲節點，該存儲節點具有填埋帶；在該填埋帶上的該槽的側壁上形成襯墊；在該填埋帶和該側壁上淀積選擇性氧化物淀積層，該選擇性氧化物淀積的淀積層有選擇地生長，其在該填埋帶上的生長率大于在該側壁的該襯墊上的生長率；在除了與該填埋帶接觸的部分外除去該選擇性氧化物淀積層以便形成槽頂部隔離層；以及在槽內形成柵導體，以便在鄰近于該柵導體處形成溝道，用于在該柵導體的激活時提供在該填埋帶與導電線之間的電導。
10.如權利要求9中所述的方法，其特征在于還包括下述步驟橫向地刻蝕該襯底，從而形成進入襯底的凹槽，使該凹槽延伸超過該槽的側面，該凹槽與該槽連通；以及沿該襯底內的凹槽設置溝道，以便在該柵導體的激活時提供在該填埋帶與該導電線之間的電導。
11.如權利要求10中所述的方法，其特征在于該橫向刻蝕的步驟還可包括利用干法刻蝕工藝的橫向刻蝕。
12.如權利要求9中所述的方法，其特征在于該導電線包括位線。
13.如權利要求9中所述的方法，其特征在于該淀積選擇性氧化物淀積層的步驟包括利用化學汽相淀積來淀積該選擇性氧化物淀積層。
14.如權利要求9中所述的方法，其特征在于該選擇性氧化物淀積層包括臭氧激活的TEOS氧化物。
15.如權利要求9中所述的方法，其特征在于在該填埋帶上的生長率比在該側壁的該襯墊上的生長率約大5倍。
16.如權利要求9中所述的方法，其特征在于在該側壁上形成該襯墊的步驟包括氮化物襯墊。
17.如權利要求9中所述的方法，其特征在于亞常壓層的厚度在該填埋帶上在約10nm至約200nm之間。
18.如權利要求9中所述的方法，其特征在于該填埋帶包括多晶硅，并且，該方法還包括對在槽頂部隔離層下的多晶硅進行增密的步驟。
19.如權利要求9中所述的方法，其特征在于還包括從該槽的側壁除去該襯墊的步驟。
20.一種半導體存儲器，其特征在于，包括具有多個在其中形成的深槽的襯底，每一個深槽具有在其中形成的、用于對配置在該深槽內的存儲節點進行存取的填埋帶；通過有選擇地生長亞常壓化學汽相淀積材料來形成的隔離層，通過下述方式在該填埋帶上形成該亞常壓化學汽相淀積材料層，即、該亞常壓化學汽相淀積材料層在該填埋帶上的生長率比在該填埋帶上的槽的側壁上的生長率快。
21.如權利要求20中所述的半導體存儲器，其特征在于該隔離層包括臭氧激活的TEOS氧化物。
22.如權利要求20中所述的半導體存儲器，其特征在于隔離層的厚度在約10nm至約200nm之間。
23.如權利要求20中所述的半導體存儲器，其特征在于還包括一個存取晶體管，該晶體管包括在槽內形成的柵和具有與該隔離層接觸的該柵的至少一部分，該晶體管具有在鄰近于該柵的襯底中形成的溝道，以便將該填埋帶導電性地連接到位線上。
24.如權利要求23中所述的半導體存儲器，其特征在于該襯底包括凹陷部分，該凹陷部分能增加在來自該填埋帶的外擴散與該溝道之間的重疊。
全文摘要
一種控制半導體器件的槽內的隔離層厚度的方法,包括下述步驟:設置形成了導電材料(24)的槽(14);在該導電材料上的槽的側壁上形成襯墊(36);在該導電材料和該側壁上淀積選擇性氧化物淀積層(40),該選擇性氧化物淀積層有選擇地生長,其在該導電材料(24)上的生長率大于在該側壁的該襯墊(36)和頂部表面(43)上的生長率;以及在除了與該導電材料(24)接觸的部分(42)外除去該選擇性氧化物淀積層以便在槽內的該導電材料上形成隔離層。
文檔編號H01L27/108GK1263358SQ0010198
公開日2000年8月16日 申請日期2000年2月1日 優先權日1999年2月1日
發明者U·格呂寧, J·伯恩特納, D·托本, G·李, O·斯平德勒, Z·加布里克 申請人:因芬尼昂技術北美公司