提高輸入時鐘占空比免疫力的電路及dram存儲器的制造方法
【技術領域】
[0001]本實用新型屬于半導體芯片設計領域，具體涉及提高輸入時鐘占空比免疫力的方法。
【背景技術】
[0002]計算機以及各種電子設備廣泛的應用于現代生活的各個方面，對半導體芯片需求越來越大。人們對速度要求越來越快，芯片時鐘就越來越小，系統提供的時鐘受到微小的干擾都會導致輸入時鐘占空比發生很到變化。而輸入時鐘占空比的變化極易導致芯片功能故障。本實用新型提出的一種設計方法可以極大的提高半導體芯片對輸入時鐘占空比的免疫力，提高芯片的可靠性。圖1常用半導體芯片時鐘路徑的基本架構，包括輸入時鐘接收器、時鐘開關電器、數字延遲鎖相環、控制電路和測試電路。
[0003]1、外部系統時鐘VCLK首先被輸入時鐘接受器接受產生內部時鐘clk_i;
[0004]2、內部時鐘CLK_i經過時鐘開關電器S產生各個功能模塊首位所需時鐘Clk_G;由于外部系統時鐘占空比會發生變化，且芯片內輸入時鐘接受器和時鐘開關電器S會讓占空比變化進一步加劇。從而導致片內各個功能模塊所需的時鐘不完整甚至丟失，使得芯片發生功能故障。
【發明內容】
[0005]為了解決現有的時鐘路徑存在時鐘丟失或控制電路功能異常的技術問題，本實用新型提供一種提尚輸入時鐘占空比免疫力的電路，本實用新型能夠極大的提尚對輸入時鐘占空比的免疫力。
[0006]本實用新型的技術解決方案:
[0007]提高輸入時鐘占空比免疫力的電路，其特殊之處在于:包括增加占空比電路、減小占空比電路以及判斷電路，
[0008]所述增加占空比電路用于對所需時鐘Clk_G進行占空比增加處理，得到增加占空比時鐘Clk_G+;
[0009]所述減小占空比電路用于對所需時鐘Clk_G進行占空比減小處理，得到減小占空比時鐘Clk_G_;
[0010]所述判斷電路用于判斷所需時鐘Clk_G、增加占空比時鐘Clk_G+、減小占空比時鐘Clk_G-是否有丟失，并根據判斷結果調節輸入時鐘接收器。
[0011]上述增加占空比電路包括調節驅動管，所述調節驅動管p/n比例大于Clk_G路徑上的p/n比例。
[0012]上述減小占空比電路包括調節驅動管，所述調節驅動管p/n比例小于Clk_G路徑上的p/n比例。
[0013]上述判斷電路包括三個時鐘計數器。
[0014]對占空比高免疫力的DRAM存儲器，包括輸入時鐘接收器、時鐘開關電器、數字延遲鎖相環、控制電路和測試電路，外部系統時鐘vclk經過輸入時鐘接受器產生內部時鐘clk_i;內部時鐘clk_i經過時鐘開關電器產生所需時鐘Clk_G;所需時鐘Clk_G*別進入數字延遲鎖相環、控制電路和測試電路。
[0015]上述增加占空比電路包括調節驅動管，所述調節驅動管p/n比例大于Clk_G路徑上的p/n比例。
[0016]上述減小占空比電路包括調節驅動管，所述調節驅動管p/n比例小于Clk_G路徑上的p/n比例。
[0017]上述判斷電路包括三個時鐘計數器。
[0018]提高輸入時鐘占空比免疫力的方法，其特殊之處在于:包括以下步驟:
[0019]I)對所需時鐘Clk_G進行占空比增加處理，得到增加占空比時鐘Clk_G_+;同時對對所需時鐘Clk_G進彳丁占空比減小處理，得到減小占空比時鐘Clk_G_ ；
[0020]2)判斷:
[0021]判斷所需時鐘Clk_G、增加占空比時鐘Clk_G+、減小占空比時鐘Clk_G-是否有丟失;
[0022]3)調節:
[0023]根據判斷結果調節輸入時鐘接收器。
[0024]上述步驟3)具體為:
[0025]若增加占空比時鐘Clk_G+和減小占空比時鐘Clk_G-均沒有丟失，則不調整輸入時鐘接收器；
[0026]若減小占空比時鐘Clk_G_存在丟失，則調整輸入時鐘接收器，使得輸入時鐘接收器產生的內部時鐘CLK_i的占空比增加；
[0027]若增加占空比時鐘Clk_G+存在丟失，則調整輸入時鐘接收器，使得輸入時鐘接收器產生的內部時鐘CLK_i的占空比減小。
[0028]本實用新型的所具有優點:
[0029]本實用新型通過加占空比電路、減小占空比電路以及判斷電路，根據判斷結果實現對輸入時鐘接收器進行調節，使得Clk_G獲得較好的占空比，從而提高芯片對輸入時鐘占空比的免疫力。
【附圖說明】
[0030]圖1為現有的DRAM存儲器的結構示意圖；
[0031]圖2為本實用新型的提高輸入時鐘占空比免疫力的電路示意圖；
[0032]圖3為本實用新型對占空比高免疫力的DRAM存儲器結構示意圖；
[0033]圖4為輸入時鐘占空比較好的情況示意圖；
[0034]圖5為輸入時鐘占空比較小的情況示意圖；
[0035]圖6為輸入時鐘占空比較大的情況示意圖。
【具體實施方式】
[0036]如圖2所示，提高輸入時鐘占空比免疫力的電路，包括增加占空比電路、減小占空比電路以及判斷電路，增加占空比電路用于對所需時鐘Clk_G進行占空比增加處理，得到增加占空比時鐘Clk_G+;減小占空比電路用于對所需時鐘Clk_G進行占空比減小處理，得到減小占空比時鐘Clk_G_;判斷電路用于判斷所需時鐘Clk_G、增加占空比時鐘Clk_G+、減小占空比時鐘Clk_G-是否有丟失，并根據判斷結果調節輸入時鐘接收器。
[0037]—般增加占空比電路包括調節驅動管，(可以簡單的通過調節驅動管p/n比例，P強η弱來實現)；減小占空比電路包括調節驅動管。可以簡單的通過調節驅動管p/n比例，P弱η強來實現)；判斷電路包括三個時鐘計數器。增加占空比電路(可以簡單的通過調節驅動管p/n比例，P強η弱來實現)；減小占空比電路(可以簡單的通過調節驅動管p/n比例，P弱η強來實現)；判斷電路(可以為簡單3個時鐘的計數器)。
[0038]當然現有很多種已知的電路能夠實現增加占空比電路、減小占空比電路以及判斷電路。
[0039]這種提高輸入時鐘占空比免疫力的電路可以應用與任何需要調節時鐘占空比的系統中。利用應用在DRAM存儲器中形成一種對占空比高免疫力的DRAM存儲器，如圖3所示，包括輸入時鐘接收器、時鐘開關電器、數字延遲鎖相環、控制電路、測試電路、增加占空比電路、減小占空比電路以及判斷電路。
[0040]外部系統時鐘VCLK經過輸入時鐘接受器產生內部時鐘CLK_i ;內部時鐘CLK_i經過時鐘開關電器產生所需時鐘Clk_G;所需時鐘Clk_G分別進入數字延遲鎖相環、控制電路和測試電路。
[0041 ] 具體工作原理為:
[0042]1、當外部時鐘占空比較好并且經過接收器和開關電路占比沒有被破壞，則增加或者減小占空比都不會使時鐘丟失，如圖4。經過判斷電路判斷不調整輸入時鐘接受器；
[0043]2、當外部時鐘占空較小或者接收器和開關電路使占空比變小，則經過減小占空比電路后Clk_G_就會丟失，如圖5。經過判斷電路則會調整輸入時鐘接受器，使得時鐘接收器輸入的時鐘占空比增加，使得Clk_G獲得較好的占空比，從而提高芯片對輸入時鐘占空比的免疫力；
[0044]3、當外部時鐘占空較大或者接收器和開關電路使占空比變大，則經過增加占空比電路后Clk_G+就會丟失，如圖6。經過判斷電路則會調整輸入時鐘接受器，使得時鐘接收器輸入的時鐘占空比減小，使得Clk_G獲得較好的占空比，從而提高芯片對輸入時鐘占空比的免疫力。
【主權項】
1.提高輸入時鐘占空比免疫力的電路，其特征在于:包括增加占空比電路、減小占空比電路以及判斷電路， 所述增加占空比電路用于對所需時鐘Clk_G進行占空比增加處理，得到增加占空比時鐘Clk_G+; 所述減小占空比電路用于對所需時鐘Clk_G進行占空比減小處理，得到減小占空比時鐘Clk_G-; 所述判斷電路用于判斷所需時鐘Clk_G、增加占空比時鐘Clk_G+、減小占空比時鐘Clk_G-是否有丟失，并根據判斷結果調節輸入時鐘接收器。2.根據權利要求1所述的提高輸入時鐘占空比免疫力的電路，其特征在于:所述增加占空比電路包括調節驅動管，所述調節驅動管p/n比例大于(:11^_6路徑上的p/n比例。3.根據權利要求2所述的提高輸入時鐘占空比免疫力的電路，其特征在于:所述減小占空比電路包括調節驅動管，所述調節驅動管p/n比例小于(:11^_6路徑上的p/n比例。4.根據權利要求1或2或3所述的提高輸入時鐘占空比免疫力的電路，其特征在于:所述判斷電路包括三個時鐘計數器。5.基于權利要求1-4之任一所述電路的對占空比高免疫力的DRAM存儲器，包括輸入時鐘接收器、時鐘開關電器、數字延遲鎖相環、控制電路和測試電路，外部系統時鐘vclk經過輸入時鐘接受器產生內部時鐘clk_i ;內部時鐘clk_i經過時鐘開關電器產生所需時鐘Clk_G;所需時鐘Clk_G分別進入數字延遲鎖相環、控制電路和測試電路。6.根據權利要求5所述的對占空比高免疫力的DRAM存儲器，其特征在于:所述增加占空比電路包括調節驅動管，所述調節驅動管p/n比例大于(:11^_6路徑上的p/n比例。7.根據權利要求6所述的對占空比高免疫力的DRAM存儲器，其特征在于:所述減小占空比電路包括調節驅動管，所述調節驅動管p/n比例小于(:11^_6路徑上的p/n比例。8.根據權利要求5或6或7所述的對占空比高免疫力的DRAM存儲器，其特征在于:所述判斷電路包括三個時鐘計數器。
【專利摘要】本實用新型涉及提高輸入時鐘占空比免疫力的電路及DRAM存儲器，包括增加占空比電路、減小占空比電路以及判斷電路，增加占空比電路用于對所需時鐘Clk_G進行占空比增加處理，得到增加占空比時鐘Clk_G+；所述減小占空比電路用于對所需時鐘Clk_G進行占空比減小處理，得到減小占空比時鐘Clk_G-；判斷電路用于判斷所需時鐘Clk_G、增加占空比時鐘Clk_G+、減小占空比時鐘Clk_G-是否有丟失，并根據判斷結果調節輸入時鐘接收器。本實用新型解決了現有的時鐘路徑存在時鐘丟失或控制電路功能異常的技術問題，本實用新型能夠極大的提高對輸入時鐘占空比的免疫力。
【IPC分類】H03K3/017, G11C11/4063
【公開號】CN205177407
【申請號】CN201520911615
【發明人】亞歷山大
【申請人】西安紫光國芯半導體有限公司
【公開日】2016年4月20日
【申請日】2015年11月16日