一種譯碼電路的制作方法
【技術領域】
[0001]本實用新型涉及集成電路領域，具體地，涉及一種譯碼電路。
【背景技術】
[0002]在采用現有的譯碼電路對NOR(或非)閃存存儲單元進行讀取操作時，經常會因為選中位線旁邊的位線對選中位線的干擾而導致存儲信息讀取錯誤。因此，有必要設計一種新的譯碼技術來減小讀取操作時選中位線旁邊的位線對選中位線的干擾，并進一步減小讀錯的風險。
【實用新型內容】
[0003]本實用新型的目的是提供一種譯碼電路，該譯碼電路能夠減小讀取操作時選中位線旁邊的位線對選中位線的干擾，并進一步減小讀錯的風險。
[0004]為了實現上述目的，本實用新型提供一種譯碼電路，該譯碼電路包括N行選通管，第I行選通管中的所有選通管的輸入端均連接在一起以接收輸入信號，第i行選通管中的每個選通管的輸出端分別與第i+Ι行選通管中的多個選通管的輸入端連接，第N行選通管中的每個選通管的輸出端用于輸出輸出信號，第N-1行選通管中的每個選通管的輸出端還與各自的邏輯低電平提供管的輸出端連接，所有所述邏輯低電平提供管的輸入端均接地，第N-1行選通管中的第j個選通管所連接的第N行選通管中的選通管與第N-1行選通管中的第j+Ι個選通管所連接的第N行選通管中的選通管彼此交叉布置，以及所述N行選通管中的每個選通管的控制端和所有所述邏輯低電平提供管的控制端用于接收控制其導通和截止的控制信號，其中i = 1，…，N，j為奇數且小于M，M為第N-1行選通管中的選通管數目。
[0005]優選地，第N-1行選通管中的每個選通管的控制端與其各自的邏輯低電平提供管的控制端之間連接有反相器。
[0006]優選地，每行選通管中的選通管數目為2的正整數倍。
[0007]優選地，第i行選通管中的每個選通管的輸出端所連接的第i+Ι行中的多個選通管的數目是2的正整數倍。
[0008]優選地，所述N行選通管中的每個選通管和所有所述邏輯低電平提供管都為N型MOS 管。
[0009]當采用上述譯碼電路對NOR閃存存儲單元或其他類型的存儲單元進行讀取或驗證操作時，第I至N-1行選通管中每行只有一個選通管被選通，且與第N-1行選通管中被選通的選通管的輸出端連接的邏輯低電平提供管截止而其他邏輯低電平提供管導通，使得第N行選通管中被選通的選通管旁邊的全局位線(Global Bitline, GBL)和局部位線(LocalBitline, LBL)的電位均為0，這樣就避免了旁邊的GBL和LBL對第N行選通管中被選通的選通管的位線的影響，進而減小了讀錯的風險。
[0010]本實用新型的其它特征和優點將在隨后的【具體實施方式】部分予以詳細說明。
【附圖說明】
[0011]附圖是用來提供對本實用新型的進一步理解，并且構成說明書的一部分，與下面的【具體實施方式】一起用于解釋本實用新型，但并不構成對本實用新型的限制。在附圖中:
[0012]圖1是根據本實用新型一種實施方式的譯碼電路的示例性電路圖；以及
[0013]圖2是根據本實用新型一種實施方式的譯碼電路的另一示例性電路圖。
【具體實施方式】
[0014]以下結合附圖對本實用新型的【具體實施方式】進行詳細說明。應當理解的是，此處所描述的【具體實施方式】僅用于說明和解釋本實用新型，并不用于限制本實用新型。
[0015]在根據本實用新型一種實施方式的譯碼電路中，該譯碼電路包括N行選通管，第I行選通管中的所有選通管的輸入端均連接在一起以接收輸入信號，第i行選通管中的每個選通管的輸出端分別與第i+Ι行選通管中的多個選通管的輸入端連接，第N行選通管中的每個選通管的輸出端用于輸出輸出信號，第N-1行選通管中的每個選通管的輸出端還與各自的邏輯低電平提供管的輸出端連接，所有所述邏輯低電平提供管的輸入端均接地，第N-1行選通管中的第j個選通管所連接的第N行選通管中的選通管與第N-1行選通管中的第j+Ι個選通管所連接的第N行選通管中的選通管彼此交叉布置，以及所述N行選通管中的每個選通管的控制端和所有所述邏輯低電平提供管的控制端用于接收控制其導通和截止的控制信號，其中i = 1，…，N，j為奇數且小于M，M為第N-1行選通管中的選通管數目。
[0016]以下結合附圖1的示例性電路圖對根據本發明的譯碼電路進行描述說明。如圖1所示，該示例性譯碼電路包括3行選通管，第I行選通管中包括4個選通管即YD2〈0>至YD2<3> ;第I行選通管中的每個選通管的輸出端分別與第2行選通管中的8個選通管即YD1A〈0>至YD1A〈3>和YD1B〈0>至YD1B〈3>的輸入端連接，這樣第2行選通管中總共具有32個選通管；第2行選通管中的每個選通管的輸出端分別與第3行選通管中的4個選通管的輸入端連接，即例如第2行選通管中的最上端的YD1A〈0>的輸出端與第3行選通管中的最上端的YD0A〈0>至YD0A〈3>的輸入端連接、第2行選通管中的最上端的YD1B〈0>的輸出端與第3行選通管中的最上端的YD0B〈0>至YD0B〈3>的輸入端連接等等，這樣第3行選通管中總共具有128個選通管，而且YD0A〈0>至YD0A〈3>與YD0B〈0>至YD0B〈3>如圖所示那樣交叉布置；在第2行選通管的輸出端處還連接一個邏輯低電平提供管，例如在節點GBL〈0>處連接邏輯低電平提供管YDlAb〈0>、在節點GBL〈1>處連接邏輯低電平提供管YDlBb〈0>等等，所有邏輯低電平提供管的輸入端都接地。
[0017]當圖1所示的示例性譯碼電路執行讀取或驗證操作時，對于第I行選通管，若選通YD2〈0>，則其控制端的電壓為高壓或者VCC(即其控制端的電壓為邏輯高電平)，選通管YD2<3:1>的控制端電壓為邏輯低電平；對于第2行選通管，若選通與YD2〈0>連接的選通管YD1A〈0>，則該選通管YD1A〈0>的控制端的電壓為高壓或者VCC (即邏輯高電平)，其余的選通管YD1A〈3:1>和YD1B〈3:0>的控制端的電壓為邏輯低電平，同時與該選通管YD1A〈0>連接的邏輯低電平提供管YDlAb〈0>的控制端的電壓為邏輯低電平，其余邏輯低電平提供管YDlAb<3: 1>和YDlBb〈3: 0>的控制端的電壓為高壓或VCC (即邏輯高電平);對于第3行選通管，若選通與前述被選通的選通管YD1A〈0>連接的選通管YD0A〈0>，則該選通管YD0A〈0>的控制端的電壓為高壓或者VCC (即邏輯高電平)，而也與前述被選通的選通管YD1A〈0>連接的選通管YD0A〈3:1>的控制端的電壓則為邏輯低電平，與被選通的選通管YD1A〈0>旁邊的選通管YD1B〈0>連接的選通管YD0B〈3:0>的控制端的電壓為高壓或VCC (即邏輯高電平)。這樣，被選通的選通管YD0A〈0>的GBL和LBL旁邊的GBL和LBL的電位都為O，因此能夠避免旁邊的GBL和LBL對被選通的選通管的位線的影響，進而能夠減少讀錯的風險。
[0018]圖1所示的示例性譯碼電路的一種示例性譯碼方式可以是:(I)當A〈7> = O時，A<6:5> 譯碼出 YD0A<3:0> ；(2)當 A<7> = I 時，A<6:5> 譯碼出 YD0B<3:0> ； (3)當 A<7> =O 時，A〈4:3> 譯碼出 YD1A〈3:0> ； (4)當 A〈7> = I 時，A〈4:3> 譯碼出 YD1B〈3:0> ；(5)A<2:1>譯碼出YD2〈3:0> ;等等。當然，圖1所示的示例性譯碼電路還可以具有本領域技術人員熟知的其他譯碼方式，此處不再一一列舉。
[0019]優選地，第N-1行選通管中的每個選通管的控制端與其各自的邏輯低電平提供管的控制端之間連接有反相器，從而使得其控制端的電平邏輯相反。圖2給出了相應的示例性電路圖。
[0020]優選地，每行選通管中的選通管數目為2的正整數倍。
[0021]優選地，第i行選通管中的每個選通管的輸出端所連接的第i+Ι行中的多個選通管的數目是2的正整數倍。
[0022]優選地，所述N行選通管中的每個選通管和所有所述邏輯低電平提供管都為N型MOS管。當然，為P型MOS管也是可行的。
[0023]以上結合附圖詳細描述了本實用新型的優選實施方式，但是，本實用新型并不限于上述實施方式中的具體細節，在本實用新型的技術構思范圍內，可以對本實用新型的技術方案進行多種簡單變型，這些簡單變型均屬于本實用新型的保護范圍。
[0024]此外，本實用新型的各種不同的實施方式之間也可以進行任意組合，只要其不違背本實用新型的思想，其同樣應當視為本實用新型所公開的內容。
【主權項】
1.一種譯碼電路，該譯碼電路包括N行選通管，第I行選通管中的所有選通管的輸入端均連接在一起以接收輸入信號，第i行選通管中的每個選通管的輸出端分別與第i+Ι行選通管中的多個選通管的輸入端連接，第N行選通管中的每個選通管的輸出端用于輸出輸出信號，第N-1行選通管中的每個選通管的輸出端還與各自的邏輯低電平提供管的輸出端連接，所有所述邏輯低電平提供管的輸入端均接地，第N-1行選通管中的第j個選通管所連接的第N行選通管中的選通管與第N-1行選通管中的第j+Ι個選通管所連接的第N行選通管中的選通管彼此交叉布置，以及所述N行選通管中的每個選通管的控制端和所有所述邏輯低電平提供管的控制端用于接收控制其導通和截止的控制信號，其中i = 1，…，N，j為奇數且小于M，M為第N-1行選通管中的選通管數目。2.根據權利要求1所述的譯碼電路，其特征在于，第N-1行選通管中的每個選通管的控制端與其各自的邏輯低電平提供管的控制端之間連接有反相器。3.根據權利要求1所述的譯碼電路，其特征在于，每行選通管中的選通管數目為2的正整數倍。4.根據權利要求3所述的譯碼電路，其特征在于，第i行選通管中的每個選通管的輸出端所連接的第i+Ι行中的多個選通管的數目是2的正整數倍。5.根據權利要求1所述的譯碼電路，其特征在于，所述N行選通管中的每個選通管和所有所述邏輯低電平提供管都為N型MOS管。
【專利摘要】本實用新型涉及集成電路領域，公開了一種譯碼電路，其包括N行選通管，第1行中的所有選通管的輸入端連接在一起以接收輸入信號，第i行中的每個選通管的輸出端分別與第i+1行中的多個選通管的輸入端連接，第N行中的每個選通管的輸出端輸出輸出信號，第N-1行中的每個選通管的輸出端還與各自的邏輯低電平提供管的輸出端連接，所有邏輯低電平提供管的輸入端均接地，第N-1行中的第j個選通管所連接的第N行中的選通管與第N-1行中的第j+1個選通管所連接的第N行中的選通管彼此交叉布置，所有選通管和邏輯低電平提供管的控制端接收控制其導通和截止的控制信號，i＝1，…，N，j為奇數且小于M，M為第N-1行中的選通管數目。該譯碼電路能夠減小選中位線旁邊的位線對選中位線的干擾。
【IPC分類】G11C16/26
【公開號】CN204926798
【申請號】CN201520429778
【發明人】陳繼興, 陶勝
【申請人】四川省豆萁科技股份有限公司
【公開日】2015年12月30日
【申請日】2015年6月19日