一種新型NOR Flash譯碼電路的制作方法
【技術領域】
[0001] 本實用新型涉及電路技術領域，尤其涉及一種新型NORFlash譯碼電路。
【背景技術】
[0002] NORFlash和NANDFlash是現在市場上兩種主要的非易失閃存技術，NORFlash 的特點是芯片內執行（XIP，executeInPlace)，這樣應用程序可以直接在Flash閃存內運 行，不必再把代碼讀到系統RAM中，因此穩定性和傳輸效率很高，這很適合用于嵌入式系統 作為NORFLASHROM。目前，NORFLASH已在S0C芯片中廣泛應用。
[0003] 所有的存儲器（或I/O接口）都以地址來相互區分，根據訪問存儲器（或訪問1/ 〇接口）指令中的地址信息，其地址譯碼電路產生相應的地址選中信號，以選中所需的存儲 器（或I/O接口）。
[0004] 現有NORFlash的譯碼電路采用的是NM0S和PM0S混合譯碼的方式，采用此方式 所設計的譯碼電路由于需要分別引入N阱和P阱，因此所占的面積較大，不利于NORFlash 存儲密度的提高，譯碼電路在NORflash中，負責把不同工作狀態下的電壓傳輸給cell，分 Y方向（傳輸給cell的drain)和X方向（傳輸給cell的wordline)兩個方向的譯碼，其 中的X方向既要傳輸正電壓又要傳輸負電壓，使得電路會很復雜，占用很大的面積，因此也 就增加了單位存儲量的成本，此外現有NORFlash譯碼電路的讀寫速度較慢也是亟待解決 的問題。 【實用新型內容】
[0005] 本實用新型目的在于提供一種新的NORFlash譯碼電路，來減小譯碼電路的面積 并增加讀寫速度。
[0006] 具體技術方案如下：
[0007] 本實用新型提供一種新型NORFlash譯碼電路，所述電路由NM0S管陣列組成：
[0008] 第一橫排NM0S管的源極接不同的PS引線，柵極接相同的PG引線，漏極與第二橫 排匪0S管的源極相連，并分別引出字線WL，其中PS表示wordline所需的正壓信號，一個 bank共用；PG表不傳輸正壓PS的信號，一個sector共用。
[0009] 第二橫排NM0S管的源極與第一橫排NM0S管的漏極相連，柵極接相同的NG，漏極與 位于第三橫排的NM0S管的源極相連，其中NG表示傳輸零或者負壓的信號，一個sector共 用。
[0010] 第三橫排只包含一個NM0S管，其源極與第二橫排的NM0S管的漏極相連，柵極接片 選信號CHIPG，漏極接PG。
[0011] 進一步地，NM0S管陣列共包括2N+1(N彡1)個NM0S管，其中第一橫排NM0S管和 第二橫排NM0S管的數量一樣，都為N(N多1)個，第三橫排NM0S管數量為1個，NM0S的個 數會根據結構的不同。
[0012] 進一步地，第三橫排NM0S管的寬長比大于第二橫排NM0S管的寬長比，第二橫排 NMOS管的寬長比大于第一橫排NMOS管的寬長比。NMOS管的寬長比越大，電流增大，這樣電 路的讀取速度會加快。
[0013] 進一步地，當執行寫操作時，PG引線端加5V至15V的電壓，NG端接0V電壓，CHIPG 端接電源電壓，PS引線端可選擇接4V至12V的電壓或者接0V電壓；
[0014] 當執行擦除操作時，PS引線端均接0V電壓，NG端接0V電壓，PG引線端可選擇 接-5V至-12V的電壓或者接0V電壓。
[0015] 進一步地，當執行寫操作時，對于選中的sector，PG引線端加5V至15V電壓，NG 端接0V電壓，CHIPG端接電源電壓，選中的PS引線端加4V至12V電壓，未選中的PS端接 0V電壓；
[0016] 對于與選中的所述sector同一個bank的未選中sector，PG引線端加0V電壓，NG 端接電源電壓，CHIPG端接電源電壓，選中的PS引線端加4V至12V電壓，未選中的PS端接 0V電壓；
[0017] 對于與選中的所述sector不同bank的未選中sector，PG引線端加0V電壓，NG 端接電源電壓，CHIPG端接電源電壓，PS端接0V電壓。
[0018] 當執行擦除操作時，PS引線端均接0V電壓，NG端接0V電壓，PG引線端對于選中 的接-5V至-12V電壓，沒有選中的接0V電壓；CHIPG端對于選中的bank接0V電壓，未選 中的sector接-5V至-12V電壓。
[0019] 與現有技術相比，采用本實用新型提供的技術方案具有如下優點：通過只采用 NMOS譯碼的方式，避免了引入PM0S所需的N講，減小了電路面積，同時通過組合不同尺寸的 NMOS管提高了電路的讀取速度。
【附圖說明】
[0020] 圖1為根據本實用新型的實施例的一種新型NORFlash譯碼電路的示意圖。
【具體實施方式】
[0021] 下面詳細描述本實用新型的實施例。
[0022] 所述實施例的示例在附圖中示出，其中自始至終相同或類似的標號表示相同或類 似的元件或具有相同或類似功能的元件。下面通過參考附圖描述的實施例是示例性的，僅 用于解釋本實用新型，而不能解釋為對本實用新型的限制。下文的公開提供了許多不同的 實施例或例子用來實現本實用新型的不同結構。為了簡化本實用新型的公開，下文中對特 定例子的部件和設置進行描述。當然，它們僅僅為示例，并且目的不在于限制本實用新型。 此外，本實用新型可以在不同例子中重復參考數字和/或字母。這種重復是為了簡化和清 楚的目的，其本身不指示所討論各種實施例和/或設置之間的關系。此外，本實用新型提供 了的各種特定的電路和器件的例子，但是本領域普通技術人員可以意識到其他電路的可應 用于性和/或其他器件的使用。
[0023] 本實用新型提供了一種NORFlash譯碼電路。下面，將結合圖1通過本實用新型 的一個實施例對此電路進行具體描述。如圖1所示，本實用新型所提供的NORFlash譯碼 電路包括以下部分：
[0024] 本實用新型所述NORFlash譯碼電路包括：
[0025] 如圖1，第一橫排NMOS管的源極接不同的PS引線，柵極接相同的PG引線，漏極與 第二橫排NM0S管的源極相連，并分別引出字線WL;
[0026] 第二橫排NM0S管的源極與第一橫排NM0S管的漏極相連，柵極接相同的NG，漏極 與位于第三橫排的NM0S管的源極相連；
[0027] 第三橫排只包含一個NM0S管，其源極與第二橫排的NM0S管的漏極相連，柵極接片 選信號CHIPG，漏極接PG。
[0028] 其中NM0S管陣列共包括33個NM0S管，其中第一橫排NM0S管和第二橫排NM0S管 分別包括16個NM0S管，第三橫排NM0S管數量為1個；另外NM0S的個數會根據結構的不 同，也可以第一橫排和第二橫排為8個，第三橫排的一個。
[0029] 同時，第三橫排NM0S管的寬長比大于第二橫排NM0S管的寬長比，第二橫排NM0S 管的寬長比大于第一橫排NM0S管的寬長比。
[0030] 當執行寫操作時，對于選中的sector，PG引線端加11V電壓，NG端接0V，CHIPG 端接電源電壓VCC，選中的PS引線端加8V電壓，未選中的PS端接0V電壓；對于與選中的 sector同一個bank的沒有選中的sector，PG引線端加0V電壓，NG端接電源電壓VCC， CHIPG端接電源電壓VCC，選中的PS引線端加8V電壓，未選中的PS端接0V;對于與選中的 sector不同一個bank的沒有選中的sector，PG引線端加0V電壓，NG端接電源電壓VCC， CHIPG端接電源電壓VCC，PS端接0V電壓。
[0031] 當執行擦除操作時，PS引線端均接0V電壓，NG端接0V電壓，PG引線端對于選中 的接-9V電壓，沒有選中的接0V電壓。CHIPG選中的bank接0V電壓，沒有選中的sector 接-9V電壓。
[0032] 如下為M0S管電流的計算公式，其中ID是M0S管的電流，Un是電子的迀移率，CM 是氧化層厚度，W/L是器件的寬長比，是M0S器件的柵源極電壓差，VTH是M0S器件的閾 值電壓，Un、乙和VTI^為工藝常數。
【主權項】
1. 一種新型NOR Flash譯碼電路，所述電路由NMOS管陣列組成，其特征在于： 第一橫排NMOS管的源極接不同的PS引線，柵極接相同的PG引線，漏極與第二橫排 NMOS管的源極相連，并分別引出字線WL ; 第二橫排NMOS管的源極與第一橫排NMOS管的漏極相連，柵極接相同的NG，漏極與位于 第三橫排的NMOS管的源極相連； 第三橫排只包含一個NMOS管，其源極與第二橫排的NMOS管的漏極相連，柵極接片選信 號CHIPG，漏極接PG。
2. 根據權利要求1所述的電路，其特征在于，所述NMOS管陣列共包括2N+1個NMOS管， 其中所述第一橫排NMOS管和所述第二橫排NMOS管的數量一樣，都為N個，第三橫排NMOS 管數量為1個，所述N彡1。
3. 根據權利要求1所述的電路，其特征在于，所述第三橫排NMOS管的寬長比大于所述 第二橫排NMOS管的寬長比，所述第二橫排NMOS管的寬長比大于所述第一橫排NMOS管的寬 長比。
4. 根據權利要求1所述的電路，其特征在于，當執行寫操作時，所述PG引線端加5V至 15V的電壓，所述NG端接OV電壓，所述CHIPG端接電源電壓，所述PS引線端可選擇接4V至 12V的電壓或者接OV電壓； 當執行擦除操作時，所述PS引線端均接OV電壓，所述NG端接OV電壓，所述PG引線端 可選擇接-5V至-12V的電壓或者接OV電壓。
5. 根據權利要求1所述的電路，其特征在于，當執行寫操作時，對于選中的sector，PG 引線端加5V至15V電壓，NG端接OV電壓，CHIPG端接電源電壓，選中的PS引線端加4V至 12V電壓，未選中的PS端接OV電壓； 對于與選中的所述sector同一個bank的未選中sector，PG引線端加OV電壓，NG端 接電源電壓，CHIPG端接電源電壓，選中的PS引線端加4V至12V電壓，未選中的PS端接OV 電壓； 對于與選中的所述sector不同bank的未選中sector，PG引線端加OV電壓，NG端接 電源電壓，CHIPG端接電源電壓，PS端接OV電壓； 當執行擦除操作時，PS引線端均接OV電壓，NG端接OV電壓，PG引線端對于選中的 接-5V至-12V電壓，沒有選中的接OV電壓；CHIPG端對于選中的bank接OV電壓，未選中 的sector接-5V至-12V電壓。
【專利摘要】本實用新型提供了一種新型NOR Flash譯碼電路，所述電路由NMOS管陣列組成，其特征為：第一橫排NMOS管的源極接不同的PS引線，柵極接相同的PG引線，漏極與第二橫排NMOS管的源極相連，并分別引出字線WL；第二橫排NMOS管的源極與第一橫排NMOS管的漏極相連，柵極接相同的NG，漏極與位于第三橫排的NMOS管的源極相連；第三橫排只包含一個NMOS管，其源極與第二橫排的NMOS管的漏極相連，柵極接片選信號CHIPG，漏極接PG，通過只采用NMOS譯碼的方式，避免了引入PMOS所需的N阱，減小了電路面積，同時通過組合不同尺寸的NMOS管提高了電路的讀取速度。
【IPC分類】G11C16-08
【公開號】CN204516363
【申請號】CN201420836401
【發明人】吳興隆
【申請人】武漢云雅科技有限公司
【公開日】2015年7月29日
【申請日】2014年12月25日