六晶體管sram半導體結構及制造方法

六晶體管sram半導體結構及制造方法
【專利摘要】說明了用于SRAM集成電路的基于晶閘管的兩晶體管存儲器單元連同制造它的過程。存儲器單元可以在MOS與雙極型選擇晶體管的不同組合中或者在沒有選擇晶體管的情況下實施，晶閘管在具有淺槽隔離的半導體襯底中。標準CMOS工藝技術可以用于制造該SRAM。
【專利說明】
六晶體管SRAM半導體結構及制造方法[0001 ]相關申請的交叉參考[0002]本專利申請是于201 5年1月27日提交的題為“Two-Transi stor SRAM Semiconductor Structures and Method of Fabricat1n” 的美國專利申請N0.14/607， 025的繼續申請；它是2015年1月6日提交的題為“Cross-Coupled Thyristor SRAM Semiconductor Structures and Methods of Operat1n”的美國專利申請N0.14/590,852 的繼續申請。其涉及同一日期提交的題為“Six-Transistor SRAM Circuit and Methods of Operat1n”的美國專利申請No ? 14/740，186，它們每一個都要求于2014年9月25日提交 的美國臨時專利申請N0.62/055,582的優先權，其連同本申請中引用的全部其他參考文獻 一起并入本文中。
技術領域
[0003]本發明涉及具有存儲器功能的集成電路器件，具體而言，涉及靜態隨機存取存儲器(SRAM)器件。【背景技術】
[0004]從1950年代末發明集成電路以來，電路設計一直在不斷發展，特別是對于集成器件，與開發半導體技術是一致的。早期的技術是雙極技術，與后來的集成電路技術相比，其占用了半導體襯底表面上的大量空間，并需要大量的電流而由此產生高功耗。稍后的場效應技術，特別是M0S(金屬氧化物半導體)技術，使用晶體管，與它們的雙極型對手相比小得多，具有較低電流，因而具有低功耗。CMOS(互補M0S)技術更進一步降低了集成電路中的電流和功耗。目前幾乎所有大規模集成電路已經轉向了互補金屬氧化物半導體(CMOS)技術。
[0005]用于半導體存儲器的雙極技術已經研究多年了。但這項研究通常集中在單個存儲器單元，并已在得到存儲器單元可以是陣列的一部分的結論后停止。雙極存儲器單元陣列的進一步研究和開發已受阻于CMOS存儲器單元比任何雙極存儲器單元占用空間少和消耗更少的功率，且任何雙極存儲器單元陣列都一定不如CMOS陣列的長期信念。近年來的進展依賴于半導體加工技術的不斷尺寸收縮，從而為了更大的電路密度和更高的運行速度而縮小了存儲器單元的尺寸。
[0006]以CMOS技術實施的一個集成電路是SRAM，在其存儲器單元中采用雙穩態鎖存電路的電路，只要將電源施加到單元，就能夠使SRAM存儲器單元保持在邏輯“1”或邏輯“0”狀態。 兩個交叉耦合的反相器已使用了幾十年，其中的每一個都包括有源晶體管和互補負載晶體管，及兩個選擇晶體管，形成六晶體管CMOS SRAM單元。當前使用的許多集成電路需要結合 CMOS邏輯電路和芯片上的高性能存儲器。現代高性能處理器和片上系統(SoC)應用程序需要更多的片上存儲器，以滿足性能和吞吐量的要求。例如，一個集成電路可以包括在芯片上作為緩存的32MB的CMOS SRAM。由于0.9伏的VDD和每存儲器單元25毫微安的漏電流，這樣的電路僅存儲器陣列就消耗7安培，還不考慮芯片的邏輯部分的功率消耗。此外，由于這種電路的大小借助用于制造電路的工藝技術的不斷縮小而收縮，存儲器單元的穩定性和功耗已經成為工藝成本和電路復雜度的限制因素之一，使得這些芯片的設計者不愿意使用最新的工藝技術。
[0007]這種設備中的CMOS SRAM通常具有200皮秒數量級的存取時間，標準偏差為30皮秒。因而為了獲得6-〇西格瑪可靠性，6x 30皮秒的額外容限是必要的，導致了允許380皮秒來訪問存儲器單元的要求。在此類器件中使用更快的雙極技術通常受限于SRAM存儲器中的驅動電路，即使使用時，也使用更為復雜的雙極CMOS(BiCMOS)制造工藝，需要額外的熱循環，使M0S器件的制造更加困難和昂貴。
[0008]但隨著半導體工藝縮小到納米級的一代，相比于同等大小雙極晶體管電流，通過 M0S晶體管的漏電流和有功電流特別容易受到很大的變化。預測表明，由于增大的封裝密度和電流的統計偏差，未來CMOS SRAM器件的操作存在問題。希望找到可替換的方法。
[0009]本發明提供了一種SRAM存儲器單元，其基于晶閘管，它是一種形式的雙極技術，往往由兩個耦合的雙極型晶體管來代表。存儲器單元非常適于許多變化，由此產生的SRAM集成電路可以設計用于高速運行，或者如果需要更少功率的低速運行，或者甚至更高的集成， 如果需要緊湊封裝的SRAM集成電路。此外，SRAM存儲器單元可以借助傳統CMOS技術制造，避免了新技術的開發成本。
【發明內容】

[0010]在具有至少一個邏輯電路的集成電路中，邏輯電路運行在邏輯電路電壓范圍內且連接到由多對互補位線和字線互連的排列在襯底上的陣列中的多個存儲器單元，本發明提供了每一個存儲器單元，包括一對交叉耦合的晶閘管;一對雙極型晶體管，每一個雙極型晶體管分別具有連接到字線的基極區，連接到一個晶閘管的發射極區和連接到互補位線對中的一個的集電極區；及容納交叉耦合晶閘管對的電隔離桶，所述桶在襯底中且電偏置，以使得在邏輯電路電壓范圍內的字線上的電壓開和關雙極型晶體管對，以將交叉耦合晶閘管與互補位線對連接和斷開。
[0011]形成一對交叉耦合雙極型晶體管以構成上述的晶閘管的過程包括步驟，形成絕緣材料的環形區域，延伸到第一導電類型的半導體襯底的上表面中，以在襯底上限定桶，及引入相反導電類型的摻雜劑以在桶的底部形成埋層。然后將第一導電類型摻雜劑注入到所述桶內，形成延伸到埋層的深阱區。接下來注入相反導電型摻雜劑以形成淺阱。然后在集成電路上的其他位置用于形成場效應晶體管的柵極的同一過程中，在桶上形成兩個柵極且用作掩膜以將摻雜劑注入到桶中，形成用于交叉耦合雙極型晶體管對的發射極和集電極。最后， 將電連接提供給每一對交叉耦合雙極型晶體管，但不提供給柵極電極。
[0012]所得到的半導體結構提供了第一類型和相反類型雙極型晶體管的交叉耦合對，其中，環形絕緣區域延伸到襯底中以包圍襯底的上表面的第一部分，與第一導電類型相反導電類型的埋層布置在上表面的第一部分下的襯底中。第一導電類型的連接區延伸到埋層以將電連接提供給它。在桶內部，相反導電類型的淺阱區在上表面比第一部分小的第二部分中從上表面延伸到襯底中。第一導電類型的基極觸點在上表面的第一部分外延伸到桶中。 在淺阱區上提供虛擬場效應晶體管柵極，以實現與柵極相鄰的發射極區和集電極區的自對準注入。在該結構中，埋層提供第一類型雙極型晶體管的發射極，并耦合到第一電源。與柵極一側相鄰的第一導電類型區域提供了相反類型雙極型晶體管的發射極區，并耦合到第二電源。桶在淺阱下面的部分提供第一類型雙極型晶體管的基極和相反類型雙極型晶體管的集電極，淺阱提供了相反類型雙極型晶體管的基極和第一類型雙極型晶體管的集電極。
[0013]在考慮了以下的詳細說明和附圖后，本發明的其他目的、特征和優點會變得顯而易見，在附圖中，相似的參考標記在全部附圖中表示相似的特征。【附圖說明】
[0014]本文中常常在不同附圖中使用相同的參考標記，其中，編號的元件起到相同或相似的功能，并幫助讀者理解所述的主題。
[0015]圖1A是晶閘管的電路圖；及圖1B顯示了形成存儲器單元的交叉耦合晶閘管的電路圖。
[0016]圖2例示了 SRAM存儲器單元的陣列。
[0017]圖3A是具有雙極型選擇晶體管的交叉耦合晶閘管存儲器單元的電路圖；及圖3B是具有M0S選擇晶體管的存儲器單元的電路圖。
[0018]圖4A是沒有選擇晶體管的交叉耦合存儲器單元的電路圖；圖4B例示了圖4A的存儲器單元的交叉點陣列，具有用于寫操作的位線和字線上的電壓;及圖4C例示了圖4A的存儲器單元的交叉點陣列，具有用于讀操作的位線和字線上的電壓；圖4D顯示了用于在一個結構中連接到互補位線和字線的交叉耦合晶閘管存儲器單元陣列的低功率寫操作；圖4E是在圖4D中存儲器單元的多個點的代表性時序圖；圖4F顯示了用于在圖4D相反結構中連接到互補位線和字線的交叉耦合晶閘管存儲器單元陣列的低功率寫操作；圖4G是是圖4F中存儲器單元的多個點的代表性時序圖；及圖4H是支持用于本發明的一個實施例的SRAM存儲器陣列的電路塊的代表性圖。
[0019]圖5A是SRAM單元的陣列的方框圖，具有電流源以將存儲器單元逐行保持在待機模式中；圖5B是圖5A中電流源的電路圖；圖5C是用于具有交叉點結構的交叉耦合晶閘管的 SRAM單元的待機電流源的電路圖，其中，晶閘管的陰極連接到互補位線，陽極連接到字線； 及圖f5D是交叉耦合晶閘管到位線和字線的連接相反的電路圖。
[0020]圖6是將存儲器單元保持在待機模式中的用于SRAM塊的電流源的電路圖。
[0021]圖7A是具有寫輔助晶體管和電容器的交叉耦合晶閘管SRAM存儲器單元的電路圖； 與7B例示了圖7A的存儲器單元的交叉點陣列，具有用于讀操作的位線和字線上的電壓；圖 7C例示了圖7A的存儲器單元的交叉點陣列，具有用于寫操作的位線和字線上的電壓；圖7D 是具有PM0S寫輔助晶體管的交叉耦合晶閘管SRAM存儲器單元的電路圖；圖7E例示了圖7D的存儲器單元的交叉點陣列，具有用于讀操作的位線和字線上的電壓；圖7F例示了圖7D的存儲器單元的交叉點陣列，具有用于寫操作的位線和字線上的電壓。[〇〇22]圖8A是具有選擇晶體管的單晶閘管SRAM存儲器單元的電路圖；及圖8B是沒有選擇晶體管的單晶閘管SRAM存儲器單元的電路圖。[〇〇23]圖9A例示了具有用于交叉點陣列的PM0S和NM0S寫輔助晶體管的單晶閘管SRAM存儲器單元；圖9B顯示了陽極和陰極連接相反的類似于圖9A的另一個單晶閘管存儲器單元； 及圖9C是用于交叉點陣列中單晶閘管SRAM存儲器單元的待機電流源的電路原理圖，圖9D顯示了單晶閘管SRAM存儲器單元的電路圖，其陽極連接到位線，其陰極連接到字線，具有PM0S 寫輔助晶體管；圖9E顯示了圖9D的存儲器單元的交叉點陣列，具有用于讀操作的位線和字線上的電壓；圖9F和9G顯示了圖9D的存儲器單元的交叉點陣列，具有用于兩級寫操作的位線和字線上的電壓；圖9H顯示了單晶閘管SRAM存儲器單元的電路圖，其陽極連接到字線，其陰極連接到位線，具有PMOS寫輔助晶體管；圖91顯示了圖9H的存儲器單元的交叉點陣列，具有用于讀操作的位線和字線上的電壓；圖9J和9K顯示了圖9H的存儲器單元的交叉點陣列， 具有用于兩級寫操作的位線和字線上的電壓；圖9L顯示了用于一個結構中連接到位線和字線的單晶閘管存儲器單元陣列的低功率寫操作；圖9M是在圖9L中存儲器單元的多個點的代表性時序圖；及圖9N顯示了用于圖9M的相反結構中連接到位線和字線的單晶閘管存儲器單元陣列的低功率寫操作;及圖90是在圖9N中存儲器單元的多個點的代表性時序圖。[〇〇24]圖10例示了現有技術的互補金屬氧化物半導體(CMOS)工藝。
[0025]圖11A和11B例示了用于形成淺槽隔離區的過程。[0〇26]圖12例示了垂直雙極型晶體管。[〇〇27]圖13是用于制造圖12中所示結構的過程的流程圖。[〇〇28]圖14A-14D更詳細地例示了圖13的一些步驟。[〇〇29]圖15例示了橫向雙極型晶體管。
[0030]圖16是用于制造圖15中所示結構的過程的流程圖。
[0031]圖17A-17D例示了用于形成合并式NM0S-NPN結構的過程。
[0032]圖18A和18B例示了 SRAM單元的橫截面。[〇〇33]圖19是圖18A和18B中所示結構的頂視圖。[〇〇34]圖20A-20D例示了用于形成圖18和19的SRAM單元的過程的部分。[〇〇35]圖21A和21B例示了具有雙極型選擇晶體管的SRAM單元的橫截面。[〇〇36]圖22是圖21A和21B中所示結構的頂視圖。[〇〇37]圖23A-23E例示了用于制造圖21和22的結構的過程步驟。[〇〇38]圖24例示了使用深N型阱形成的SRAM單元結構的橫截面。[〇〇39]圖25是三晶體管SRAM單元的橫截面。[〇〇4〇]圖26是圖25中所示三晶體管SRAM單元的布局的頂視圖。[0041 ]圖27A和27B例示了四晶體管SRAM單元的橫截面圖。[〇〇42]圖28是圖27A和27B中所示結構的頂視圖。[〇〇43]圖29A和29B例示了具有寫輔助FET的四晶體管SRAM單元的橫截面圖。
[0044]圖30是圖29A和29B中所示結構的頂視圖。[〇〇45]圖31是兩晶體管SRAM單元的橫截面圖。
[0046]圖32例示了制造過程的細節。[〇〇47]圖33是例示了用于垂直雙極型晶體管的典型摻雜劑濃度的曲線圖。【具體實施方式】[〇〇48]1.電路及其操作的說明
[0049]a.晶閘管的說明和操作
[0050]如先前觀察到的，隨著半導體工藝縮小，M0S晶體管的統計變化增大。使用雙極型晶體管卻不是這種情況。事實上，在某一點，其被認為是具有55nm臨界尺寸的制程，通常被稱為“55nm制程”，M0S晶體管相對于雙極型晶體管的許多傳統優勢消失。即，雙極型晶體管具有與MOS晶體管同等的規模，傳送比它們的MOS晶體管對手統計變化少的電流。因此，本發明的一個觀察是，使用55nm或更小的制程，SRAM存儲器陣列更適合于雙極技術。
[0051]本發明的SRAM存儲器單元基于晶閘管。晶閘管，也被稱為可控硅整流器，通常用于功率應用。晶閘管是四層(PNPN)、三節點器件，通常具有兩個端子，一個陽極和一個陰極。在功率應用中，通常第三端子，稱為控制端，用于控制陽極和陰極之間的電流。圖1A是由兩個雙極型晶體管表示的晶閘管的電路圖，PNP晶體管10和NPN晶體管11，它們在合并時形成 PNPN晶閘管。PNP晶體管10的發射極端子12形成陽極，NPN晶體管11的發射極端子13形成陰極。為了完整，控制端在附圖中由虛線顯示。
[0052]借助在例如電壓VDD和Vss的兩個電源電壓之間適當供電的晶閘管，晶閘管可以處于兩種狀態之一，或者“導通”和傳導電流，或者“關斷”和不導電。如果圖1中的晶閘管導電， NPN晶體管11的基極區/PNP晶體管10的集電極區(由參考標記14表不)為尚，即晶體管11的基極-發射極結正向偏置。NPN晶體管11的集電極區/PNP晶體管10的基極區(由參考標記15 表示)為低，即晶體管10的基極-發射極結也正向偏置。這兩個晶體管10和11處于飽和模式， 電流流過晶閘管。如果晶閘管“關斷”，NPN晶體管11的基極區/PNP晶體管10的集電極區為低，即晶體管11的基極-發射極結不正向偏置。NPN晶體管11的集電極區/PNP晶體管10的基極區為高，即晶體管10的基極-發射極結也不正向偏置。這兩個晶體管10和11處于關斷模式，沒有電流流過晶閘管(除了漏電流以外)。
[0053]在集成電路的規模，晶閘管與當前傳統的CMOS制造技術兼容，如下解釋的，并令人驚訝的適應于不同的電路結構，以按照SRAM存儲器用戶的應用要求而強調速度、功率和集成，無論是作為SRAM集成電路還是作為集成電路的一個部分。[〇〇54] b.交叉耦合晶閘管的說明和操作
[0055]在本發明的一個優選實施例中，一對晶閘管交叉耦合，如圖1B所示，以形成存儲器單元，每一個晶閘管16A、16B由PNP晶體管10A、10B和NPN晶體管11A、11B形成。在存儲器單元包括選擇晶體管的情況下，兩個晶體管10A、10B的P型發射極端子12A、12B連接到在VDD的電源電壓線，存儲器高電源電壓，而晶體管11A、11B的N型發射極端子13A、13B連接到在Vss的第二電源線，存儲器低電源電壓。兩個晶閘管16A和16B由合并的晶體管10A的N型基極與晶體管11A的集電極到合并的晶體管10B的P型集電極與晶體管11B的基極的連接、及合并的晶體管11B的N型集電極與晶體管10B的基極到合并的晶體管10A的P型集電極與晶體管11A的基極的連接交叉耦合。到合并的晶體管10A的N型基極與晶體管11A的集電極的端子17A連接到用于存儲器單元的選擇晶體管(圖中未示出)，到合并的晶體管10B的N型基極與晶體管11B 的集電極的第二端子17B連接到用于存儲器單元的第二選擇晶體管。
[0056]在操作中，所述交叉耦合晶閘管存儲器單元核心可以處于兩個邏輯狀態之一，一個被任意的稱為“1”和另一個稱為“0”。使用圖1B的電路作為示例，如果晶閘管16A導通，晶體管10A處于飽和模式，合并的晶體管10A的P型集電極與晶體管11A的基極為高(以正向偏置基極-發射極結)。借助交叉耦合，晶體管11B的集電極和晶體管10的基極為高，晶閘管15B 中的晶體管10B的基極-發射極結不能正向偏置以關斷晶體管10B。晶閘管15B關斷。相反，如果晶兩管15B導通，晶丨I]管15A就關斷。
[0057]將多個SRAM存儲器單元布置在陣列中提供了集成電路存儲器，其可以與其他電路結合，例如邏輯電路。存儲器單元由在垂直方向上行進的導電線的集合互連。圖2例示了具有SRAM單元27的陣列20的一個這種常見布置，每一個單元都具有交叉耦合晶閘管核心。一組水平字線24和一組垂直位線23A、23B互連SRAM單元。每一個單元27都連接到在圖中水平行進的字線24,和在圖中垂直行進的位線23A及其互補位線23B。通常情況下，位線被理解為往來于存儲器單元傳送數據，一比特信息。字線被理解為激活存儲器單元，用于將數據傳送到存儲器單元中，寫操作，或從存儲器單元傳送數據，讀操作。在寫操作中，位線23A和23B傳送互補電壓，表示數字邏輯“1”或“0”狀態，以寫入到所選擇的存儲器單元31中用于儲存。在讀操作中，位線23A和23B在相等的電壓開始，隨后取決于存儲器單元27中存儲的數字信號而翻轉高或低。位線23B傳送的信號與位線23A所傳送的信號互補，以使得如果位線23A在 “高”電壓，位線23B就在“低”電壓，反之亦然。如果存儲器單元27既沒有被寫，也沒有被讀， 存儲器單元就處于待機，借此它們保持在穩定的狀態條件下，以維持它們各自存儲的邏輯狀態。
[0058]c.具有交叉耦合晶閘管和選擇晶體管的SRAM單元
[0059]在一個布置中，選擇晶體管用于將交叉耦合晶閘管連接到位線。這在圖3A中示出， 其中，與圖1B相同的參考標記用于交叉耦合晶閘管16A和16B。雙極型晶體管32A和32B用于到交叉耦合晶閘管16A和16B的選擇晶體管，以形成SRAM單元。
[0060]NPN選擇晶體管32A的發射極區連接到晶閘管16A的合并的NPN晶體管10A的集電極區/PNP晶體管11A的基極區，還連接到晶閘管16B的合并的NPN晶體管11B的基極區/PNP晶體管10B的集電極區。NPN選擇晶體管32A的集電極區連接到位線23A和晶體管32A的基極區連接到字線24。以類似的方式，NPN選擇晶體管32B的發射極區連接到晶閘管16B的合并的NPN 晶體管11B的集電極區/PNP晶體管10B的基極區，還連接到晶閘管16A的合并的NPN晶體管 11A的基極區/PNP晶體管10A的集電極區。NPN選擇晶體管32B的集電極區連接到位線23B和晶體管32B的基極區連接到字線24。為了供電存儲器單元，PNP晶體管10A和10B的發射極區連接到在電壓Vdd的高電源，NPN晶體管11A和11B的發射極區連接到在電壓Vss的低電源。
[0061]為了SRAM單元正常運行，存儲器單元需要比標準邏輯核心電壓高的電壓，S卩SRAM 單元所屬的集成電路的邏輯電路所使用的電壓。是CMOS的標準核心邏輯電路典型地在從0 至IJ1伏的范圍內操作。這種SRAM存儲器電源電壓要求可以通過使用用于SRAM電源的較高電壓來滿足，例如由集成電路的輸入/輸出電路所使用的電壓VddK)或者從VddK)得到的電壓。但是在本發明的一個實施例中，可以避免對于額外電路的要求。在存儲器單元的構造中，SRAM 存儲器單元可以設置在半導體襯底中深N型阱中的P型桶中。參見圖31及深N型阱的結構和工藝的相關說明。將P型桶負偏置，以使得雙極型選擇晶體管332A和32B可以使用標準邏輯核心電壓。因此，當典型地在SRAM單元的高電源電壓VDD和低電源電壓Vss之間驅動字線的情況下，在本發明的一個實施例中，連接到選擇雙極型晶體管32A和32B的字線的電壓擺動局限于VSS( =0V或地)上0.5V與相對于VDD的1.5V。這個布置實現了電路，其驅動從核心邏輯電路直接構造的字線，即不需要在核心邏輯與位線之間的居間電壓轉換電路。[〇〇62] 場效應晶體管也可以用于選擇晶體管，如圖3B所示。NMOS(FET)晶體管33A和33B分別將字線23A和23B連接到交叉耦合晶閘管16A和16B，如圖3B所示，具有許多與圖3A相同的參考標記。匪0S選擇晶體管33A的源極/漏極區連接到晶閘管16A的合并的NPN晶體管11A的集電極區/PNP晶體管10A的基極區，還連接到晶閘管16B的合并的NPN晶體管11B的基極區/ PNP晶體管10B的集電極區。NM0S選擇晶體管33A的另一個源極/漏極區連接到位線23A，晶體管33A的柵極連接到字線24。以類似的方式，NMOS選擇晶體管33B的一個源極/漏極區連接到晶閘管16B的合并的NPN晶體管11B的集電極區/PNP晶體管10B的基極區，還連接到晶閘管 16A的合并的NPN晶體管11A的基極區/PNP晶體管10A的集電極區。晶體管33B的另一個源極/ 漏極區連接到互補位線23B，晶體管33B的柵極連接到字線24。為了供電存儲器單元，PNP晶體管10A和10B的發射極區連接到在電壓VDD的高電源，NPN晶體管11A和11B的發射極區連接到在電壓Vss的低電源。下面(圖26及以下等等)我們說明如何實施和制造圖3B的電路。
[0063]是將雙極型還是場效應晶體管用作存儲器單元的選擇晶體管取決于多個設計“權衡”。場效應晶體管比雙極型晶體管小，得到所希望的較小的單元尺寸。但將FET用作選擇器件存在較大的缺點。(1)它們限制了存儲器單元的存取速度與CMOS對手相同。另外，作為選擇器件的FET限制了可以由存儲器單元提供的用以升高或降低位線電容上的電壓的電流量。雙極型NPN選擇器件可以提供大得多的電流，因而更快地擺動位線上的電壓。(2)借助先進工藝制造的FET受到在單元之間的高度的隨機變化，如前所述。這降低了存儲器單元的操作余量，其通常必須由字線和位線驅動電路中特殊的電路設計方案或者通過增大存儲器單元中的晶體管尺寸來抵消，因而增大了單元尺寸。NPN選擇器件中的隨機變化小得多。(3)未選擇存儲器單元的待機電流受存儲器單元中“關斷”的FET器件的不希望有的泄漏控制。在先進工藝制造的器件中，這個泄漏變得非常大。使用具有基于晶閘管存儲器單元的M0S選擇晶體管將這個不需要的漏電流的來源引入到單元設計中，而NPN選擇器件避免了這個不需要的漏電流。
[0064]d.具有交叉親合晶閘管但不具有選擇晶體管的SRAM單元
[0065]在本發明的另一實施例中，SRAM存儲單元沒有用以訪問存儲器單元的選擇晶體管。相反，交叉耦合晶閘管46A和46B直接連接到字線44和位線43A、43B，如圖4A所示，形成交叉點存儲器單元陣列。在這個布置中，在名義上連接到高SRAM電源電壓VDD的情況下，晶閘管的35A和35B的陽極，PNP晶體管40A和40B的發射極區分別連接到位線43A和43B，在名義上連接到低SRAM電源電壓Vss的情況下，晶閘管的35A和35B的陰極，NPN晶體管41A和41B的發射極區連接字線44。由于字線和位線向存儲器單元供電，在這種存儲器單元的陣列中的這些線上的電壓操作必須精心設計。參考不具有選擇晶體管的SRAM存儲器單元47的陣列來說明這些操作。單元由位線43A、43B和字線44互連，如圖4B和4C所示的。
[0066]還應注意，在本文中給出了電壓和電流值，以更好地解釋本發明，這些值應被認為是近似的。電壓和電流可以變化或改變，以適應在集成電路上使用的特定器件的電氣特性。 作為示例，圖4H顯示了塊級的基于晶閘管的SRAM集成電路。SRAM單元的陣列由通常用于陣列的字線的來自行解碼器塊的信號和通常用于陣列的位線的來自列解碼器、寫入與讀出放大器塊的信號尋址。這些地址信號和控制信號由地址塊地址、控制和I/O字線來傳送，其將信號傳送到行預解碼器塊和列預解碼器與控制塊。這些塊處理信號，并將它們的信號發送到行解碼器塊和列解碼器、寫入與讀出放大器塊，如本領域技術人員公知的。圖4H中的箭頭顯示為指向陣列，因為這個示例性操作是尋址操作，在此選擇陣列中的特定存儲器單元，不論是用于讀還是寫操作。[〇〇67] 為了導通晶閘管，跨晶閘管即在陽極和陰極之間施加的電壓應至少為正向偏置PN 結加上飽和的PNP晶體管的集電極-發射極電壓的總和。因此，施加的電壓變化很大，從約 0.8V和更大的開始。施加的電壓越大，晶閘管完全導通就越快。如圖4H所示，將1.4V選擇為在適當的低電壓用于最佳晶閘管響應的最好的折衷。但圍繞陣列的塊與CMOS邏輯電路一起操作，當前CMOS邏輯電壓范圍約從0到1.0伏特。允許行解碼器塊和列解碼器、寫入與讀出放大器塊中的CMOS邏輯電路適當地連接的一個方式是將行解碼器塊中的CMOS邏輯電壓范圍向0.4伏升高或移動。即，盡管CMOS邏輯電路仍操作在1.0伏范圍內，但范圍在0.4到1.4伏之間延伸。這通過在行預解碼器塊和行解碼器塊之間的電壓電平移位塊來實現。電平移位塊可以使用來自如I /〇 (輸入/輸出)塊的其他塊的特殊電壓。
[0068]用于基于晶閘管的存儲器單元陣列與行解碼器塊和列解碼器、寫入與讀出放大器塊中的CMOS邏輯電路適當地連接的另一個方式是將陣列偏置在期望的電壓。在圖4H的示例性電壓中，陣列和列解碼器、寫入與讀出放大器塊可以由負0.4伏偏置，按照以上相對于具有選擇晶體管的交叉耦合晶閘管和與圖31有關的材料所述的方式。借助適當的偏置，無需圖4H中的電平移位塊，但需要用于列信號的另一個電平移位塊，以將在所述0到+1.0V范圍中的電壓擺動向下移動到-0.4到+0.6V范圍。這些備選方案消耗了不同量電路資源，例如布局面積，它是SRAM集成電路的設計師必須考慮和平衡的。[〇〇69]返回到交叉耦合晶閘管存儲器單元陣列自身的操作，在待機中，位線43A、43B和字線44保持在使得陣列的存儲器單元無限期地維持其存儲的邏輯狀態的電壓，S卩，每一個存儲器單元都“保持活著”，沒有轉換狀態。在寫操作中，將所選擇的存儲器單元的互補位線和字線驅動高和低，以將所選擇的單元設置在所希望的邏輯狀態中。未被選中的存儲器單元的位線和字線保持在待機電壓以保持不變。困難發生在是“半選擇”的存儲器單元，即，它們的位線或者它們的字線(但不是二者)連接到所選擇存儲器單元的存儲器單元。在所選擇存儲器單元上用于寫操作的電壓必須足夠大，以便將所選擇的單元驅動到所希望的邏輯狀態，但又不是非常大，以至于改變了半選擇單元的邏輯狀態。
[0070]在讀操作中，對于所選擇存儲器單元，將所選擇存儲器單元的互補位線驅動高，將所選擇存儲器單元的字線驅動低，以允許單元的狀態翻轉互補位線的電壓，以便差分放大器讀取存儲器單元狀態。另一方面，未選擇存儲器單元的位線和字線保持在待機電壓以維持不變。對于半選擇的存儲器單元，在所選擇存儲器單元上用于讀操作的電壓必須足夠大， 以便所選擇存儲器單元的狀態可以影響位線上的電壓。但該電壓不應太高以至于影響它們的位線或它們的字線(但不是二者)連接到所選擇存儲器單元的其他存儲器單元，半選擇的單元，的邏輯狀態。
[0071]圖4B借助存儲器單元47的陣列例示了寫操作，例如連接到圖4A中所示的字線和位線。在這個示例中，要寫入第一行中的第一個和第三存儲器單元，取決于要寫入的狀態，將用于所選擇存儲器單元的位線43A和43B分別驅動到1.6V(或0.8V)和0.8V(或1.6V)。將用于所選擇存儲器單元的字線44從0.4V驅動低至0V，以使得跨每一個所選擇存儲器單元中的一個晶閘管施加1.6V的偏置，同時第二晶閘管經受0.8V的偏置。這些電壓相應地將存儲器單元驅動到所希望的狀態。未選擇的存儲器單元經受在其位線43A、43B上0.8V、在其字線44上 〇.4V的待機電壓。產生的0.4V電壓將未選擇的存儲器單元保持其在當前狀態中。另一方面， 半選擇的存儲器單元對于連接到與所選擇單元相同的字線的單元經受〇.8V的電壓，或者對于連接到與所選擇單元相同的位線的單元經受1.2V( 1.6-0.4V)或0.4V(0.8-0.4V)的電壓。 這些電壓不足以“翻轉”或改變半選擇的存儲器單元的狀態。[〇〇72]在讀操作中，用于所選擇存儲器單元的位線43A和43B都驅動到1.3V，用于所選擇存儲器單元的字線44驅動到0V。所選擇存儲器單元的狀態以這種或那種方式“翻轉”位線 43A和43B上的電壓，以便可以讀取存儲器單元。用于未選擇存儲器單元的位線43A和43B保留在0.8V，用于未選擇存儲器單元的字線44在0.4V，以將這些存儲器單元保持在當前狀態中。連接到與所選擇存儲器單元相同的字線的半選擇的存儲器單元經受0.8V的電壓，而連接到與所選擇單元相同的位線的半選擇的存儲器單元經受0.9V的電壓。這些電壓沒有一個足以“翻轉”或改變存儲器單元的狀態。[〇〇73]以上電壓應理解為在操作速度與功耗之間的折衷。例如0.8V電壓略高于0.7V硅結開啟電壓，可以導致在讀或寫操作過程中通過半選擇的存儲器單元的一些漏電流。但優化了速度。較高的偏置導致較高的速度，但導致在所選擇線上更高的泄漏(功耗)。用于SRAM的特定應用程序有助于確定速度和功耗之間的權衡。此外，可以調整用于所選擇存儲器單元和未選擇存儲器單元的字線和位線的相對偏置以使得泄露最小或者優化與其他電路的兼容性。例如在讀操作中，在將用于未選擇存儲器單元的字線保持在0.4V，位線在0.8V的同時，用于所選擇存儲器單元的字線可以設定在0V，位線在1.3V，或字線在0.3V，位線在1.6V。 這兩個操作參數都行得通，但它們導致通過所選擇存儲器單元的字線和位線的不同漏電流。如果同時讀取多個單元，則在所選擇存儲器單元的字線和位線上傳送額外的電流。可以調整用于字線和位線的偏置以使得電壓下降最小或者通過存儲器陣列線的電流最大。結合圖34及以下等等，我們說明諸如圖4A中所示單元的結構和制造。[〇〇74]還應理解，以上針對在字線與位線和交叉耦合晶閘管存儲器單元的陽極與陰極之間的連接的一個布置給出了說明和電壓值。圖4A所示的連接可以反轉，S卩，晶閘管的陽極連接到字線，陰極連接到互補位線對，借助相應改變的操作和電壓以反映反轉的連接。
[0075]e.用于交叉耦合晶閘管SRAM單元的功率減小的寫操作
[0076]在以上的寫操作說明中，連接到要寫入的存儲器單元中“關斷”的晶閘管的位線保持高，以確保晶閘管在寫操作脈沖持續期間中接收最大寫電壓以“導通”晶閘管。一旦存儲器單元，即“關斷”的晶閘管“導通”，且其交叉耦合的對應部分“關斷”，在晶閘管的位線保持高的同時，新的“導通”晶閘管傳導最大“導通”電流。這增大了寫操作過程中的功耗。更重要的是，字線必須從該行上的所有單元傳送走電流，以使得這個電流非常大。這可能會導致由于線路的電阻的沿字線的顯著電壓下降，并導致存儲器陣列中的不穩定。
[0077]這個情形可以借助在寫脈沖之前將到“關斷”晶閘管的位線預充電為高而得到改善，方式類似于圖4D中所示上述讀操作。圖4E是在圖4D的存儲器單元的多個位置的電壓的表示圖。在預充電后，關斷預充電以允許位線“浮動”，直到存儲器單元翻轉狀態。在該點，通過新“導通”晶閘管的電流將位線拉低(類似于讀操作)。隨著位線電壓下降，跨晶閘管的壓降減小，電流向最小保持電流下降。這有三個好處。首先，峰值電流降低，因為位線電壓在存儲器單元的內部電壓完全“導通”晶閘管之前開始下降。其次，現在的窄脈沖電流(圖E中的 iThyL的形狀所示的)降低寫操作中消耗的功率。第三，由于從統計的角度來看，在不同的時間翻轉被寫入行中的多個單元，在字線中的峰值電流降低并在更大的時間間隔上擴展，進一步使得沿字線的不希望的電壓下降最小。[〇〇78]圖4F例示了用于交叉耦合晶閘管單元的低功率寫操作，其中，相比于圖4D的，到字線和位線的連接相反。即，圖4F的存儲器單元具有連接到字線的陽極和連接到各自位線的陰極。圖4G是在圖4F的存儲器單元的多個位置的電壓的表示圖。在這個示例中，在寫脈沖之前，到“關斷”晶閘管的位線預充電為低(類似于讀操作)。隨后，關斷預充電路徑以允許位線 “浮動”，直到存儲器單元翻轉狀態。在該點，通過新“導通”晶閘管的電流將位線拉高(類似于讀操作)。隨著位線升高，跨晶閘管的壓降減小，電流向最小保持電流下降。實現了與前段中所述相同的好處。首先，峰值電流降低，因為位線電壓在存儲器單元的內部電壓完全“導通”晶閘管之前開始升高。其次，現在的窄脈沖電流(圖G中的IThyL的形狀所示的)降低寫操作中消耗的功率。第三，由于從統計的角度來看，在不同的時間翻轉被寫入行中的多個單元，在字線中的峰值電流降低并在更大的時間間隔上擴展，進一步使得沿字線的不希望的電壓下降最小。[〇〇79] f.用于交叉耦合晶閘管SRAM單元的功率減小的待機操作[〇〇8〇]不是使用固定電壓(在0.3V到0.8V之間)來將陣列的存儲器單元(參見圖4A)保持在其在讀和/或寫操作之間的多個狀態，可替換的方案借助電流源調節電壓以將存儲器單元保持在待機模式中。電流源為所有連接的存儲器單元提供足夠的電流且足以使得最弱存儲器單元不“翻轉”的電流。將存儲器單元陣列分為局部陣列。由于通常沿單條字線讀取多個單元，如圖5A所示，沿字線方向劃分陣列。在存儲器陣列50中，位線53A和53B的對如前所述的在SRAM存儲器單元與字線54相交。平行于字線54的是高電源線56,其連接到SRAM存儲器單元;字線54和電源線56的對連接到電流源電路55。沿字線設置電流控制，以便沿讀取的字線或多條字線做出選擇。[〇〇81]圖5B更詳細地顯示了電流源電路55。當到由NAND門表示的解碼器的地址信號接通字線54時，來自NAND門的相同輸出信號導通PM0S晶體管，其短路電流源58。電源線56上拉到 Vdda以便讀取連接的存儲器單元。否則，當字線54關閉且不選擇存儲器單元的行時，PM0S晶體管關斷，在電壓VDDA的電流源57提供必要的電流以將存儲器單元57保持在其各自的邏輯狀態。鑒于目前的技術，用于在待機模式中的存儲器單元的單行的來自電流源57的所需電流在每比特l-l〇pA范圍中。[〇〇82]圖5C顯示了用于具有在交叉點陣列中交叉耦合晶閘管的存儲器單元57的待機電流源布置。在這個實施例中，晶閘管的陰極連接到互補位線對53A、53B，晶閘管的陽極連接到字線54。電流源51由PM0S晶體管59連接到字線54。在待機模式中，PM0S晶體管59導通，電流源51通過字線54將維持電流提供給存儲器單元57并通過位線53A、53B流出。當到由NAND 門表示的解碼器的地址信號導通PM0S晶體管56且關斷PM0S晶體管59時，電流源51與字線54 斷開，將字線54升高到字線選擇電壓，由Vi_SEL表示，用于讀或寫操作。[〇〇83]圖5D顯示了類似于圖5C的用于具有在交叉點陣列中交叉耦合晶閘管的存儲器單元57的另一個待機電流源布置。但在這個實施例中，晶閘管的陽極連接到互補位線對53A、 53B，晶閘管的陰極連接到字線54。電流源現在是電流吸收器52,連接到字線54。在待機模式中，PM0S晶體管59導通，電流吸收器57從位線53A、53B通過存儲器單元57拉取維持電流通過單元57并輸出到字線54。當到由NAND門表示的解碼器的地址信號導通PM0S晶體管56且關斷 PM0S晶體管59時，電流吸收器52與字線54斷開，將字線54升高到字線選擇電壓，用于讀或寫操作。
[0084]應注意，圖5C和5D中所示的布置提供了用于交叉點陣列中的多于一條字線的電流源/吸收器。相反，電流源/吸收器可用于具有許多字線的塊。以類似的方式，圖6顯示了用于具有固定電源電壓的存儲器單元的塊的電流源電路。參見圖5B。在圖6中，電流源68為塊中存儲器單元的多行提供電流。當選擇特定行，即字線64時，第二MOS晶體管69關斷以將電流源68與電源線66斷開連接，而第一 M0S晶體管66導通以將電源線66拉到電壓VDDA。在不選擇特定行時，第一 M0S晶體管66關斷，第二M0S晶體管69將電源線66連接到在電壓Vdda的電流源 68。電流源68將電流提供給未選擇存儲器單元的幾行的塊;在當前技術水平，總電流約為ly A。相比于1 nA范圍中的電流源，這個電流源相對易于設計。
[0085]g.具有寫輔助電路的交叉耦合晶閘管SRAM單元
[0086]為了加快基于晶閘管的存儲器單元的操作，可以將寫輔助電路添加到存儲器單元中。在圖7A的示例中，存儲器單元77的交叉耦合晶閘管的陽極分別連接到互補位線對73A和 73B，晶閘管的陰極連接字線74。兩個PM0S晶體管76A和76B分別連接到PNP晶體管70A和70B 的發射極區和集電極區。即，PM0S晶體管76A(76B)的源極/漏極區連接到PNP晶體管70A (70B)的發射極區，即交叉耦合晶閘管的陽極，或者是其一部分，PM0S晶體管76A(76B)的第二源極/漏極區連接到PNP晶體管70A(70B)的集電極區，或者是其一部分。PM0S晶體管76A和 76B的柵極連接到寫輔助線75。此外，兩個電容器78A和78B每一個都具有連接到寫輔助線75 的端子;每一個電容器78A和78B的其他端子分別連接到PNP晶體管70A和70B的基極區/NPN 晶體管的71A和71B的集電極區。[〇〇87]當寫入輔助線75上的信號為低時，PM0S晶體管76A短路晶體管70A的P型發射極區和集電極區。同樣，PM0S晶體管76B短路晶體管70B的P型發射極區和集電極區。N型載流子從晶體管70A和70B的基極區分別驅動到電容器78A和78B。寫輔助晶體管76A和76B提供從各晶閘管的陽極到其P型阱區(PNP晶體管70A、70B的集電極區和NPN晶體管71A、71B的基極區)的導電路徑。如果晶閘管“關斷”，于是其淺阱，PNP晶體管70A、70B的基極區/NPN晶體管71A、 71B的集電極區處于高電壓-接近但不一定等于在陽極上的電壓。它足夠高以使得％6基極-發射極電壓的量值不足以使得PNP晶體管70A、70B傳導大于背景漏電流。同樣，P型阱區，PNP 晶體管70A、70B的集電極區和NPN晶體管71A、71B的基極區處于低電壓-接近但不一定等于在陰極上的電壓。它足夠低以使得Vbe的量值不足以使得NPN晶體管71A、71B傳導大于背景漏電流。為了使晶閘管“導通”，或者必須降低淺N型阱的電壓以導通PNP晶體管70A、70B，或者必須升高P型阱的電壓以導通NPN晶體管71A、71B。一種方法是將在陽極和陰極之間的電壓增大到較大的值。這增大了通過PNP和NPN晶體管的背景漏電流，最終導致一個晶閘管組成晶體管“導通”，于是晶閘管中的反饋回路將器件吸入完全“導通”狀態。但這個方法需要大的陽極-陰極電壓(高于CMOS電路可以提供的)或在施加電壓的長寫入時間(比SRAM操作所需的長)。
[0088]因此，添加PM0S晶體管76A、76B以協助到“導通”狀態的寫操作。當從陽極到陰極施加正常操作電壓(約1.2?1.4V)，且M0S晶體管的柵極上的電壓足夠低以導通PM0S晶體管時，在陽極電壓與P型阱，PNP晶體管70A、70B的集電極區和NPN晶體管71A、71B的基極區之間提供傳導路徑。這個傳導路徑將P型阱上的電壓上拉到陽極，且當它達到正常PN-二極管導通電壓時，NPN基極-發射極結(P型阱到陰極)開始導電，導通NPN晶體管71A、71B，隨后晶閘管的反饋將它踢入完全“導通”狀態。[〇〇89]如果晶閘管處于“導通”狀態，淺N型阱，PNP晶體管70A、70B的基極區/NPN晶體管 71A、71B的集電極區的電壓相對較低(足以將PNP晶體管70A、70B設置在“導通”狀態中)，且P 型阱，PNP晶體管70A、70B的集電極區和NPN晶體管71A、71B的基極區相對較高(足以將NPN晶體管71A、71B設置在“導通”狀態中)。
[0090]為了將晶閘管轉換到“關斷”狀態，首先必須通過將陽極和陰極之間的電壓降低到足夠低的電壓以消除PNP(NW到陽極)晶體管70A、70B和NPN(PW到陰極)晶體管71A、71B的基極-發射極結的“導通”正向偏置來停止通過晶閘管的直流電流流動。但這是不夠的。盡管通過晶閘管的電流流動由于陽極和陰極之間降低的電壓而停止，但存在存儲于PNP晶體管 70A、70B的N型基極區和PNP晶體管70A、70B的P型基極區的大量電荷(少數載流子)，其固有地將它們保持在極為接近但略低于PNP和NPN器件的Vbe導通點。如果陽極-陰極電壓再次增大，這些結迅速再次正向偏置，晶閘管返回“導通”。因此，在沒有一些“輔助”的情況下，晶閘管必須保持在這個“關斷”狀態，時間長得足夠所有存儲的電荷通過背景泄漏和重組耗散。 [〇〇91] 寫輔助PM0S晶體管76A、76B幫助從晶閘管P型阱，PNP晶體管70A、70B的集電極區/ NPN晶體管71A、71B的基極區去除電荷。在“寫為關斷”操作中，將陰極上的電壓驅高到接近或者甚至高于陽極上的電壓。借助存儲在P型阱中的電荷，這通過電容耦合將P型阱中的電壓推到高于陽極上的電壓。因而，當下拉寫輔助PM0S晶體管76A、76B的柵極且電容器導通時，通過PM0S晶體管76A、76B將存儲在P型阱中的電荷排出到陽極，其使得P型阱與陽極之間的壓降大大低于NPN基極-發射極導通電壓Vbe。在淺N型講，PNP晶體管70A、70B的基極區/NPN 晶體管37A、37B的集電極區中仍存儲有要應付的電荷。但P型阱通過PM0S晶體管76A、76B放電，PNPN晶閘管疊層中的電壓的總體再分布幫助縮短了淺N型阱達到將晶閘管保持為“關斷”的電壓所需的時間。
[0092]圖7A的存儲器單元具有兩個交叉耦合晶閘管，一個晶閘管的淺N型阱連接到另一個的P型阱。在這個結構中，一個晶閘管始終“導通”而另一個晶閘管始終“關斷”。“導通”晶閘管中“低”淺N型阱增強“關斷”晶閘管中P型阱的“低”電壓，反之亦然。到存儲器單元的寫操作實際上包括進行兩個同時晶閘管寫入-通過橫跨它設置完全訪問電壓而“導通”“關斷” 的晶閘管，同時，通過橫跨它設置接近0V而“關斷”“導通”的晶閘管。在交叉耦合晶閘管存儲器單元的這個示例中，字線74連接到兩個陰極，BL/BL_r^§73A、73B連接到各自的陽極。連接至IJ“導通”晶閘管陽極的位線73A、73B為低，連接到“關斷”晶閘管陽極的位線73A、73B為高。 這橫跨“關斷”晶閘管設置最大可用導通電壓，橫跨“導通”晶閘管設置足夠低的壓降(? 0.2-0.3V)以關斷其電流流動。同時，下拉2個PM0S寫輔助晶體管76A和76B的柵極上的電壓以使得它們可以如上所述地操作。但借助增加兩個晶閘管的交叉耦合，存在用于去除存儲在“關斷”晶閘管中的電荷的額外路徑-即，通過到導通的晶閘管的交叉連接。幾乎以上述的準確方式接通“關斷”晶閘管。PM0S寫輔助晶體管76A、76B的導通提供了用于將“低” P型阱上拉到陽極電壓的路徑，導通NPN晶體管71A、71B。這實際上花費稍長時間，因為這個PM0S晶體管現在必須不僅上拉“關斷”晶閘管中的P型阱，還要通過交叉連接線上拉“導通”晶閘管中的淺N型阱。但在這樣做時，去除了存儲在這個淺N型阱中的電荷。因而，用以導通“關斷” NPN 晶體管71A、71B的時間上的小超出換來了用以消除存儲在“導通”晶閘管的PNP晶體管70B、 70A的基極中的電荷的時間上的大改進。隨著“關斷” NPN晶體管71A、71B導通，其集電極電流下拉“關斷” PNP晶體管70A、70B的基極(淺N型阱)，導通PNP晶體管70A、70B，隨后其集電極電流提供給NPN晶體管71A、71B的基極，增強“導通”狀態(S卩-晶閘管反饋回路)。同時，新導通的NPN晶體管71A、71B的集電極電流也下拉“導通”晶閘管的“高”P型阱，去除其存儲的電荷并增強完全“關斷”該晶閘管的成果。所有兩個晶閘管的交叉耦合解決了上述分離的單個晶閘管中的寫速度問題。
[0093]電容器，例如圖7A中所示的，也可以用在寫輔助操作。如電容器78A和78B所示，在寫輔助線75和晶閘管的淺N型阱區，PNP晶體管70A、70B的基極區/NPN晶體管37A、37B的集電極區之間添加電容。理論上可以通過從寫輔助線75的上升或下降轉換將電壓移動電容耦合到淺N型阱中來利用這些電容器。寫輔助線75的下降轉換以寫輔助75線上電壓的變化的一些百分比將淺N型阱下推至較低電壓。這個百分比由寫輔助柵極電容與淺N型阱所經受的總電容的比例來確定。如果晶閘管處于“關斷”狀態，淺N型阱上電壓的這個向下耦合增大了 PNP晶體管70A、70B的Vbe的量，這可以有助于導通晶閘管，導致晶閘管從“關斷”到“導通”狀態的轉換。[〇〇94]相反，如果晶閘管處于“導通”狀態，寫輔助線75上的上升轉換以一些百分比(如上所述)將電壓向上耦合到淺N型阱中。在“導通”晶閘管的陽極與陰極之間的電壓已經減小到接近0V或者甚至負電壓，且流過“導通”晶閘管的電流已經停止的寫操作中，晶閘管不是真正“關斷”，因為電荷仍存儲在淺N型阱區(PNP晶體管70A、70B的基極)和P型阱區(NPN晶體管 71A、71B的基極)中。DC電流流動切斷后淺N型阱電壓的向上耦合的作用有助于去除存儲在淺N型阱中的一些電荷，從而幫助真正“關斷”晶閘管。
[0095]在圖7B和7C中例示了圖7A的存儲器單元77的交叉點陣列的讀和寫操作。還隱含例示了用于待機的條件。在這些示例性操作中，數字“〇”和“1”分別讀取自和寫入陣列的第一行中的第一和第三存儲器單元77。類似于圖7A的存儲器單元，圖7D顯示了用于交叉點陣列的交叉耦合晶閘管存儲器單元。在這個示例中，交叉耦合晶閘管的陽極連接到字線74,晶閘管的陰極分別連接到互補位線73A、73B。在圖7E和7F中例示了用于圖7D的存儲器電壓77的交叉點陣列的讀和寫操作，數字“〇”和“1”分別讀取自和寫入陣列的第一行中的第一和第三存儲器單元77。同樣，應注意，所示的電壓值表示數值的范圍，用于最佳地例示所示的操作。 最佳值取決于集成電路的器件的具體特性。[〇〇96]圖36及以下等等例示了具有寫輔助MOS(FET)的存儲器單元的結構和制造方法。 [〇〇97] h.具有單晶閘管的SRAM單元[〇〇98] 也可以使用包括單個晶閘管的存儲器單元。圖8A和8B顯示了單晶閘管SRAM存儲器單元的一些基礎結構。圖8A顯示了本發明的一個實施例，其中，存儲器單元具有由連接在VDD 的高電源電壓線與在Vss的低電源電壓線之間的PNP晶體管80和NPN晶體管81表示的晶閘管。 選擇NMOS(FET)晶體管82將單條位線83連接到PNP晶體管80的基極區/NPN晶體管81的集電極區。NM0S晶體管82的柵極連接到字線84。圖8B顯示了本發明的另一個實施例。在此情況下去除了選擇晶體管，以使得PNP晶體管80的發射極區直接連接到字線84，NPN晶體管81的發射極區連接到位線83。
[0099]1.具有寫輔助晶體管的單晶閘管SRAM單元
[0100]單晶閘管存儲器單元可以布置在許多結構中。圖9A顯示了單晶閘管存儲器單元， 其中，晶閘管陽極連接到位線，陰極連接到字線。為了加快操作，兩個寫輔助M0S晶體管連接到晶閘管。PM0S寫輔助晶體管96具有連接到晶閘管的陽極的源極/漏極，和連接到PNP晶體管90的集電極區/NPN晶體管91的基極區的第二源極/漏極。其M0S晶體管柵極連接到寫輔助線958。匪05寫輔助晶體管98連接到陰極和NPN晶體管91的集電極區/PNP晶體管90的基極區的源極/漏極。其柵極連接到另一條寫輔助線95A。圖9B顯示了類似于圖9A的另一個單晶閘管存儲器單元。在這個示例中，晶閘管的陽極連接到字線，陰極連接到位線。兩個MOS晶體管，PM0S晶體管和NM0S晶體管，連接到晶閘管，充當寫輔助晶體管，如針對圖9A的存儲器單元所述的。
[0101]圖9D的存儲器單元顯示了單晶閘管，其陽極連接到位線，陰極連接到字線。具有連接到陽極的源極/漏極，和連接到PNP晶體管90的集電極區/NPN晶體管91的基極區的第二源極/漏極的單PM0S晶體管96充當寫輔助晶體管。PM0S晶體管96的柵極連接到單寫輔助線95。 圖9H顯示了另一個單晶閘管存儲器單元，其陽極和陰極連接與圖9D的相比相反。
[0102]j.用于單晶閘管SRAM單元的功率減小的待機操作
[0103]交叉點陣列中單晶閘管單元的操作非常類似于前述的交叉耦合晶閘管存儲器單元的操作。在待機中，單條位線93，BL，保持在其“預充電”電平(如果BL連接到陰極為0V，如果BL連接到晶閘管的陽極為陣列“高”電壓(?1.4V))。字線94，WL，保持中間電壓，其足以維持存儲器陣列中“導通”晶閘管的“導通”狀態，但足夠低以將通過“導通”晶閘管的電流流動保持在每比特幾微微安培或十幾微微安培的范圍中的最低水平。這是不易處理的，因為在取消選定中取消選定行汲取的電流現在取決于該行中包含的“導通”單元的數量。借助交叉耦合晶閘管單元，每一個單元始終具有一個“導通”晶閘管和一個“關斷”晶閘管，所有行待機電流始終相同，這允許以如前所述的預設恒流源提供必要的待機電流。
[0104]借助單晶閘管單元，具有數字位D=1的存儲器單元具有單個“關斷”晶閘管，具有數字位D = 0的存儲器單元具有單個“導通”晶閘管，所有待機中汲取的總電流現在取決于存儲在行中的數據模式，因此其他部分所述的恒流源無法正確工作。如果恒流源用于將行保持在待機中，提供的恒定電流必須足夠大以提供如果行中的全部單元都“導通”時所需的電流，否則，全部單元的電流汲取會將字線上的電壓向位線電壓拉動過遠，行上的至少一些單元會缺少電流，最終翻轉到“關斷”狀態。但如果供給待機中字線的電流源發送在全部單元 “導通”時所需的電流，在許多單元實際上關斷時會出現問題。于是，提供的電流大于由“導通”單元拉出的電流，這使得WL電壓遠離BL電壓，增大了橫跨行中單元的壓降。這不會導致待機電流汲取問題，因為總電流仍等于全部單元“導通”時的最壞情況下的電流。在行上僅極少數的或可能沒有單元處于“導通”狀態時出現問題。在此情況下，將字線電壓一直拉到連接到電流源的另一側的電源電壓(如果位線連接到存儲器單元陰極，大概為?1.4V的陣列“高”電壓，或者如果位線連接到存儲器單元陽極，為0V)。這在一段時間中是可以容忍的 (或許100多微秒，但非常長時間暴露于跨單元的這個完整的壓降最終導致一些“關斷”單元翻轉到“導通”狀態，干擾了存儲器陣列中的數據。
[0105]因此，借助單晶閘管單元，如果電流源是控制待機條件(S卩-字線WL電壓)，那么在由電流源驅動的線上必須提供一些種類的“箝位”，其防止字線上的待機電壓增大(如果字線WL連接到單元的晶閘管陽極)或者減小(如果字線WL連接到單元的晶閘管陰極)超過保持在待機中的單元組中很少或沒有“導通”單元時的最小擾動電壓。這個“箝位”由一些柵地陰地型器件(FET或BJT)組成，其在待機電壓跨過指定閾值時導通，隨后分流掉由待機恒流源提供的多余電流。例如，圖9C顯示了待機電流源布置，用于具有交叉點陣列中的單晶閘管的存儲器單元。在這個實施例中，單元晶閘管的陰極連接到位線93,晶閘管的陽極連接到字線 94。電流源100通過PM0S晶體管99連接到字線94。在另一個實施例(未示出)中，單位線和字線的陽極和陰極連接相反。另一個更強力的方法使用了模擬電壓調節器，例如運算放大器，將待機電壓與參考電壓相比較，并在超過參考電壓時激活分流晶體管(FET或BJT)。
[0106]k.單晶閘管單元中的讀和寫操作
[0107]在讀操作中，單晶閘管單元的操作與交叉耦合晶閘管單元相同。在選擇字線WL前， 預充電位線BL(如果字線連接到存儲器單元晶閘管陽極則為低(參加圖9B和9H)，如果字線連接到晶閘管陰極則為高(參加圖9A和9D))，隨后保持浮動。隨后選擇字線WL。如果所選擇單元為“關斷”，就將位線BL保持浮動在預充電電壓。如果所選擇單元為“導通”，就通過所選擇單元的“導通”晶閘管將位線BL拉向WL電壓。參加圖9E和91，分別用于圖9D和9H的存儲器陣列的讀操作的一些代表性電壓。
[0108]在寫操作中，寫為導通操作與連接到交叉耦合晶閘管存儲器單元中“關斷”晶閘管的位線BL相同。將位線BL驅動到與字線WL相反的電壓((如果字線連接到晶閘管陽極則為低 (參加圖9B和9H)，如果字線連接到晶閘管陰極則為高(參加圖9A和9D))，通過降低寫輔助線上的電壓而導通PM0S寫輔助晶體管96(參加圖9D)。單元翻轉到導通狀態，就像上面所描述的那樣。
[0109]對于單晶閘管單元中的寫為關斷操作，用以幫助去除交叉耦合晶閘管單元中電荷的有用交叉耦合效果不再存在。實際上，寫為導通和寫為關斷操作被隔離成兩個獨立的電壓偏置方案。在寫為關斷操作中，將所選擇位線BL驅動向正常字線WL選擇電壓(如果字線連接到單元陽極則為?1.0V，如果字線連接到單元陰極則為?0.2V)，正如交叉耦合晶閘管單元陣列一樣。區別在于，還將所選擇字線WL驅動向接近或在待機電平的中間電壓。這橫跨單元施加了負的陽極-陰極電壓，以使得漏電流最大，試圖耗散掉存儲在淺N型阱，PNP晶體管 90的基極區/NPN晶體管91的集電極區中的電荷。PM0S寫輔助晶體管96讓工作以從上述的晶閘管的P型阱，PNP晶體管90的集電極區/NPN晶體管91的基極區去除電荷。[〇11〇]因此，分兩個階段執行用于數據模式到行中的寫操作，在一個階段中，將字線WL驅動到選擇電壓，將所選擇位線BL驅動到預充電電平，以將“關斷”單元翻轉為“導通”。隨后， 字線WL轉換為完全關斷電壓(不僅是待機電平)，“另一條”所選擇位線BL驅動到與預充電電平相反的電壓，以將“導通”單元翻轉為“關斷”。當在所選擇位線上寫“導通”時，未選擇位線 (包括要隨后寫為“關斷”的BL)需要驅動到接近WL電平以防止行上的未選擇“關斷”單元翻轉為“導通”。隨后，當在“另一條”所選擇位線上寫“關斷”時，未選擇位線(包括剛剛寫為“導通”的BL)需要驅動到預充電電平以防止行上的未選擇“導通”單元翻轉為“關斷”狀態。在這個第二情況下，字線WL電壓設定為接近待機電壓的某些中間電平，以使得在“導通”單元中有足夠的電流以在寫輔助上級導通時保持單元運行。這是交叉點存儲器“半選擇”狀況。
[0111]圖9F和9G顯示了用于圖9D的存儲器單元陣列的所述兩階段寫操作的一些代表性電壓。圖9J和9K顯示了用于圖9H的存儲器單元陣列的所述兩階段寫操作的一些代表性電壓。
[0112]1.用于單晶閘管SRAM單元的功率減小的寫操作
[0113]將“關斷”的單晶閘管存儲器單元“導通”的寫操作可以得益于前述的用于交叉耦合晶閘管SRAM單元的功率減小的寫操作。在以上寫操作說明中，連接到要寫為“導通”狀態的“關斷”晶閘管存儲器單元的位線保持為高，以確保晶閘管在寫操作脈沖持續期間接收最大寫電壓以“導通”晶閘管。一旦晶閘管“導通”，在晶閘管的位線保持為高的同時，新“導通” 的晶閘管傳導最大“導通”電流。這增大了寫操作過程中的功耗。更重要的是，字線必須從該行上的所有單元傳送走電流以使得這個電流可以非常大。這可能會導致由于線的電阻的沿字線的顯著壓降，并可能會導致在存儲器陣列中的不穩定。
[0114]這個情形可以借助在寫脈沖之前將到“關斷”晶閘管的位線預充電為高而得到改善，方式類似于圖9L中所示上述讀操作。圖9M是在圖9L的存儲器單元的多個位置的電壓的表示圖。在預充電后，關斷預充電以允許位線“浮動”，直到存儲器單元翻轉狀態。在該點，通過新“導通”晶閘管的電流將位線拉低(類似于讀操作)。隨著位線電壓下降，跨晶閘管的壓降減小，電流向最小保持電流下降。這有三個好處。首先，峰值電流降低，因為位線電壓在存儲器單元的內部電壓完全“導通”晶閘管之前開始下降。其次，現在的窄脈沖電流(圖9M中的 iThyL的形狀所示的)降低寫操作中消耗的功率。第三，由于從統計的角度來看，在不同的時間翻轉被寫入行中的多個單元，在字線中的峰值電流降低并在更大的時間間隔上擴展，進一步使得沿字線的不希望的電壓下降最小。
[0115]圖9N例示了用于單晶閘管單元的低功率寫操作，其中，相比于圖9L的，到字線和位線的連接相反。即，圖9N的存儲器單元具有連接到字線的陽極和連接到位線的陰極。圖90是在圖9N的存儲器單元的多個位置的電壓的表示圖。在這個示例中，在寫脈沖之前，到“關斷” 晶閘管的位線預充電為低(類似于讀操作)。隨后，關斷預充電路徑以允許位線“浮動”，直到存儲器單元翻轉狀態。在該點，通過新“導通”晶閘管的電流將位線拉高(類似于讀操作)。隨著位線升高，跨晶閘管的壓降減小，電流向最小保持電流下降。實現了與前段中所述相同的好處。首先，峰值電流降低，因為位線電壓在存儲器單元的內部電壓完全“導通”晶閘管之前開始升高。其次，現在的窄脈沖電流(圖90中的IThyL的形狀所示的)降低寫操作中消耗的功率。第三，由于從統計的角度來看，在不同的時間翻轉被寫入行中的多個單元，在字線中的峰值電流降低并在更大的時間間隔上擴展，進一步使得沿字線的不希望的電壓下降最小。
[0116]I1.集成電路結構及制造的說明
[0117]上述的存儲器單元可以使用現有的制造技術制造。
[0118]無需新的半導體制造操作，消除與新的工藝開發步驟相關的費用和復雜性。作為一個出發點，圖10例示了在當前通常使用的CMOS工藝中的基本步驟。圖10例示了采用p導電型襯底的公知的現有技術互補金屬氧化物半導體(CMOS)工藝。在隨后的討論中，圖10所示的過程在本文稱為“標準CMOS工藝。”過程始于絕緣材料的環形區域(未顯示)的形成，典型的是二氧化硅，用以在襯底中形成晶體管之前將半導體區域彼此隔離。(以下結合圖11論述此過程。)圖10例示了一個這樣的隔離區。隨后如步驟1所示，在P導電型硅襯底上生長一層二氧化硅，提供了場氧化物。
[0119]接下來，在步驟2中，利用傳統的半導體制造技術，在場氧化物上限定一層光致抗蝕劑(未顯示)，以實現在要形成N導電型阱的位置去除場氧化物。隨后，離子注入或其他公知的技術，將N導電型雜質注入襯底以限定N型阱。
[0120]如接下來步驟4所示，執行另一個掩模操作以露出襯底和要形成匪0S晶體管的位置。隨后在襯底的這個部分以及N型阱上形成柵極氧化物。在過程的這個階段的結構的外觀由步驟5顯示。如步驟6所示，在半導體的表面上沉積一層多晶硅。這個層最終將成為互補 M0S晶體管的柵極。使用另一個掩模操作，在要形成用于互補M0S晶體管的源極和漏極的位置蝕刻多晶硅層和柵極氧化物層以去除它們。該結構的外觀在步驟7顯示。接下來，在分離的操作中將用于形成的晶體管的源極和漏極的N導電型和P導電型雜質注入襯底中。這在步驟8顯示。
[0121]隨后在結構表面上沉積諸如二氧化硅或氮化硅的介電層，并蝕刻，以露出用于到源極和漏極的歐姆觸點的位置。這些操作在步驟9和10中顯示。如步驟11所示，隨后在結構表面上沉積例如鋁或其他導電材料的金屬層，以提供到源極和漏極以及柵極的電連接。最后，如步驟12所示，蝕刻金屬以提供到CMOS晶體管的金屬互連。
[0122]a.淺槽隔離
[0123]圖11例示了用于在集成電路中形成淺槽氧化物隔離區的公知過程。在本文許多圖中顯示了這些區域。例如，圖13中的區域111。如圖11所示的過程，以及類似的變化，通常稱為淺槽隔離，并優選于通常被稱為硅的局部氧化(L0C0S)以前的技術。在淺槽工藝中，在硅襯底的上表面形成二氧化硅的薄層，隨后是其上的氮化硅層。隨后使用光致抗蝕劑，以限定要形成淺槽的區域。氧化硅、氮化硅和光致抗蝕劑的復合層例示為圖11A中的單層170。在希望用于隔離區的位置蝕刻溝槽171到襯底中，如圖11B所示。隨后在化學機械平坦化之前氧化溝槽，用二氧化硅填充它。對于本發明的SRAM單元，稍作修改的傳統溝槽隔離工藝可任選地用于充當晶閘管陰極的隱埋N型阱之間更好的隔離。在此沉積共形氧化物或氮化物并各向異性刻蝕以在溝槽的側壁上形成二氧化硅的間隔層172。如果需要，將可任選的P導電型雜質173注入結構中以提供隱埋的P型區，用于改善在溝槽之間形成的“桶”的隔離。這個過程隨后是傳統溝槽填充和平坦化。
[0124]b.雙極型晶體管
[0125]接下來說明從上述基于晶閘管的SRAM單元的旁系發展。下述的SRAM單元優選采用雙極型晶體管，通常體現為由合并的PNP和NPN雙極型晶體管形成的晶閘管。為此，我們首先說明用于雙極型晶體管的優選實施方式和制造它的過程。圖12例示了使用CMOS工藝制造的雙極型晶體管/晶閘管的橫截面中的半導體結構。在此使用CMOS工藝制造雙極型晶體管對于優選實施例特別有利。這個方法實現了以高速雙極型SRAM在常用襯底上形成CMOS邏輯電路，例如提供用于這個邏輯電路的高速緩沖存儲器，無需更加復雜和昂貴的BiCMOS工藝技術。
[0126]圖12所示的結構包括具有淺槽隔離區111的P型襯底110。
[0127]圖12的橫截面中所示的環形淺槽隔離環繞襯底的區域121，其中布置了雙極型晶體管。沒有顯示的是在圖12中所示的一個的前面和后面的其他隔離區域的橫截面，它們將半導體的這個區域與芯片的其他部分隔離。隔離121限定了襯底中的“桶”的側面，具有由隱埋N導電型阱112限定的桶的底部。隱埋N導電型阱112優選地通過硅和溝槽隔離111注入襯底中。桶121電隔離形成于其中的有源或無源器件。
[0128]注意，在所示實施例中，可以通過延伸一部分隔離區111下面的N型層而構成到隱埋N導電型阱112的電觸點114,以接合更多的高摻雜N型區114,其從半導體表面提供到阱 112的電接觸。在可替換的實施例中，觸點11設置在環形溝槽隔離區111內。在隔離區121內也構成到隱埋N導電型阱112的這個接觸。
[0129]強摻雜的N型區115提供垂直雙極型晶體管的發射極，區域113提供基極，區域112 提供集電極。金屬觸點119、118和120分別提供到發射極、基極和集電極的電連接。區域117 是未使用的(虛擬)CM0S柵極區，用于限定圖12所示雙極型晶體管的各組件中的分離間隔。 以下結合附圖進一步論述這些虛擬柵極區的目的。
[0130]圖13是例示了制造圖11所示的半導體結構的過程中的步驟的流程圖。該過程開始于步驟125中的溝槽隔離區域的形成，如上結合圖11所述的。接下來，在步驟126中，執行相對于圖10所述的操作1和2。隨后如步驟127所示掩蔽并注入隱埋N型阱112。圖14A中更詳細地顯示了這個步驟，例示了光致抗蝕劑掩模114和N型阱注入，其最終將提供字線(或其他功能)。隨后執行步驟128以注入P型阱113,同樣如圖14B中所示的。
[0131]接下來，如步驟129所示，按照圖10中的每個步驟5、6和7執行形成場效應晶體管柵極的傳統CMOS工藝。在圖14C的例示中，因而形成的柵極包括柵極氧化物136、導電電極137 (典型的多晶硅)和氮化物間隔層138。柵極區包括殘余氮化硅138,其在以公知的方式掩蔽并蝕刻掉氮化層后仍然保留在柵極電極137的側壁上。
[0132]但在我們的過程中重要的是，由這個過程形成的FET柵極和柵極氧化物稍后不用作柵極電極。相反，柵極用于提供“硬掩模”，其稍后用于實現雙極型晶體管發射極和晶體管基極觸點的自對準摻雜。如圖14C所示的，光致抗蝕劑掩模134用于保護柵極區的一側，而發射極注入引入到柵極137的另一側。在與在相同集成電路上形成M0S晶體管的N型源極和漏極相同的操作中注入這個N導電型雙極型發射極115。注意，由柵極137形成的硬掩模提供了光致抗蝕劑134的左邊緣，在其定位中具有寬的容限，即這個左邊緣可以在柵極上的任何地方下垂，但仍然保護基極觸點區116免于遭受發射極115的N型摻雜劑。在下述的多個實施例中，使用“虛擬”柵極電極來限定不同區域之間的間隔。但會意識到，實際上不必形成柵極電極。相反，可以使用二氧化硅/氮化硅夾層結構，或其他層。使用柵極電極的一個優點是在與在集成電路上其他位置形成CMOS邏輯的柵極的相同過程操作中形成該電極。
[0133]參考圖14D，在圖13的步驟131，引入P型基極拾取注入116。由于使用發射極摻雜， 使用虛擬柵極實現光致抗蝕劑139的右邊緣的位置的大容限。雙極型基極連接如圖14中由基極觸點區116所示。傳統CMOS工藝隨后用于按照需要在多個區域中提供金屬電連接。以下例示了這些金屬連接的示例。
[0134] c.橫向雙極型晶體管
[0135]代替垂直雙極型晶體管，圖15例示了本發明的一個實施例，其中提供了橫向NPN雙極型晶體管。這通過使用相同的N型注入以另外形成圖15中的集電極區140來實現，在剛才上面所述的過程中由該N型注入形成發射極115。在所示的環形溝槽隔離的外部或在除了圖 15中所示的一個以外的橫截面的該區域內部形成到P型阱基極區的電觸點。
[0136]由于它們需要更多的襯底表面積，橫向雙極型晶體管具有增大的基極寬度，因此通常具有比垂直雙極型晶體管更差的性能。但在掩蔽步驟的數量是重要的一些應用中，橫向雙極型晶體管是有利的。
[0137]圖16例示了用于形成圖15中所示結構的過程。在圖16的情況下及本文所有后續附圖中，沒有說明形成溝槽隔離的步驟，但在圖中的流程圖所示的過程之前進行了。此外，這里不再說明諸如形成金屬觸點的CMOS工藝的常規步驟，如圖10所示的。
[0138] d.NMOS FET合并的雙極型晶體管
[0139]圖17A-17D例示了用于形成與垂直NPN雙極型晶體管合并的NM0S晶體管的過程。這個結構可以用于除了SRAMs之外的許多應用中，例如，壓控振蕩器、鎖相環電路、放大器等。 合并的PM0S和/或NM0S結構認識到，當我們使用標準的CMOS NFET/PFET自對準源極/漏極處理順序限定到雙極結型晶體管的表面連接(P+陽極，N+淺N-講連接，P+P-講連接)時，在BJT端子之間形成的由此產生的“非預期的FET”可以有利地用于增強BJT電路的操作-在本文所述的情形下，輔助如上所述的晶閘管的寫操作。
[0140]以如上所述相同的方式，圖17A例示了將成為NPN集電極的隱埋N型阱的注入，圖 17B是提供NPN基極的淺P型阱的注入。在圖17C中，已經形成FET柵極區，其起到掩模的作用， 用于匪0S源極和漏極的N型雜質的注入。如圖17D所示，該N型摻雜劑還形成垂直雙極型晶體管的發射極163和集電極觸點161。虛擬M0S柵極162建立在集電極觸點和發射極之間的分離。區域163和165是NM0S晶體管源極和漏極，具有(功能)柵極164。注入166提供到形成垂直 NPN晶體管的基極的P型區的連接。NPN集電極16 7由隱埋N型阱提供。
[0141] e.具有FET選擇晶體管的SRAM單元
[0142] 圖18A和18B例示了橫截面的SRAM單元，其電路原理圖在圖3B中示出。SRAM單元由兩對交叉耦合雙極型晶體管與耦合到字線的M0S選擇晶體管組成。圖18A中所示的結構形成于由淺槽隔離區隔離的一個桶中，而圖18B中所示的結構形成于相鄰的桶中。兩個桶之間的連接由在圖18A和18B的每一個的頂部顯示的金屬互連提供，并按照由它們之間的雙頭箭頭通常連接的來指示。在圖18A中，第一層金屬182提供的電源電壓VDD和PNP發射極區186之間的連接。第一金屬182的其他分離區域提供了在晶體管基極之間的連接188。隱埋N型阱區 184提供到NPN晶體管的發射極的連接。到這個隱埋N型阱的電連接由到圖左側的該區域185 的分離觸點提供，在此隱埋阱在溝槽隔離區下延伸。
[0143]第二層金屬181提供到淺N型阱的電連接，淺N型阱提供NPN晶體管186的基極和 NM0S選擇晶體管187的一個節點。第二層金屬181還提供在PNP晶體管188的基極與NM0S選擇晶體管189的另一個節點之間的另一個連接(在圖18A或18B未示出的橫截面中)。第三層金屬180提供到SRAM單元的位線連接，圖18A中所示的位線耦合到交叉耦合雙極型對中的一個，圖18中B所示的位線耦合到交叉耦合雙極型對中的另一個。圖19是SRAM單元的頂視圖， 例示了其在集成電路上的布局。
[0144]圖20A-20D例示了用于形成以上圖18和19所示SRAM單元的過程的更詳細部分。如圖20A所示，在形成隱埋N型阱以提供Vss連接后，通過光致抗蝕劑掩模PR中的開口注入P型阱。隨后，如圖20B所示，使用另一個掩模，執行N型注入以生成淺N型阱。如圖20C所示，在形成用于結構的雙極型(左)側的虛擬柵極區和用于結構的FET(右)側的功能柵極區后，用N導電型雜質在一個操作中注入NPN雙極型發射極極FET的N型源極和漏極。該步驟后，如圖20D 所示，執行適當的掩蔽以實現P型摻雜劑的注入，以形成雙極型(晶閘管)器件的其他電極。 這個步驟還在集成電路上的其他位置形成PFET源極和漏極。結果是緊湊的快速SRAM單元， 其使用FET作為選擇晶體管。[〇145] f.具有雙極型選擇晶體管的SRAM單元
[0146]圖21A和21B例示了 SRAM單元的橫截面，其中，將雙極型晶體管用作選擇晶體管。 (圖3A是這個單元的電路原理圖。)如同上面的圖中的，圖21A的橫截面中所示的器件形成于一個桶中，圖21B的橫截面中所示的器件形成于相鄰桶中，二者之間具有金屬互連。圖21A和 21B的左側部分對應于圖18A和18B中所述的雙極型結構(其中，M0S晶體管用作選擇晶體管)。圖21A和21B的右側部分例示了使用雙極型選擇晶體管代替圖18A和18B中所示的FET。 這些雙極型選擇晶體管對應于圖3A的電路原理圖中所示的那些。在圖21A和21B中，選擇晶體管是垂直NPN雙極型晶體管。發射極200、基極201和集電極202形成一個NPN選擇晶體管。強摻雜N導電型區域用于提供到隱埋N型阱202的連接，其還提供位線。當然，垂直PNP雙極型晶體管或橫向雙極型晶體管也可以用作選擇晶體管。
[0147]圖22中顯示了圖21A和21B的SRAM單元的頂視圖。可以使用相對于圖18及以下等等所述的工藝流程操作來制造SRAM單元。圖23A-23E中更詳細地顯示了具體掩蔽和注入步驟。 如圖23A所示，在形成淺槽隔離區后，注入深隱埋N型阱。隨后，如圖23B所示，在適當掩蔽操作后，執行淺P型阱注入。接下來，如圖23C所示，將淺N型阱僅注入到淺P型阱區之一的一部分中，從而為稍后的到P型阱的觸點留下空間。如圖23D所示，在集成電路上的其他位置形成虛擬FET柵極和功能FET柵極后，執行適當的掩蔽步驟，N型注入用于摻雜垂直NPN雙極型晶體管的發射極，以及襯底上其他位置的NM0S晶體管的源極和漏極。隨后，如圖23E所示，在另一個掩蔽步驟后，注入P型摻雜劑以形成PNP雙極信號晶體管的P型發射極以及位于襯底上其他位置的PM0S晶體管的源極和漏極。
[0148]e.深井中的SRAM單元
[0149]圖24例示了本發明的另一個實施例，其中，使用深N型阱形成SRAM單元結構。為了更有效地運作，雙極型SRAM單元優選高于標準邏輯核心電壓的電壓，如前所述。實現它的一個方法是使用如SRAM電源的較高電壓，例如Vdd1或得自于Vdd1的電壓，即使用目前的28納米設計規則的技術的約1.5-2.5伏特。圖24例示了另一個方案。在這種方案中，在襯底220中的深N型阱221中的深P型阱中形成SRAM單元。這允許負偏置P型阱222。借助雙極型選擇晶體管，這種方案允許字線驅動電路使用核心邏輯電平，例如，從〇伏特到1.0伏特的電壓擺動。 深強摻雜區223用于提供到深N型阱221的電接觸。首先引入深N型阱注入221，隨后摻雜P型阱222形成圖31中所示的結構。如上所述的半導體處理隨后可以形成SRAM單元。在過程的一個適當階段，重摻雜的注入用于提供到深N型阱221的連接223。
[0150]f.三晶體管SRAM單元
[0151]圖25是3晶體管SRAM單元的橫截面，其電路原理圖在圖8A中示出。這個單元具有交叉耦合NPN和PNP雙極型晶體管，它們在圖左側部分中示出。M0S選擇晶體管顯示在圖示的右偵k電源Vdd 230耦合到PNP晶體管的發射極，而地連接通過隱埋N型阱232耦合到NPN晶體管的集電極。字線233耦合到M0S晶體管的柵極，而位線234耦合到M0S晶體管的一個電極。第一層金屬中的連接235將PNP晶體管的N型基極耦合到M0S晶體管的另一個電極。在圖右側顯示了用于緊挨著所示SRAM單元的SRAM單元的字線236。
[0152]圖26是圖25中所示的3晶體管SRAM單元的布局的頂視圖。給與圖26中所示的對應于圖25中的區域的區域與圖25中的相同的參考標記。
[0153]g.四晶體管SRAM單元
[0154]圖27A和27B是在4晶體管SRAM單元的兩個位置的橫截面圖。該結構與相對于圖18 所述的幾乎相同。但與那個結構對比，圖27A和27B的結構使用隱埋N型阱240來提供字線，僅需要兩層金屬，而不是三層。圖4A中顯示了用于4晶體管單元的電路示意圖。位線(圖27B)和互補位線(圖27A)耦合到PNP雙極型晶體管的發射極242。標記“Ml”的箭頭說明了使用第一層金屬來提供在PNP晶體管的基極和NPN晶體管的集電極之間、及在NPN晶體管的基極和PNP 晶體管的集電極之間的交叉耦合。圖28是圖27A和27B中所示結構的頂視圖。
[0155]h.具有寫輔助FET的四晶體管SRAM單元
[0156]圖29A和29B例示了具有在前結合圖7中所示電路示意圖所述的額外寫輔助FET250的4晶體管SRAM單元的橫截面圖。寫輔助FET 250(圖7中的PMOS晶體管46A和46B)在導通時，將集電極短接到橫向PNP雙極型晶體管的基極。圖中還例示了上述的寫輔助電容器251 (圖7中的電容器47A和47B)。圖30是圖29A和29B中所示結構的頂視圖。
[0157]g.兩晶體管SRAM單元
[0158]圖31是兩個雙極型晶體管存儲器單元的橫截面圖，提供有寫輔助FET以按需要短接雙極型晶體管用于寫入數據。以上相關于圖9B論述了單元電路。圖31中的上PNP晶體管包括發射極281、基極282和集電極283,具有能夠短接發射極和集電極的柵極(PFET)284。類似地，下NPN晶體管包括集電極284、基極285和發射極286。柵極(NFET)可以短接發射極和集電極。注意，淺N型阱將PNP基極282交叉耦合到NPN集電極284,而P型阱將NPN基極285交叉耦合至IJPNP發射極281。隱埋N型阱288及其到第二層金屬的耦合289提供位線，而字線耦合到PNP 發射極。在字線在底部上的可替換的實施例中，字線耦合到NPN集電極。圖31中所示的結構可以使用相關于圖18所述的過程來制造。
[0159]1.制造工藝細節
[0160]圖32例示了在全部上述多個實施例中使用的制造工藝的細節。具體而言，使用 CMOS技術，用于M0S晶體管的柵極可以用于形成雙極型晶體管的過程中。使用CMOS技術來限定柵極區，不是用作柵極，這些區域可以用于限定多個雙極型晶體管區域的間隔。在圖32 中，第一“虛擬”柵極260用于設置在N型摻雜發射極261和附近的P型摻雜區262之間的間隔。 以類似的方式，另一個“虛擬”柵極263用于限定在用于阱的P型摻雜觸點區264與P型摻雜區 262之間的間隔。這個技術允許使用CMOS工藝技術來形成雙極型晶體管，但仍使得那些雙極型區域與集成電路中多個其他所希望的區域自對準。
[0161]圖33是例示了相關于以上附圖所述的垂直雙極型晶體管的典型摻雜劑濃度的曲線圖。該圖顯示了用于形成本發明的優選實施例中的雙極型晶體管的多個區域的凈摻雜。
[0162]出于說明和描述的目的提出了本發明的這個說明。其并非旨在是窮舉性的或者將本發明局限于所述的精確形式，按照以上的教導，許多修改和變化是可能的。選擇并說明了實施例以便最好地解釋本發明的原理及其實際應用。本說明使得本領域技術人員能夠在多個實施例中并借助適合于特定使用的多個修改來最好地利用并實踐本發明。本發明的范圍由以下權利要求限定。
【主權項】
1.一種用于形成雙極型SRAM存儲器單元的第一部分的方法，所述第一部分具有第一交 叉耦合雙極型晶體管對和用于從位線和字線存取所述第一交叉耦合雙極型晶體管對的存 取晶體管，所述方法包括:將相反導電類型摻雜劑引入到具有上表面的第一導電類型襯底中，從而限定位于所述 襯底的上表面下方的相反導電類型的第一區域[掩埋N型阱];形成延伸到所述襯底中至所述第一區域的、由絕緣材料構成的外圍區域[STI]，以限定 所述襯底的凹室，所述襯底的凹室與所述襯底的圍繞區電隔離；將第一導電類型摻雜劑引入到所述凹室中，以限定用于雙極型晶體管的第一導電類型 阱區[P型阱];將相反導電類型摻雜劑引入到所述凹室的第一部分中，以限定用于雙極型晶體管的相 反導電類型阱區[淺N型阱];形成間隔開的第一柵極隔離層和第二柵極隔離層并將第一柵極電極和第二柵極電極 疊蓋在所述凹室的相應的間隔開的區域上方，并且在相同的過程中形成第三柵極隔離層并 將第三柵極電極疊蓋在所述凹室之外；使用所述第一柵極電極、所述第二柵極電極和所述第三柵極電極作為掩膜，將另外的 第一導電類型摻雜劑和相反導電類型摻雜劑引入到所述凹室中，以限定用于所述第一交叉 耦合雙極型晶體管對的發射極區和集電極區、和在所述凹室之外的用于所述存取晶體管的 至少兩個有源區；以及形成電連接以進行以下連接:將字線連接到所述存取晶體管的所述有源區中的一個有源區；將第一位線連接到所述存取晶體管的所述有源區中的另一個有源區；以及將所述存取晶體管的另一個區域連接到在所述第一交叉耦合晶體管對之間的連接。2.—種用于形成雙極型SRAM存儲器單元的第一部分的方法，所述第一部分具有第一交 叉耦合雙極型晶體管對和用于從位線和字線存取所述第一交叉耦合雙極型晶體管對的第 一場效應晶體管，所述方法包括:將相反導電類型摻雜劑引入到具有上表面的第一導電類型襯底中，從而限定位于所述 襯底的上表面下方的相反導電類型的第一區域[掩埋N型阱];形成延伸到所述襯底中至所述第一區域的、由絕緣材料構成的外圍區域[STI]，以限定 所述襯底的凹室，所述襯底的凹室與所述襯底的圍繞區電隔離；將第一導電類型摻雜劑引入到所述凹室中，以限定用于雙極型晶體管的第一導電類型 阱區[P型阱];將相反導電類型摻雜劑引入到所述凹室的第一部分中，以限定用于雙極型晶體管的相 反導電類型阱區[淺N型阱];形成間隔開的第一柵極隔離層和第二柵極隔離層并將第一柵極電極和第二柵極電極 疊蓋在所述凹室的相應的間隔開的區域上方，并且在相同的過程中形成第三柵極隔離層并 將第三柵極電極疊蓋在所述凹室之外；使用所述第一柵極電極、所述第二柵極電極和所述第三柵極電極作為掩膜，將另外的 第一導電類型摻雜劑和相反導電類型摻雜劑引入到所述凹室中，以限定用于所述第一交叉 耦合雙極型晶體管對的發射極區和集電極區、和位于所述凹室之外的用于所述第一場效應晶體管的源極和漏極；以及形成電連接以進行以下連接:將字線連接到所述第一場效應晶體管的柵極電極；將第一位線連接到所述第一場效應晶體管的源極和漏極中的一個；以及 將所述第一場效應晶體管的源極和漏極中的另一個連接到在所述第一交叉耦合晶體 管對之間的連接。3.根據權利要求2所述的方法，用于進一步形成所述雙極型SRAM存儲器單元的第二部 分，所述第二部分具有第二交叉耦合雙極型晶體管對和用于從互補位線和所述字線存取所 述第二交叉耦合雙極型晶體管對的第二場效應晶體管，所述方法包括:在與權利要求1相同的步驟中，在所述第一導電類型襯底的、相鄰于所述第一交叉耦合 雙極型晶體管對和所述第二場效應晶體管的電隔離區中，形成所述第二交叉耦合雙極型晶 體管對和所述第二場效應晶體管；以及 形成電連接以進行以下連接:將所述字線連接到所述第二場效應晶體管的柵極電極；將所述互補位線連接到所述第二場效應晶體管的源極和漏極中的一個；將所述第二場效應晶體管的源極和漏極中的另一個連接到在所述第二交叉耦合晶體 管對之間的連接。4.根據權利要求3所述的方法，其中，所述方法進一步包括以下步驟:在所述第一場效應晶體管的源極和漏極中的另一個與所述第二交叉耦合雙極型晶體 管對之間形成第一連接；以及在所述第二場效應晶體管的源極和漏極中的另一個與所述第一交叉耦合雙極型晶體 管對之間形成第二連接。5.根據權利要求4所述的方法，其中:所述第一交叉耦合雙極型晶體管對和所述第二交叉耦合雙極型晶體管對中的每一個 都包括一個NPN雙極型晶體管和一個PNP雙極型晶體管；所述第一連接將第一對中的所述PNP雙極型晶體管的基極區連接到第二對中的所述 PNP晶體管的集電極區；以及所述第二連接將第二對中的所述PNP晶體管的基極區連接到第一對中的所述PNP晶體 管的集電極區。6.根據權利要求3所述的方法，其中，不構成到所述第一柵極電極和第二柵極電極中的 任意一個的電連接。7.根據權利要求3所述的方法，其中，雙極型SRAM存儲器單元的第一部分與所述雙極型 SRAM存儲器單元的第二部分對準以使得所述字線直接跨過每一個單元而延伸，并由所述第 三柵極電極提供。8.根據權利要求2所述的方法，其中:由絕緣材料構成的所述外圍區域不延伸穿過位于所述襯底的上表面下方的相反導電 類型的第一區域;并且位于所述襯底的上表面下方的相反導電類型的第一區域在形成于相同第一導電類型 襯底上的、鄰接的雙極型SRAM存儲器單元下方延伸，從而實現將公共電壓源提供給所述鄰接的雙極型SRAM存儲器單元。9.一種用于形成雙極型SRAM存儲器單元的第一部分的方法，所述第一部分具有第一交 叉耦合雙極型晶體管對和用于從位線和字線存取所述第一交叉耦合雙極型晶體管對的第 一存取雙極型晶體管，所述方法包括:將相反導電類型摻雜劑引入到具有上表面的第一導電類型襯底中，從而限定位于所述 襯底的上表面下方的相反導電類型的第一區域[掩埋N型阱];形成延伸到所述襯底中至所述第一區域的、由絕緣材料構成的外圍區域[STI]，以限定 所述襯底的凹室，所述襯底的凹室與所述襯底的圍繞區電隔離；將第一導電類型摻雜劑引入到所述凹室中，以限定用于雙極型晶體管的第一導電類型 阱區[P型阱];將相反導電類型摻雜劑引入到所述凹室的第一部分中，以限定用于雙極型晶體管的相 反導電類型阱區[淺N型阱];形成間隔開的第一柵極隔離層和第二柵極隔離層并將第一柵極電極和第二柵極電極 疊蓋在所述凹室的相應的間隔開的區域上方，并且在相同的過程中形成第三柵極隔離層和 第四柵極隔離層，并將第三柵極電極和第四柵極電極疊蓋在所述凹室之外；使用所述第一柵極電極、所述第二柵極電極、所述第三柵極電極和所述第四柵極電極 作為掩膜，將另外的第一導電類型摻雜劑和相反導電類型摻雜劑引入到所述凹室中，以限 定用于所述第一交叉耦合雙極型晶體管對的發射極區和集電極區、和位于所述凹室之外的 用于第一存取雙極型晶體管的發射極和集電極；以及 形成電連接以進行以下連接:將字線連接到所述第一存取雙極型晶體管的基極電極；將第一位線連接到所述第一存取雙極型晶體管的發射極和集電極中的一個；以及 將所述第一存取雙極型晶體管的發射極和集電極中的另一個連接到在所述第一交叉 耦合晶體管對之間的連接。10.根據權利要求9所述的方法，用于進一步形成所述雙極型SRAM存儲器單元的第二部 分，所述第二部分具有第二交叉耦合雙極型晶體管對和用于從互補位線和所述字線存取所 述第二交叉耦合雙極型晶體管對的第二存取雙極型晶體管，所述方法包括:在與權利要求8相同的步驟中，在所述第一導電類型襯底的、相鄰于所述第一交叉耦合 雙極型晶體管對和所述第一存取雙極型晶體管的電隔離區中，形成所述第二交叉耦合雙極 型晶體管對和所述第二存取雙極型晶體管；以及 形成電連接以進行以下連接:將所述字線連接到所述第二存取雙極型晶體管的基極電極；將所述互補位線連接到所述第二存取雙極型晶體管的發射極和集電極中的一個； 將所述第二存取雙極型晶體管的發射極和集電極中的另一個連接到在所述第二交叉 耦合晶體管對之間的連接。11.根據權利要求10所述的方法，其中，所述方法進一步包括以下步驟:在所述第一存取雙極型晶體管的發射極和集電極中的另一個與所述第二交叉耦合雙 極型晶體管對之間，形成第一連接；以及在所述第二存取雙極型晶體管的發射極和集電極中的另一個與所述第一交叉耦合雙極型晶體管對之間，形成第二連接。12.根據權利要求11所述的方法，其中:所述第一交叉耦合雙極型晶體管對和所述第二交叉耦合雙極型晶體管對中的每一個 都包括一個NPN雙極型晶體管和一個PNP雙極型晶體管；所述第一連接將第一對中的所述PNP雙極型晶體管的基極區連接到第二對中的所述 PNP晶體管的集電極區；以及所述第二連接將第二對中的所述PNP晶體管的基極區連接到第一對中的所述PNP晶體 管的集電極區。13.根據權利要求9所述的方法，其中，不構成到所述第一柵極電極、第二柵極電極、第 三柵極電極和第四柵極電極中的任意一個的電連接。14.根據權利要求10所述的方法，其中，雙極型SRAM存儲器單元的所述第一部分與所述 雙極型SRAM存儲器單元的所述第二部分對準以使得所述字線直接跨過每一個單元而延伸， 并由到所述第一存取雙極型晶體管和所述第二存取雙極型晶體管中的每一個的發射極和 集電極中的一個的電連接提供。15.根據權利要求2所述的方法，其中:由絕緣材料構成的所述外圍區域不延伸穿過位于所述襯底的上表面下方的相反導電 類型的第一區域;以及位于所述襯底的上表面下方的相反導電類型的第一區域在形成于相同第一導電類型 襯底上的、鄰接的雙極型SRAM存儲器單元下方延伸，從而實現將公共電壓源提供給所述鄰 接的雙極型SRAM存儲器單元。16.—種半導體結構，用于交叉耦合的PNP雙極型晶體管和NPN雙極型晶體管和鄰接的 存取晶體管，所述半導體結構包括:具有上表面的第一導電類型半導體襯底；隔離區，所述隔離區從所述上表面延伸到所述襯底中，并限定由第一導電類型半導體 材料構成的鄰接的第一凹室和第二凹室，所述第一凹室和所述第二凹室中的每一個都具有 上表面并延伸到位于所述凹室的底部的相反導電類型的掩埋層；在所述第一凹室中，包括如下特征:相反導電類型的淺阱區在所述凹室的第一部分上方從所述上表面延伸到所述凹室中， 但不在所述凹室的第二部分上方延伸，也不延伸到所述掩埋層；第一場效應晶體管柵極布置在所述第一部分的特定部分和所述第二部分的某些部分 上方；第二場效應晶體管柵極與所述第一場效應晶體管柵極間隔開，所述第二場效應晶體管 柵極僅布置在所述第一部分的一些部分上方；第一導電類型的第一區域和第二區域布置在所述第一柵極的相對側和所述第二場效 應晶體管柵極的第一側上；相反導電類型的第一區域布置在所述第二柵極的相對側上；在所述第二凹室中，包括如下特征:存取晶體管耦合到所述交叉耦合的PNP雙極型晶體管和NPN雙極型晶體管；以及電連接，所述電連接到布置在所述第一柵極的相對側和所述第二場效應晶體管柵極的第一側上的所述第一導電類型的第一區域和第二區域中的每一個，和到布置在所述第二柵 極的相對側上的相反導電類型的第一區域。17.根據權利要求16所述的半導體結構，其中，所述存取晶體管包括場效應晶體管，所 述場效應晶體管包括:第三場效應晶體管柵極，所述第三場效應晶體管柵極布置在所述第二凹室的特定部分 上方；以及相反導電類型的第二區域和第三區域，所述相反導電類型的第二區域和第三區域布置 在所述第三場效應晶體管柵極的相對側上。18.根據權利要求17所述的半導體結構，進一步包括:字線，所述字線連接到所述第三場效應晶體管柵極；位線，所述位線連接到所述相反導電類型的第二區域和第三區域中的一個；以及在所述相反導電類型的第二區域和第三區域中的另一個與所述相反導電類型的第一 區域之間，提供電連接。19.根據權利要求16所述的半導體結構，其中，所述存取晶體管包括雙極型晶體管，所 述雙極型晶體管包括:第四場效應晶體管柵極和第五場效應晶體管柵極，所述第四場效應晶體管柵極和第五 場效應晶體管柵極布置在所述第二凹室的間隔開的區域上方；第一導電類型的第三區域，所述第一導電類型的第三區域布置在所述第四場效應晶體 管柵極與第五場效應晶體管柵極之間；以及相反導電類型的第四區域和第五區域，所述相反導電類型的第四區域和第五區域布置 在第四場效應晶體管柵極和第五場效應晶體管柵極的相對側上，所述第五區域延伸到所述 襯底中以接觸所述掩埋層。20.根據權利要求19所述的半導體結構，進一步包括:字線，所述字線連接到布置在所述第四場效應晶體管柵極與第五場效應晶體管柵極之 間的、所述第一導電類型的第三區域；位線，所述位線連接到所述相反導電類型的第五區域；以及電連接，所述電連接在所述相反導電類型的第四區域與所述相反導電類型的第一區域 之間。
【文檔編號】G11C7/00GK106030713SQ201580010863
【公開日】2016年10月12日
【申請日】2015年9月25日
【發明人】H·欒, B·貝特曼, V·阿克賽爾拉德, C·程, C·謝瓦利爾
【申請人】克勞帕斯科技有限公司