高可靠性非易失性半導體存儲裝置及其數據抹除方法
【專利摘要】本發明提供一種抑制因數據重寫造成的可靠性的劣化的非易失性半導體存儲裝置及其數據抹除方法。本發明的快閃存儲器的抹除方法包括：將控制柵極保持為0V，對P井(14)施加高電壓的抹除脈沖(Ps)，由此從浮動柵極使電子釋放至P井(14)后，再次將控制柵極保持為0V，將電壓比抹除脈沖(Ps)低的弱抹除脈沖(Pw)施加至P井(14)。
【專利說明】
高可靠性非易失性半導體存儲裝置及其數據抹除方法
技術領域
[0001] 本發明設及一種反及（NAND)型或者或非（NOR)型快閃存儲器的可靠性，且設及提 供一種即使反復進行寫入抹除，可靠性劣化也較少的高可靠性非易失性半導體存儲裝置及 其數據抹除方法。
【背景技術】 陽00引圖1表示NAND快閃存儲器的單元陣列（cell array)的概略剖視圖，圖2表示該單 元陣列的等效電路。在P型娃基板10內形成有N井（well) 12,在N井12內形成有P井14。 在P井14內，形成有構成NAND串（string)的多個晶體管。1個NAND串具有：串聯連接的 多個記憶單元；源極線選擇晶體管，連接于記憶單元的其中一個端部；比特線選擇晶體管， 連接于另一個端部。圖1中，示出了記憶單元的控制柵極（字線札1、胖1^2'''札11)20、源極線 側選擇晶體管的選擇柵極22、比特線側選擇晶體管的選擇柵極24。在P井14內，沿行方向 形成有多個此種NAND串，1個P井14內的NAND串構成1個區塊。
[000引源極線化電連接于源極線選擇晶體管的η-擴散區域（源極區域）23,比特線化 電連接于比特線選擇晶體管的η-擴散區域（漏極區域）23。而且，在Ρ井14內，形成有接 觸部用的Ρ+擴散區域26,在Ν井12內，形成有η+擴散區域27,運兩個Ρ+擴散區域26、η+ 擴散區域27通過Ν井/Ρ井的共用接觸部28而連接。如后所述，當進行所選擇的區塊的抹 除時，經由Ν井/Ρ井的共用接觸部28來施加 Ρ井的高電壓的抹除脈沖。
[0004] 參照圖2,沿與NAND串交叉的行方向形成有多條字線WLl、WL2'''WLn，各字線WL共 同連接于行方向的對應的記憶單元的控制柵極20。選擇柵極線SGS共同連接于行方向的源 極線選擇晶體管的選擇柵極22,選擇柵極線DSG共同連接于行方向的比特線選擇晶體管的 選擇柵極24。當通過選擇柵極線SGS導通源極線選擇晶體管時，NAND串電連接源極線化， 當通過選擇柵極線DSG導通比特線選擇晶體管時，NAND串電連接比特線化。
[0005] 圖3表示NAND快閃存儲器抹除動作時的抹除選擇區塊內各節點（node)的電壓波 形。節點N1表示N井/P井的共用接觸部28, N2表示源極線化的接觸部用的η-擴散區域 23, Ν3表示源極線側選擇晶體管的選擇柵極22, Μ表示同一區塊內的字線（控制柵極）20， Ν5表示比特線側選擇晶體管的選擇柵極24，Ν6表示比特線化的接觸部用的擴散區域的波 形。另外，非選擇區塊中，Ν4成為與抹除選擇區塊內的Ν3或Ν5同樣的波形。
[0006] NAND快閃存儲器，W區塊為單位進行數據抹除。此時，將所選擇的區塊的字線設 為0V或比P井低的電壓，對形成記憶單元陣列的P井14施加長條型的正電壓抹除脈沖Ps， 施加抹除脈沖Ps后，P井14的電位恢復到ον。此時，各節點N2、N3、N5、N6通過與P井14 的電容禪合而自動升壓。在抹除后，通過校驗（verify)讀出，而判定選擇區塊內記憶單元 的闊值是否為特定值W下。若區塊內的所有單元的闊值為特定值W下，則抹除動作完成，但 若有一部分單元（cell)的闊值為特定值W上，則再次施加抹除脈沖Ps，進行再次校驗讀出 (如專利文獻1)。
[0007] 寫入時，P井14設為0V，對所選擇的字線給予高電壓。對比特線化給予0V或正 電位，在ον的情況下，選擇單元的娃表面成為ον,自娃基板朝向浮動柵極流動有電子穿隧 電流。由此，單元的闊值變得高于某規定值。
[0008] NAND快閃存儲器中，為提高集成度，提出Ξ維構成記憶單元陣列的方案（非專利 文獻1、非專利文獻2、非專利文獻3)。例如，從娃基板沿垂直方向形成作為通道區域發揮功 能的多晶娃的柱，沿著該多晶娃的柱形成多個控制柵極。在控制柵極與通道部之間，形成用 于蓄積電荷的層。
[0009] 現有技術文獻
[0010] 專利文獻
[0011] 專利文獻1 :日本專利特開2012-027979號公報
[0012] 非專利文獻1 :超高密度NAND快閃存儲器中的使用TCAT(兆百萬比特單元陣列 晶體管）技術的垂直單元陣列（Vertical Cell Array using TCAT(Ter油it Cell Array Transistor)Technology for Ultra High Density NAND Flash Memory), Jaehonn Jang et.al, 2009化SI 研討會論文的技術文摘（2009Symposium on VLSI Technology Digest of Technical Papers), pl92-193
[0013] 非專利文獻2:超高密度快閃存儲器中的使用沖孔與插塞工藝的位成本可擴 展技術（Bit Cost Scalable Technology with Punch and Plug Process for Ultra Hi曲 Density Flash Memoir), H. Tanaka et. al, 2007化SI 研討會論文的技術文摘 (2007Symposium on VLSI Technology Digest of Technical Papers), P14-15
[0014] 非專利文獻3:采用分頁比特線布局W及高效二進位和MiLC(最小增量 層成本）階梯接觸部的高擴展性8層垂直柵極3D NAND(A化曲Seal油le8-layer Vertical Gate 3D NAND with Split-page Bit Line Layout and Efficient Bin曰ry-sum MiLC(Minim曰1 Increments! Layer Cost)St曰ire曰se Cont曰cts), Shin-Hung et. al, IEDM12-21, P2. 3. 1-2. 3. 4
【發明內容】
[0015] 現有的NAND快閃存儲器，若反復進行寫入/抹除，會引起浮動柵極下的氧化膜的 膜質劣化，多會發生因數據讀出時的闊值分布寬度增大造成寫入不良情況、或者數據寫入 后的放置時的數據變化等不良情況。由此，數據重寫次數存在限制，當次數達限制W上，存 在可靠性無法保證的問題。氧化膜劣化因素存在若干個，已判明1個因素為：在對P井施加 抹除脈沖后，直至轉為寫入為止的期間存在氧化膜劣化。在對P井施加抹除脈沖后，改變直 至對字線施加寫入脈沖為止的間隔來反復進行數據重寫，將對單元的I-V特性進行測定時 的測定結果示于圖4(A)與4度）。具體而言，對于從抹除到寫入為止的間隔，準備0. 05秒 (實線）與0. 5秒（虛線）運兩種，圖4 (A)表示初始的I-V特性，圖4度）表示3000次數據 重寫后的I-V特性。由該圖表可知，在3000次數據重寫后的I-V特性中，與初始的I-V特 性相比，0.5秒間隔的情況的變化更大。即，若從抹除到寫入為止的間隔變長，則娃介面的捕 獲能級增加，由此，I-V特性的控制柵極電位依存性減小。因而，可認為抹除脈沖施加后的 放置會引起氧化膜劣化。此種氧化膜劣化會使微細化的記憶單元的可靠性發生劣化，導致 可保持可靠性的數據重寫次數減少。
[0016] 本發明目的在于解決此種W往問題，提供一種抑制因數據重寫造成的可靠性劣化 的非易失性半導體存儲裝置。
[0017] 抹除脈沖施加后的校驗讀出期間，氧化膜會發生劣化。因此本發明優選方案中，在 各抹除脈沖施加后立即施加另一弱抹除脈沖。本發明優選方案，弱抹除脈沖設定成，將選擇 區塊的字線設為0V或比P井低的正電壓，對P井施加的正電壓低于通常的抹除脈沖。若P 井電位設定得較低，則不會有從浮動柵極朝娃基板流動的電子的穿隧電流。因而，記憶單元 的闊值不會發生變化。通過施加弱抹除脈沖，能抑制氧化膜可靠性劣化。
[0018] 在本發明的更佳方案中，非易失性半導體存儲裝置將控制柵極設為0V或正的比P 井低的電壓，對記憶單元陣列下的N井與P井施加正的抹除脈沖，從浮動柵極（電荷蓄積 層）將電子釋放至娃基板后，再次將控制柵極設為0V或比P井低的正電壓（同上），對N井 與P井施加電壓比起初的抹除脈沖低的正的脈沖，將運兩次脈沖施加設為一個組合，當需 要施加下次抹除脈沖時，施加運兩個脈沖。優選為，在抹除脈沖施加后的對N井與P井施加 的脈沖中，避免引起從浮動柵極朝向娃基板的電子釋放。
[0019] 在更優選方案中，其中：將控制柵極設為0V，對記憶單元陣列下的N井與P井施加 正的抹除脈沖，從浮動柵極將電子釋放至娃基板后，在相同的脈沖施加過程中，降低給予N 井與P井的脈沖峰值。此時，也通過在中途降低給予N井與P井的電位，避免引起從浮動柵 極朝向娃基板的電子釋放。
[0020] 在更優選方案中，將控制柵極設為0V，對記憶單元陣列下的N井與P井施加正的抹 除脈沖，從浮動柵極將電子釋放至娃基板后，在相同的脈沖施加過程中，從0V開始提高控 制柵極電位，在結束對N井與P井的正的抹除脈沖施加的同時，使控制柵極電位恢復到0V。 此時，通過在中途從0V開始提高控制柵極的電位，避免引起從浮動柵極朝向娃基板的電子 釋放，且避免引起從娃基板朝向浮動柵極的電子注入。
[0021] 本發明能夠較W往抑制因反復數據重寫引起的柵極氧化膜劣化，由此能增加可保 持可靠性的數據重寫次數。
【附圖說明】
[0022] 圖1是NAND快閃存儲器的單元陣列部的結構概略剖視圖；
[0023] 圖2是NAND快閃存儲器的等效電路圖；
[0024] 圖3表示在現有的NAND快閃存儲器中，抹除脈沖施加時的各節點的電壓波形的 圖；
[0025] 圖4 (A)、圖4度）表示從記憶單元的I-V特性的抹除到寫入為止的間隔依存性的圖 表，圖4(A)是表示初始的I-V特性的圖表，圖4度）是表示3000次數據重寫后的I-V特性 的圖表；
[0026] 圖5表示本發明實施例的NAND快閃存儲器的整體結構的一例的方塊圖；
[0027] 圖6是本發明實施例的快閃存儲器的抹除動作流程圖；
[002引圖7是通過本發明第1實施例而施加的抹除脈沖的波形圖；
[0029] 圖8是通過本發明第2實施例而施加的抹除脈沖的波形圖；
[0030] 圖9是通過本發明第3實施例而施加的抹除脈沖的波形圖；
[0031] 圖10是表示抹除時的電子的流動的記憶單元的剖視圖； 陽03引圖11是抹除脈沖施加時的能帶圖化and diagram);
[0033] 圖12是W往例的抹除脈沖施加后的能帶圖；
[0034] 圖13是在本發明的實施例的抹除脈沖施加后施加弱抹除脈沖時的能帶圖；
[0035] 圖14是本發明第4實施例的快閃存儲器的抹除動作流程圖；
[0036] 圖15是對可適用本發明的Ξ維NAND快閃存儲器的記憶單元陣列的結構進行說明 的概略剖視圖；
[0037] 圖16 (A)、圖16做是對立維NAND快閃存儲器，在抹除時對記憶單元陣列的通道部 施加高電壓的方法進行說明的圖；
[003引圖17是通過本發明第5實施例而施加的抹除脈沖的波形圖；
[0039] 圖18是通過本發明第6實施例而施加的抹除脈沖的波形圖； W40]圖19是通過本發明第7實施例而施加的抹除脈沖的波形圖；
[0041] 圖20是適用本發明的NOR快閃存儲器的單元陣列部的結構概略剖視圖。 陽0創 附圖標記說明：
[0043] 10 :P型娃基板；
[0044] 12:N 井；
[0045] 14 :P 井；
[0046] 20 :控制柵極（字線）；
[0047] 20A、32、32-1 ~32-n、300 :控制柵極；
[0048] 22 :源極線側選擇晶體管的選擇柵極； W例 23 :n-擴散區域；
[0050] 24 :比特線側選擇晶體管的選擇柵極； 陽05U 26:p+擴散區域； 陽05引 27:n+擴散區域；
[0053] 28 :N井/P井的共用接觸部； 陽054] 30 :通道部； 陽〇5引 34 :0N0結構（電荷蓄積層）；
[0056] 36、38:選擇柵極；
[0057] 40 :比特線接觸部； 陽05引 42 :源極線接觸部；
[0059] 100 :快閃存儲器； W60] 110:存儲器陣列； 陽06U 120 :輸入/輸出緩沖器； 陽0創 130 :地址寄存器； 陽〇6引 140 :數據寄存器；
[0064] 150 :控制器； 陽0化]160 :字線選擇電路；
[0066] 170 :頁面緩沖器/讀出電路；
[0067] 180 :列選擇電路； W側 190 :內部電壓產生電路； W例 200 :系統時脈產生電路；
[0070] 310 :浮動柵極； 陽0川 320:氧化膜； 陽0巧 Αχ :行地址信息； 陽〇7引 Ay :列地址信息；
[0074] BL :比特線； 陽0巧]C1、C2、C3 :控制信號；
[0076] N1 ~N6 :節點；
[0077] Ps :抹除脈沖（抹除電壓）； 陽〇7引 Pw :弱抹除脈沖（抹除電壓）； 陽0巧]S100、S102、S104、S106、S108、S110、S112、S114、S200、S202、S204、S206、S208、 S210、S212、S214 :步驟；
[0080] SGS :選擇柵極線； 陽0川 DSG:選擇柵極線； 陽0間 SL :源極線；
[0083] tl、t2:時刻；
[0084] Ts :脈沖間隔； 陽0化]Vers:抹除電壓；
[0086] 化gm :編程電壓；
[0087] 化ass :通過電壓；
[0088] 化ead:讀出電壓；
[0089] WL1 ~WLn:字線。
【具體實施方式】
[0090] W下參照附圖詳細說明本發明實施方式。應留意的是，附圖中，為了便于理解而強 調表示各部分，與實際元件的比例并不相同。 陽0川圖5是本實施例NAND快閃存儲器的一結構例的區塊圖。快閃存儲器100包括：存 儲器陣列110,形成有排列成矩陣狀的多個記憶單元；輸入/輸出緩沖器120,連接于外部輸 入/輸出端子1/0,保持輸入/輸出數據；地址寄存器130,接收來自輸入/輸出緩沖器120 的地址數據；數據寄存器140,保持輸入/輸出的數據；控制器150,生成控制信號C1、C2、C3 等，該控制信號C1、C2、C3等是基于來自輸入/輸出緩沖器120的命令數據及外部控制信號 (未圖示的忍片使能或地址鎖存使能等）來控制各部分；字線選擇電路160,對來自地址寄 存器130的行地址信息Αχ進行解碼，并基于解碼結果來進行區塊的選擇及字線的選擇等； 頁面緩沖器/讀出（sense)電路170,保持經由比特線而讀出的數據，或者經由比特線來保 持編程數據等；列選擇電路180,對來自地址寄存器130的列地址信息Ay進行解碼，并基于 該解碼結果來進行比特線的選擇等；內部電壓產生電路190,生成用來進行數據的讀出、編 程（寫入）及抹除等所需的電壓（編程電壓化gm、通過（pass)電壓化ass、讀出電壓化eat 抹除電壓Vers(包括抹除電壓Ps、Pw)) 及系統時脈（system clock)產生電路200,產生 內部系統時脈CLK。
[0092] 存儲器陣列110如圖2所示，包含將多個記憶單元串聯連接而成的NAND串。記憶 單元具有金屬氧化物半導體（Metal Oxide Semicon化ctor，簡稱MO巧結構，該MOS結構包 括：形成在P井內的作為n+擴散區域的源極/漏極；形成在源極/漏極間的通道上的穿隧 氧化膜；形成在穿隧氧化膜上的浮動柵極（電荷蓄積層）；W及經由介電質膜而形成在浮動 柵極上的控制柵極。典型的是，當在浮動柵極中蓄積有正電荷時，即，當寫入有數據"1"時， 闊值處于負狀態，記憶單元在控制柵極為0V時導通。當在浮動柵極中蓄積有電子時，即，當 寫入有數據"0"時，闊值轉變為正，記憶單元在控制柵極為0V時斷開。但是，記憶單元并不 限于存儲單個比特，也可存儲多個比特。 柳9引表1
[0094]
[0095] 表1是表示在快閃存儲器的各動作時施加的偏壓的一例的表。在讀出動作時，對 比特線施加特定正電壓，對所選擇的字線施加特定電壓（例如0V)，對非選擇字線施加通過 電壓化ass (例如4. 5V)，對選擇柵極線DSG、SGS施加正電壓（例如4. 5V)，使比特線選擇晶 體管TD、源極線選擇晶體管TS導通，對共用源極線施加0V。在編程（寫入）動作時，對所 選擇的字線施加高電壓的編程電壓化gm(15V~20V)，對非選擇的字線施加中間的通過電 壓（例如10V)，使比特線選擇晶體管TD導通，使源極線選擇晶體管TS斷開，并將與"0"或 "1"的數據相應的電位供給至比特線GBL。
[0096] 在抹除動作時，對區塊內的被選擇的字線即控制柵極施加特定電壓（例如0V)，對 P井施加高電壓（例如20V)的抹除脈沖，將浮動柵極的電子抽出至基板，由此W區塊為單位 來抹除數據。后文對本實施例的抹除動作的詳情進行敘述。
[0097] 接著說明本發明第1實施例的抹除動作。本實施例優選方案中，為更有效進行記 憶單元的數據抹除，使用增量步進脈沖抹除（Incremental St巧Pulse化ase，簡稱IS陽） 方式。該方式是對所選擇區塊的記憶單元施加抹除脈沖，接著進行判定被抹除的記憶單元 (W下稱抹除單元）的闊值是否合格的校驗，若判定不合格，則施加比前次高的抹除脈沖， 進行下個校驗，并反復進行抹除脈沖的施加，直至最終判定區塊內所有抹除單元合格為止。
[0098] 圖6是第1實施例的抹除動作流程。控制器150收到抹除命令開始抹除動作 (S100)。字線選擇電路160選擇要抹除的區塊（S102)，對所選擇區塊的字線施加0V (S104)， 且將由內部電壓產生電路190生成的抹除脈沖Ps經由N井/P井的共用接觸部28 (參圖1) 施加至P井14及N井12 (S106)。抹除脈沖Ps的施加例如通過控制器150所控制的抹除脈 沖施加電路執行。
[0099] 圖7是通過第1實施例而施加的抹除脈沖等波形。此處各節點N1~N6與圖3各 節點相同。在節點N1處，當抹除脈沖Ps施加至P井14時，其他節點N2、N3、N5、N6的電位 因與P井的電容禪合而自動升壓，當抹除脈沖Ps的施加結束時，節點N2、N3、N5、N6的電位 也下降到抹除前的電壓（例如0V)。 陽100] 第1實施例中，在施加抹除脈沖Ps后立即施加弱抹除脈沖Pw(S108)。弱抹除脈沖 Pw是與施加抹除脈沖Ps時同樣地，經由N井/P井的共用接觸部28來對P井與N井給予特 定正電位，且將選擇區塊的控制柵極（選擇字線）設為0V。弱抹除脈沖Pw與抹除脈沖Ps 的不同點在于，使對P井給予的電位低于抹除時。而且，弱抹除脈沖Pw的期間可比抹除脈 沖Ps短，該期間為不會從浮動柵極朝向娃基板側進行電子釋放的大小。 陽101] 在抹除時，對P井14給予充分的高電壓，且將控制柵極設為0V，由此，浮動柵極正 下方的氧化膜變成高電場，從浮動柵極朝娃基板側流動有電子的穿隧電流。弱抹除脈沖Pw 將對P井14給予的電位設定得較低，W免流動有從浮動柵極朝向娃基板側的電子的穿隧電 流。抹除脈沖Ps施加之后立即施加另一脈沖時的脈沖間隔Ts越短越好。例如，較為理想 的是，抹除脈沖Ps與弱抹除脈沖Pw的脈沖間隔Ts設為0. 5秒W內。
[0102] 在弱抹除脈沖Pw施加后，進行用于檢測抹除單元的闊值是否為特定值W下的抹 除校驗的讀出（S110)。抹除校驗是在通常的讀出動作時的偏壓條件下進行。若抹除單元為 特定闊值W下，則判定合格，因此抹除脈沖的施加結束。若抹除單元為特定闊值W上，則判 定不合格（S112)，此時生成對前次抹除脈沖Ps的電壓增加了 Δ V的抹除脈沖Ps，將抹除脈 沖Ps施加至選擇區塊。弱抹除脈沖Pw的電壓也可始終固定，但當抹除脈沖Ps的電壓增加 時，也可與此相應地，W比前次大ΔΥ的方式生成。
[0103] 接著配合圖8說明本發明第2實施例的抹除動作，在抹除脈沖Ps的施加過程中， 從浮動柵極將電子釋放至娃基板后，使脈沖的電位設定發生變化。目P，從中途降低對P井14 給予的電位。在此期間，選擇區塊的字線仍被固定為0V。通過降低P井14的電位，從而與 第1實施例時同樣，W減小P井14與控制柵極間的電位差，且電子不會從浮動柵極穿隧至 娃基板側的方式來設定弱抹除脈沖Pw的電位。第2實施例可視為：不限制第1實施例的抹 除脈沖Ps與弱抹除脈沖Pw的脈沖間隔Ts而設為零。
[0104] 接著配合圖9說明本發明第3實施例的抹除動作，在抹除脈沖Ps的施加過程中， 使P井14與控制柵極間的電位差從中途開始變化，但與第2實施例時不同，不變更對P井 給予的電位。目P，本實施例中，通過對選擇區塊的字線（控制柵極）給予特定正電位的弱抹 除脈沖Pw，從而，W減小P井與控制柵極間的電位差，且電子不會從浮動柵極穿隧至娃基板 側的方式，來設定對控制柵極給予的弱抹除脈沖Pw的電位及期間。弱抹除脈沖Pw恢復到 0V的時機與抹除脈沖Ps恢復到0V的時機大致相等。 陽105] 接著說明在抹除脈沖Ps施加后施加弱抹除脈沖Pw提高可靠性的理由。如圖10 所示，當對控制柵極300施加0V，對P井14施加抹除脈沖Ps時，對浮動柵極310正下方的 穿隧氧化膜320施加有高電壓，由此，電子利用穿隧效應從浮動柵極310流至娃基板側。其 結果，在抹除結束時，浮動柵極310具備正電荷。如圖11所示，到達娃基板的電子成為高能 量，產生高能量的空穴，其一部分被注入至氧化膜320中。 陽106] 圖12是通過現有方法施加抹除脈沖后的記憶單元的闊值成為0V W下時的能帶 圖。對于在抹除脈沖施加時注入至氧化膜320的空穴而言，若隨后將P井14設為0V時浮動 柵極310具備正電荷，則浮動柵極310因該電荷而相對于娃表面相對地具備正電位。于是， 存在于氧化膜320中的空穴因氧化膜中的自身電場而朝娃基板側緩慢移動（普爾-法蘭克 任ool-Frenkel)電流：參照論文）。到達娃介面的空穴的一部分被氧化膜捕獲（trap)而生 成介面能階（參照論文；"IE邸核科學匯刊（I邸E TRANSACTIONS ON NU化EAR SCIENCE)", VOL. 55, NO. 4, pp. 1833-1853, 2008. p. 1836的右欄第6行）。讀出校驗時，P井被固定為ον， 字線成為ον或特定正電位，因此空穴朝娃介面側移動的現象不變。運樣，在現有的抹除方 式中，在抹除脈沖施加后的期間，空穴向娃介面移動而形成介面能階（interhce state)。 此情況與利用先前的圖4所說明的情況同樣。 陽107] 另一方面，本實施例中，緊跟著抹除脈沖Ps的施加而施加弱抹除脈沖Pw。圖13表 示此時的能帶圖。當對P井14給予弱抹除脈沖Pw的正電位時，浮動柵極310的電位變得 高于娃表面。于是，在抹除脈沖Ps的施加過程中，注入至氧化膜320的空穴因氧化膜電場 而朝浮動柵極310側移動。由此，空穴不會聚集在娃介面附近，空穴難W在娃介面附近被捕 獲，也難W形成娃介面能階。因此，記憶單元的可靠性的劣化得W抑制。
[0108] 接著配合圖14說明本發明第4實施例。第1至第3實施例中，將抹除脈沖Ps與 緊跟于此的弱抹除脈沖Pw設為1組，隨后進行抹除校驗，但本實施例是將抹除脈沖Ps的施 加與抹除校驗設為1組，在通過抹除校驗判定為合格后，施加弱抹除脈沖Pw。圖14中，從步 驟S200到步驟S206為止的序列（sequence)，與第1至第3實施例中所示的從圖6的步驟 S100至步驟S106為止同樣，因此省略說明。第4實施例中，在抹除脈沖Ps的施加后，進行 抹除校驗讀出（S208)。若一部分抹除單元的闊值未充分下降而被判定為不合格6210)，貝。 生成前次的抹除脈沖Ps+ Δ V的抹除脈沖Ps (S212)，再次施加該抹除脈沖Ps (S206)，進行抹 除校驗讀出（S208)。當選擇區塊內的所有抹除單元合格時，最后施加弱抹除脈沖Pw。施加 弱抹除脈沖Pw時的偏壓條件與第1至第3實施例時同樣，W電子不會從浮動柵極釋放至娃 基板側的方式而設定。在本實施例的情況下，通過施加弱抹除脈沖Pw，也可產生如下效果， 良P，使空穴跳躍化opping)至浮動柵極側，抑制娃介面上的空穴陷阱化ole trap),從而難 W形成娃介面能階。 陽109] 所述第1至第3實施例中，例示了在娃基板表面呈二維地形成有記憶單元陣列的 NAND快閃存儲器，但本發明也適用于Ξ維地形成有記憶單元陣列的NAND快閃存儲器的抹 除。
[0110] Ξ維結構的記憶單元陣列中，具有兩種結構。一種是將通道部豎立成垂直柱狀，將 柵極W纏繞著通道部的方式水準放置，并將其層疊成多段。另一種是通道部為水準的棒狀， 將其層疊成多段，且柵極垂直地延伸。共同項目均是，通道部未形成在設置于N井上的P井 內。 陽111] 如圖15所示，在基板表面上形成棒狀的通道部30。通道部30例如包含P型的多 晶娃。W包圍通道部30的外周的方式，形成記憶單元的控制柵極32-U32-2、…32-n。在 控制柵極32-1、32-2、…32-n與通道部30之間，形成有W娃氧化膜包夾（sandwich)著娃氮 化膜的氧化物-氮化物-氧化物（Oxide-Nitride-Oxide，簡稱ΟΝΟ)結構34,娃氮化膜作為 電荷蓄積層發揮功能。在通道部30的其中一個端部側，形成有比特線選擇晶體管的選擇柵 極36,在另一個端部側，形成有源極線選擇晶體管的選擇柵極38。當通過選擇柵極36而比 特線選擇晶體管導通時，通道部30電連接于比特線接觸部40,當通過選擇柵極38而源極線 選擇晶體管導通時，通道部30電連接于源極線接觸部42。因此，如圖16 (A)、圖16度）所示， 當在抹除時對通道部30給予高電壓時，在時刻tl對比特線接觸部40、源極線接觸部42施 加高電壓的抹除脈沖Ps，隨后，在時刻t2,將單元陣列的兩端或一端的選擇柵極36、38的電 位設定得低于抹除脈沖Ps的電位，從而使選擇柵極附近的通道部30產生空穴，將所產生的 空穴注入至單元陣列的整個通道部。由此，整個通道部成為高電壓，若將控制柵極32設為 0V，則將電子從電荷蓄積層34抽出至通道部30 (參照論文；Y.化kuzumi等人，2007, "IE邸 國際電子元件會議（Proc. of IEEE International Electron Device Meetin邑）" Proc. pp. 449-452)。W下表示使用Ξ維單元的NAND快閃存儲器適用本發明第5至第7實施例。 [011引第5實施例中，與第1至第3實施例同樣地，在S維結構的記憶單元中，將對通道 部施加的高電壓設為抹除脈沖Ps，在抹除脈沖Ps施加之后立即施加弱抹除脈沖Pw，隨后進 行用于檢測抹除單元的闊值是否為特定值W下的抹除校驗讀出。
[0113] 圖17表示進行第5實施例的抹除時施加的抹除脈沖等的波形。第5實施例對應 于第1實施例，在施加抹除脈沖之后立即施加弱抹除脈沖Pw。在Ξ維單元中，將對通道部 30施加的高電壓設為抹除脈沖Ps，在抹除脈沖Ps的施加之后立即施加弱抹除脈沖Pw，隨 后，與第1實施例時同樣，進行用于檢測抹除單元的闊值是否為特定值W下的抹除校驗讀 出（參照圖6)。若闊值為特定值W下，則抹除脈沖Ps的施加因此而結束，若闊值為特定值 W上，則再次進行抹除脈沖Ps的施加與緊跟于此的弱抹除脈沖Pw的施加。弱抹除脈沖Pw 施加時，W不會流動有從電荷蓄積層34朝向娃側的電子的穿隧電流的方式，將對通道部30 給予的電位設定得較短。抹除脈沖Ps的施加后立即施加另一弱抹除脈沖Pw時的脈沖間隔 Ts越短越好。例如脈沖間隔Ts在0. 5秒內。
[0114] 接著配合圖18說明本發明第6實施例。。第6實施例與第2實施例同樣，在Ξ維 單元中，在對通道部30施加抹除脈沖Ps的過程中，使電位設定從中途開始變化。目P，從中 途開始降低對通道部30施加的電位。此時，選擇區塊的字線仍固定0V。通過降低通道部 30的電化從而與上述同樣地，W減小通道部30與控制柵極32間的電位差，且電子不會從 電荷蓄積層34穿隧至通道部30的方式，來設定對控制柵極32給予的電位。
[0115] 接下來配合圖19說明本發明第7實施例。第7實施例與第3實施例同樣，是在抹 除脈沖Ps的施加過程中，使電位設定從中途開始變化，對通道部30給予的電位不變，對選 擇區塊的控制柵極32施加特定正電位，從而與上述同樣，W減小通道部30與控制柵極32 間的電位差，且電子不會從電荷蓄積層34穿隧至通道部30的方式，來設定對控制柵極32 給予的電位。
[0116] 另外，所述第5至第7實施例如圖6所示，將抹除脈沖Ps與弱抹除脈沖Pw設為1 組來施加，隨后進行抹除校驗，但第5至第7實施例也可如第4實施例（參照圖14)那樣， 將抹除脈沖Ps的施加與抹除校驗設為1組，在選擇區塊內的所有抹除單元的闊值被判定合 格后，施加弱抹除脈沖Pw。
[0117] 接著說明本發明第8實施例。第1至第7實施例是將NAND快閃存儲器作為對象， 但本發明也適用于NOR快閃存儲器。NOR快閃存儲器的單元陣列是W獨立地接入（access) 呈陣列狀地排列的記憶單元的方式，在比特線與源極線之間分別并聯連接有各記憶單元。 圖20表示NOR型單元陣列的結構概略剖視圖，圖中，對于與圖1所示的NAND型單元陣列相 同的結構標注相同的參照編號。
[0118] NOR型快閃存儲器中，與NAND型不同的是，數據寫入是將通道表面的熱電子注入 至電荷蓄積層（浮動柵極），而與NAND型相同的是，數據抹除是將控制柵極20A設為0V，對 P井14施加高電壓，使電子從電荷蓄積層穿隧至娃側。因此，第8實施例按照所述的第1至 第4實施例，當抹除所選擇的記憶單元的數據時，施加抹除脈沖Ps，之后立即施加弱抹除脈 沖Pw，由此，抑制NOR型記憶單元的娃介面的空穴陷阱，使娃介面能階難W形成，從而能降 低因數據重寫造成的可靠性劣化。
[0119] 最后應說明的是：W上各實施例僅用W說明本發明的技術方案，而非對其限制； 盡管參照前述各實施例對本發明進行了詳細的說明，本領域的普通技術人員應當理解：其 依然可W對前述各實施例所記載的技術方案進行修改，或者對其中部分或者全部技術特征 進行等同替換；而運些修改或者替換，并不使相應技術方案的本質脫離本發明各實施例技 術方案的范圍。
【主權項】
1. 一種非易失性半導體存儲裝置的數據抹除方法，其特征在于，所述非易失性半導體 存儲裝置形成有記憶單元，所述記憶單元包括控制柵極、電荷蓄積層及通道區域，所述數據 抹除方法包括： 將所述控制柵極保持為固定電壓，對所述通道區域施加高電壓的抹除脈沖，由此從所 述電荷蓄積層使電子釋放至所述通道區域后，將所述控制柵極保持為所述固定電壓，將電 壓比所述抹除脈沖低的弱脈沖施加至所述通道區域。2. 根據權利要求1所述的非易失性半導體存儲裝置的數據抹除方法，其特征在于，所 述弱脈沖是自所述抹除脈沖的施加后，在固定期間以內施加。3. 根據權利要求1所述的非易失性半導體存儲裝置的數據抹除方法，其特征在于，在 所述抹除脈沖的施加過程中，通過降低所述抹除脈沖的峰值來施加所述弱脈沖。4. 根據權利要求1所述的非易失性半導體存儲裝置的數據抹除方法，其特征在于，還 包括： 判定數據抹除合格與否的抹除校驗， 其中，在施加所述抹除脈沖與所述弱脈沖后，進行所述抹除校驗。5. 根據權利要求4所述的非易失性半導體存儲裝置的數據抹除方法，其特征在于，在 通過所述抹除校驗判定為不合格時，施加電壓比前次大的抹除脈沖及電壓比前次大的弱脈 沖。6. 根據權利要求1所述的非易失性半導體存儲裝置的數據抹除方法，其特征在于，還 包括： 判定被抹除的記憶單元合格與否的抹除校驗， 其中，在所述抹除脈沖的施加后進行所述抹除校驗，在通過所述抹除校驗判定為抹除 合格后，施加所述弱脈沖。7. 根據權利要求1至3中任一項所述的非易失性半導體存儲裝置的數據抹除方法， 其特征在于，所述弱脈沖是不會產生從所述電荷蓄積層朝向所述通道區域的電子釋放的大 小。8. -種非易失性半導體存儲裝置的數據抹除方法，其特征在于，所述非易失性半導體 存儲裝置具有記憶單元，所述記憶單元包括控制柵極、電荷蓄積層及通道區域，所述數據抹 除方法包括： 將所述控制柵極保持為固定電壓，對所述通道區域施加高電壓的抹除脈沖，由此從所 述電荷蓄積層使電子釋放至所述通道區域后，在所述抹除脈沖的施加過程中，將電壓比所 述抹除脈沖低的弱脈沖施加至所述控制柵極。9. 一種非易失性半導體存儲裝置，其特征在于，包括： 記憶單元陣列，形成有記憶單元，所述記憶單元包含控制柵極、電荷蓄積層及通道區 域； 選擇部件，從所述記憶單元陣列中選擇應抹除數據的記憶單元；以及 控制部件，對由所述選擇部件所選擇的記憶單元的數據抹除進行控制， 其中，所述控制部件將所述控制柵極保持為固定電壓，對所述通道區域施加高電壓的 抹除脈沖，由此從所述電荷蓄積層使電子釋放至所述通道區域后，將所述控制柵極保持為 所述固定電壓，將電壓比所述抹除脈沖低的弱脈沖施加至所述通道區域。10. 根據權利要求9所述的非易失性半導體存儲裝置，其特征在于，所述控制部件是自 所述抹除脈沖的施加后，在固定期間以內施加所述弱脈沖。11. 根據權利要求9所述的非易失性半導體存儲裝置，其特征在于，所述控制部件在所 述抹除脈沖的施加過程中，通過降低所述抹除脈沖的峰值來施加所述弱脈沖。12. 根據權利要求9所述的非易失性半導體存儲裝置，其特征在于，所述弱脈沖是不會 產生從所述電荷蓄積層朝向所述通道區域的電子釋放的大小。13. 根據權利要求9所述的非易失性半導體存儲裝置，其特征在于，所述控制部件還包 括判定數據抹除合格與否的抹除校驗部件，所述控制部件施加所述抹除脈沖與所述弱脈沖 后，進行所述抹除校驗，其中當由所述抹除校驗部件判定為不合格時，所述控制部件施加電 壓比前次大的抹除脈沖及電壓比前次大的弱脈沖。14. 根據權利要求9所述的非易失性半導體存儲裝置，其特征在于，所述控制部件還包 括判定數據抹除合格與否的抹除校驗部件，所述控制部件在所述抹除脈沖的施加后進行所 述抹除校驗，在通過所述抹除校驗判定為抹除合格后，施加所述弱脈沖。15. 根據權利要求9所述的非易失性半導體存儲裝置，其特征在于，所述記憶單元陣列 具有由多個記憶單元串聯連接而成的反及串，其中所述選擇部件從所述記憶單元陣列中選 擇區塊，所述控制部件對所選擇的區塊施加所述抹除脈沖及所述弱脈沖。16. 根據權利要求9所述的非易失性半導體存儲裝置，其特征在于，所述記憶單元陣列 具有由多個記憶單元串聯連接而成的反及串，其中所述選擇部件從所述記憶單元陣列中選 擇區塊，所述控制部件對所選擇的區塊施加所述抹除脈沖，且在所述抹除脈沖的施加過程 中，對所述所選擇的區塊內的記憶單元的控制柵極施加所述弱脈沖。17. -種非易失性半導體存儲裝置，其特征在于，包括： 記憶單元陣列，形成有記憶單元，所述記憶單元包含控制柵極、電荷蓄積層及通道區 域； 選擇部件，從所述記憶單元陣列中選擇應抹除數據的記憶單元；以及 控制部件，對由所述選擇部件所選擇的記憶單元的數據抹除進行控制， 其中，所述控制部件將所述控制柵極保持為固定電壓，對所述通道區域施加高電壓的 抹除脈沖，由此從所述電荷蓄積層使電子釋放至所述通道區域后，在所述抹除脈沖的施加 過程中，將電壓比所述抹除脈沖低的弱脈沖施加至所述控制柵極。
【文檔編號】G11C16/14GK105989879SQ201510062510
【公開日】2016年10月5日
【申請日】2015年2月6日
【發明人】白田里郎, 白田里一郎
【申請人】華邦電子股份有限公司