隨機存取記憶體與記憶體存取方法
【專利摘要】本發明揭露了一種隨機存取記憶體與記憶體存取方法，能夠避免讀取干擾，并且提升讀取數據的速度。所述隨機存取記憶體的一實施例包含：一字元線；一字元線驅動單元，耦接于該字元線，用于接收一存取控制信號以據以產生一第一字元線致能電壓；一電壓調整單元，包含一開關模塊以及一電容，該開關模塊耦接于該字元線，用于接收一控制信號以據以呈現導通或不導通，該電容，耦接于該開關模塊，用于依據該開關模塊的導通情形以調整該字元線致能電壓的電壓準位；以及一記憶體單元，耦接于該字元線，用于依據該字元線致能電壓而被致能。
【專利說明】
隨機存取記憶體與記憶體存取方法
技術領域
[0001]本發明涉及一種隨機存取記憶體與記憶體存取方法，尤其涉及一種利用一開關模塊以及一電容來彈性調整字元線的字元線致能電壓以實現字元線驅動抑制機制的隨機存取記憶體與方法。【背景技術】
[0002]—般而言，現有隨機存取記憶體包括一個具有多列的記憶體單元陣列，每一列上有多個記憶體單元，每個記憶體單元對應并耦接于一字元線；各字元線的電壓由對應字元線的字元線驅動器所控制；每一記憶體單元中則設有閂鎖模塊及作為開關的用的閘通晶體管；閂鎖模塊具有兩個儲存節點，閘通晶體管的柵極、源極、與漏極分別耦合至對應的字元線、儲存節點的其中之一、以及對應的位元線。
[0003]欲從記憶體單元讀取數據時，該位元線會被預充電至代表邏輯1的高電壓準位， 經由對應的字元線，記憶體單元的閘通晶體管會被致能，使儲存節點導通至位元線。若該儲存節點儲存的是代表邏輯〇的低電壓，則位元線會由原先的高電壓準位放電至邏輯〇的低電壓準位。但是，閘通晶體管和閂鎖模塊中用于拉低電壓的反相器晶體管會形成一分壓電路或一耦合路徑，其中分壓電路可能使使儲存邏輯0的儲存節點的電壓升高而成為一讀取干擾電壓，例如若閘通晶體管的導通電阻相對于記憶體單元閂鎖模塊中用于拉低電壓的反相器晶體管為較低，則儲存節點的讀取干擾電壓易于上升至超過閂鎖模塊中另一反相器的翻轉電壓，導致該閂鎖模塊所閂鎖儲存的數據被錯誤地翻轉，也就是將該儲存節點中原本儲存代表邏輯0的低電壓錯誤地翻轉為代表邏輯1的高電壓；而字元線驅動器的電壓變化則可能經由對應的字元線、閘通晶體管、及閂鎖模塊晶體管的雜散電容耦合路徑在對應的儲存節點耦合而形成干擾電壓；上述情形稱為讀取干擾。
[0004]在已知技術中，減少讀取干擾的解決方案的一是降低字元線致能電壓。但是，已知技術的缺點在于:從記憶體單元讀取數據的速度會隨著字元線致能電壓的降低而明顯變慢，且無法調整致能電壓或讀取速度。
【發明內容】
[0005]鑒于現有技術的不足，本發明的一目的在于提供一種隨機存取記憶體與一種記憶體存取方法，以避免讀取干擾，并且提升讀取數據的速度。
[0006]本發明提出一種隨機存取記憶體，該隨機存取記憶體的一實施例包含:一第一字元線；一第一字元線驅動單元，耦接于該第一字元線，用于接收一第一存取控制信號以據以產生一第一字元線致能電壓；一第一電壓調整單元，包含:一第一開關模塊以及一電容，其中該第一開關模塊耦接于該第一字元線，用于接收一第一控制信號以據以呈現導通或不導通，該電容耦接于該第一開關模塊，用于依據該第一開關模塊的導通情形以調整該第一字元線致能電壓的電壓準位；以及一第一記憶體單元，耦接于該第一字元線，用于依據該第一字元線致能電壓而被致能。
[0007]本發明提出一種記憶體存取方法，由一隨機存取記憶體來執行，其特征在于，包含下列步驟:接收一第一存取控制信號以據以產生一第一字元線致能電壓；接收一第一控制信號以據以控制一第一開關模塊，其中該第一開關模塊耦接于一電容；依據該第一開關模塊的導通情形使用該電容調整該第一字元線致能電壓的電壓準位；以及依據該第一字元線致能電壓以致能一第一記憶體單元；其中該第一字元線致能電壓、該第一開關模塊、以及該第一記憶體單元對應于一第一字元線。
[0008]本發明提出一種隨機存取記憶體，其特征在于，包含:一字元線；一字元線驅動單元，耦接于該字元線，用于接收一存取控制信號以據以產生一字元線致能電壓，包含:多個并聯的第一 P通道金氧半場效晶體管，其中該多個P通道金氧半場效晶體管其中之一接收該存取控制信號，該多個P通道金氧半場效晶體管的其他分別接收多個控制信號并依據該多個控制信號而分別導通或不導通以控制該字元線致能電壓的一斜率；以及一記憶體單元，耦接于該字元線，用于依據該字元線致能電壓而被致能。
[0009]本發明的隨機存取記憶體與記憶體存取方法利用字元線驅動抑制機制來分段或彈性調整致能閘通晶體管所需的字元線致能電壓，以達到減少讀取干擾的功效。相較于現有技術，本發明可分段或彈性調整字元線致能電壓，不但能夠達到減少讀取干擾的目的，亦可以維持從記憶體讀取數據的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
[0010]以下結合附圖和具體實施例對本發明進行詳細描述，但不作為對本發明的限定。【附圖說明】
[0011]圖1是本發明的隨機存取記憶體的一實施例的示意圖；
[0012]圖2a是本發明的隨機存取記憶體的一實施例的示意圖；
[0013]圖2b是本發明的隨機存取記憶體的一實施例的時序圖；
[0014]圖3是本發明的隨機存取記憶體的又一實施例的示意圖；
[0015]圖4是本發明的隨機存取記憶體的再一實施例的示意圖；
[0016]圖5是本發明的隨機存取記憶體的再一實施例的不意圖；
[0017]圖6a是本發明的隨機存取記憶體的再一實施例的示意圖；
[0018]圖6b是本發明的隨機存取記憶體的再一實施例的電壓波形圖；
[0019]圖7是本發明的隨機存取記憶體的再一實施例的示意圖；以及
[0020]圖8是本發明的記憶體存取方法的一實施例的示意圖。
[0021]附圖標記
[0022]100隨機存取記憶體
[0023]110、140、610字元線驅動單元
[0024]111、631 相反器
[0025]1111、1211、1511、1122?1124、6131、6141?6144、6211卩通道金氧半場效晶體管
[0026]1112、1121、6132 n通道金氧半場效晶體管
[0027]120、150、620電壓調整單元
[0028]121、151、621 開關模塊
[0029]122、622 電容
[0030]130、160、630 記憶體單元
[0031]131、161、631 閂鎖模塊
[0032]132、162、632 閘通晶體管
[0033]WL0、WL1 字元線
[0034]BL、BLB 位元線
[0035]A0、A1存取控制信號
[0036]VM、VWU字元線致能電壓
[0037]CTLO、CTL1、CTL1122 ?CTL1124、CTL6141 ?CTL6144 控制信號
[0038]VDD、VSS 電壓源
[0039]P1、P2 期間
[0040]S810 ?S840 步驟【具體實施方式】
[0041]下面結合附圖對本發明的結構原理和工作原理作具體的描述:
[0042]本發明的揭露內容包含隨機存取記憶體與記憶體存取方法，能夠減少讀取干擾， 并維持從記憶體讀取數據的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
[0043]在實施為可能的前提下，本技術領域具有通常知識者能夠依本說明書的揭露內容來選擇等效的元件或步驟來實現本發明，亦即本發明的實施并不限于后敘的實施例。
[0044]請參閱圖1，其是本發明的隨機存取記憶體100的一實施例的示意圖。本實施例的隨機存取記憶體100包含:一字元線WL0、一字元線驅動單元110、一電壓調整單元120、與一記憶體單元130。電壓調整單元120進一步包含一開關模塊121以及一電容122,其中任二或全部上述電路可整合在一集成電路中或為個別電路。
[0045]當對應于字元線WL0的一記憶體單元130將被存取時，所述字元線驅動單元110 接收一存取控制信號A0,存取控制信號A0會觸發字元線驅動單元110以產生一字元線致能電壓VM，所述字元線致能電壓即為所述字元線WL0的電壓，且字元線驅動單元110耦接于字元線WL0,因此，字元線驅動單元110產生的字元線致能電壓VWU]得以由字元線WL0加以傳遞。在一實施例中，所述存取控制信號A0為一字元位址預解碼器產生的一解碼信號。 電壓調整單元120亦耦接于所述字元線WL0,且電壓調整單元120包含相耦接的開關模塊 121與電容122,所述開關模塊121接收一控制信號CTL0以據以導通或不導通，并藉由開關模塊121的導通或不導通以及電容122的充放電以調整所述字元線致能電壓的電壓準位。記憶體單元130耦接于所述字元線WL0,且記憶體單元130依據電壓調整單元120所調整的字元線致能電壓而被致能。
[0046]請參閱圖2a，其是圖1的隨機存取記憶體100的一詳細實施方式的電路圖，如圖所示，隨機存取記憶體100進一步包含位元線BL及位元線BLB ;字元線驅動單元110包含一相反器111 ;開關模塊121包含一 p通道金氧半場效晶體管1211 ;記憶體單元130則包含一閂鎖模塊131與多個閘通晶體管132 ;以上字元線驅動單元110、開關模塊121、與記憶體單元 130皆耦接于字元線WL0,其中任二或全部上述電路可整合在一集成電路中或為個別電路。
[0047]請再參閱圖2a，以下以一實施例說明本發明隨機存取記憶體100的運作。在此實施例中，當要讀取對應于字元線WL0、位元線BL及位元線BLB的記憶體單元130時，位元線 BL及位元線BLB被預充電至代表邏輯值為1的一高電壓準位，字元線驅動單元110所包含的相反器111的一輸入端接收所述存取控制信號A0,存取控制信號AO觸發相反器111以產生所述字元線致能電壓V_，相反器111的一輸出端輸出所述字元線致能電壓VM，且字元線致能電壓VWU]由字元線WL0加以傳遞。在一實施例中，相反器111包含一 p通道金氧半場效晶體管1111以及一 n通道金氧半場效晶體管1112(如圖3所示)，p通道金氧半場效晶體管1111的源極耦接于一電壓源VDD，n通道金氧半場效晶體管1112的源極耦接于一電壓源VSS，其中電壓源VDD的電壓準位高于電壓源VSS的電壓準位。p通道金氧半場效晶體管1111的柵極與n通道金氧半場效晶體管1112的柵極相接為一輸入端并接收存取控制信號A0,該p通道金氧半場效晶體管1111的漏極與該n通道金氧半場效晶體管1112的漏極相接為一輸出〗而并輸出字兀線致能電壓VWU)。
[0048]請再參閱圖2a以及圖2b，圖2b為圖2a的隨機存取記憶體100 —實施例的時序圖。如圖所示，所述開關模塊121所包含的p通道金氧半場效晶體管1211自柵極接收控制信號CTL0,當控制信號CTL0為一低電壓信號時，p通道金氧半場效晶體管1211導通，電容 122耦接于p通道金氧半場效晶體管1211的漏極，電容122得以藉由p通道金氧半場效晶體管121導通而耦接于字元線WL0,而字元線致能電壓與其電壓準位的上升速度得以被電容122與開關模塊121箝制，并可進一步通過控制存取控制信號A0或控制字元線驅動單元 110與字元線WL0的耦接使得所述字元線致能電壓的電壓準位被降低一特定電壓(如圖2b的一期間P1所示)。前述字元線致能電壓V_的電壓準位的上升速度與其電壓準位被降低的一幅度％ WLUD (即所述特定電壓)可依據電容122的面積或容值大小及/或p通道金氧半場效晶體管1211的面積或阻值大小而設計或調整。在一實施例中，，字元線致能電壓VWU]的電壓準位被降低的幅度％ WLUD在一實施例中較佳約為10%以下。請注意，本發明中的晶體管型式僅為例示，其亦可以為其他型式的晶體管或其組合，不以此為限。請再參閱圖2a以及圖2b，被降低或箝制的字元線致能電壓Vwt。會致能記憶體單元130所包含的閘通晶體管132而使其導通，所述閘通晶體管132耦接于記憶體單元130所包含的閂鎖模塊 131，假設閂鎖模塊131的一儲存節點所儲存者為一低電壓準位，亦即其邏輯值為0,閘通晶體管132的導通使得所述儲存節點藉由閘通晶體管132耦接于位元線BL，則位元線BL的電壓準位會經由閘通晶體管132被閂鎖模塊131拉至低電壓準位，被預充電的位元線BL由代表邏輯值為1的高電壓準位放電至代表邏輯值為〇的低電壓準位，又，由于字元線致能電壓已被電壓調整單元120調整而降低，閘通晶體管132的導通程度也隨著降低，亦即閘通晶體管132的等效電阻增加，而壓抑所述儲存節點的電壓，又，由于字元線致能電壓的電壓準位的上升速度已被電壓調整單元120調整而降低或變緩，于閘通晶體管132的柵極與閂鎖模塊131的儲存節點之間的一雜散電容耦合路徑在閂鎖模塊131的儲存節點所產生的耦合干擾電壓將被壓抑，上述兩機制皆可避免儲存節點的電壓升高成為讀取干擾電壓而導致閂鎖模塊131的儲存節點所儲存的邏輯值0被錯誤地翻轉為邏輯1，而達到實現字元線驅動抑制機制的目的。在達到減少讀取干擾的目的之余，為避免從記憶體單元130讀取數據的速度因字元線致能電壓V_的降低或上升速度的減緩而變慢，可藉由控制信號CTL0將開關模塊121包含的p通道金氧半場效晶體管1211關閉，則電容122停止耦接于字元線致能電壓VM，字元線致能電壓不再被電容122所箝制，或進一步通過控制存取控制信號 A0或控制字元線驅動單元110與字元線WL0的耦接，使字元線致能電壓Vww回升(如圖2b 的一期間P2所示)，以提高讀取數據的速度。由前述可知，本發明的隨機存取記憶體100可藉由電壓調整單元120來調整字元線WLO的電壓準位，實現字元線驅動抑制的機制，亦兼顧讀取數據的速度。
[0049]此外，開關模塊121可以為一可變電阻或由多個開關組成以選擇電阻值，電容122 可以為一可變電容或由多個電容組成以選擇電容值；隨機存取記憶體1〇〇可以另包含一檢測單元(未圖式)，用以檢測讀取干擾造成的記憶體單元130數據翻轉以產生一檢測結果， 隨機存取記憶體100并根據該檢測結果經由控制信號來選擇或調整開關模塊121的電阻值或電容122的電容值，或根據該檢測結果來決定字元線致能電壓VWU]的電壓降低區間P1的時間寬度與字元線致能電壓的電壓準位的上升速度。
[0050]請參閱圖4,其是圖1的隨機存取記憶體100的另一詳細實施方式的電路圖，如圖所示，隨機存取記憶體100進一步包含:一字元線驅動單元140、一電壓調整單元150、與一記憶體單元160,所述電壓調整單元150進一步包含一開關模塊151，以上字元線驅動單元 140、電壓調整單元150、與記憶體單元160皆耦接于字元線WL1，其中任二或全部上述電路可整合在一集成電路中或為個別電路。
[0051]請再參閱圖4,由于本技術領域具有通常知識者可藉由圖1及圖3的揭露內容來了解圖4中相同或相似部分的實施細節與變化，因此重復及冗余的說明在此予以省略。在電壓調整單元150中，所述開關模塊151包含一 p通道金氧半場效晶體管1511，其耦接于電壓調整單元120所包含的電容122,并自柵極接收控制信號CTL1，當控制信號CTL1為一低電壓信號時，P通道金氧半場效晶體管1511導通，則字元線致能電壓Vwu與其電壓準位的上升速度得以被與電容122與晶體管1511箝制，而能夠避免記憶體單元160所儲存的數據因為錯誤地翻轉而造成讀取干擾，達到實現字元線驅動抑制機制的目的；類似地，為避免從記憶體單元160讀取數據的速度因字元線致能電壓Vwu的電壓降低或其電壓準位的上升速度變慢而減緩，可藉由控制信號CTL1將開關模塊151包含的p通道金氧半場效晶體管1511 關閉，則電容122停止耦接于字元線致能電壓Vwu，字元線致能電壓Vwu不再被電容122所箝制，進而使字元線致能電壓Vwu回升，以提升讀取數據的速度。由前述可知，電容122可被對應于字元線WL1的電壓調整單元150以及對應于字元線WL0的電壓調整單元120所共用。在一實施例中，電容122可被多個字元線的多個電壓調整單元所共用，其中每個電壓調整單元分別對應于每條字元線。隨機存取記憶體100可以包含如前述的檢測單元(未圖式)，用以檢測讀取干擾造成的記憶體單元130及/或記憶體單元160數據翻轉以產生檢測結果，隨機存取記憶體100并根據該檢測結果經由控制信號來選擇或調整開關模塊121及/ 或開關模塊151的電阻值或電容122的電容值，或根據該檢測結果來決定字元線致能電壓及/或字元線致能電壓V wu的電壓降低區間P1的時間寬度與字元線致能電壓V 1。及/ 或字元線致能電壓Vwu的電壓準位的上升速度。
[0052]請參閱圖5,其是圖1的隨機存取記憶體100的又一詳細實施方式的電路圖，如圖所示，字元線驅動單元110包含相反器111，且進一步包含:一 n通道金氧半場效晶體管 1121以及多個p通道金氧半場效晶體管1122、1123、及1124,其中任二或全部上述電路可整合在一集成電路中或為個別電路。
[0053]請再參閱圖5,由于本技術領域具有通常知識者可藉由圖1至圖4的揭露內容來了解圖5中相同或相似部分的實施細節與變化，因此重復及冗余的說明在此予以省略。字元線驅動單元110包含的n通道金氧半場效晶體管1121的漏極耦接于電壓源VDD，其源極耦接于其柵極為一節點N1 ;字元線驅動單元110包含的p通道金氧半場效晶體管1122、 1123、及1124的源極耦接于電壓源VDD，其漏極耦接于節點N1，亦即n通道金氧半場效晶體管1121與p通道金氧半場效晶體管1122、1123、及1124是并聯于電壓源VDD及節點N1之間，其中節點N1又耦接于相反器111的一電源端，用于提供相反器111 一工作電壓，且多個口通道金氧半場效晶體管1122、1123、及1124分別接收多個控制信號(:111122、(:111123、及 CTL1124，該多個控制信號CTL1122、CTL1123、及CTL1124分別控制p通道金氧半場效晶體管1122、 1123、及1124的導通情形，以調整工作電壓以及字元線致能電壓的準位。在一實施例中，相反器111的輸入端接收存取控制信號A0,且p通道金氧半場效晶體管1122接收為低電壓的控制信號CTL1122,則p通道金氧半場效晶體管1122導通，n通道金氧半場效晶體管1121亦導通，此時使該多個控制信號CTL1123及CTL1124為高電壓信號，則p通道金氧半場效晶體管1123及1124不導通，節點N1上用以提供相反器111的工作電壓亦降低，進而使字元線驅動單元110產生的字元線致能電壓的準位降低，實現字元線驅動抑制的機制；接著，再使控制信號CTL1123及CTL1124轉為低電壓信號，則p通道金氧半場效晶體管1123及1124導通，節點N1上用以提供相反器111的工作電壓提升，進而使字元線驅動單元110產生的字元線致能電壓的準位亦提升，可知，越多個p通道金氧半場效晶體管導通，則字元線致能電壓的電壓準位越提升，讀取數據的速度提高，并達到彈性調整字元線致能電壓VWU]的電壓準位的效果。在一實施例中，控制信號CTL1123及CTL1124為逐一轉為低電壓信號，使P通道金氧半場效晶體管逐一導通，則字元線致能電壓逐漸提升； 在另一實施例中，控制信號CTL1123及CTL1124為同時轉為低電壓信號，使p通道金氧半場效晶體管同時導通，則字元線致能電壓較快提升。另請注意，本實施例所揭露的n通道金氧半場效晶體管與P通道金氧半場效晶體管的數目僅為示例，本發明的范圍不以實施例所揭露者為限。于一實施例中，隨機存取記憶體100可以另包含一檢測單元(未圖式)，用以檢測讀取干擾造成的記憶體單元數據翻轉以產生一檢測結果，隨機存取記憶體100并根據該檢測結果經由多個控制信號CTL1122、CTL1123、及CTL1124來控制或調整晶體管1122、1123、 及1124的導通以調整字元線致能電壓的電壓準位與其上升速度。
[0054]請參閱圖6a，其是隨機存取記憶體600的另一實施例的示意圖，如圖所示，隨機存取記憶體600包含:字元線WL0、一字元線驅動單元610、以及一記憶體單元630,且字元線驅動單元610進一步包含:一 p通道金氧半場效晶體管6131、一 n通道金氧半場效晶體管 6132、以及多個p通道金氧半場效晶體管6141、6142、6143及6144,其中任二或全部上述電路可整合在一集成電路中或為個別電路。
[0055]請再參閱圖6a，字元線驅動單元610包含的p通道金氧半場效晶體管6131的源極耦接于電壓源VDD，字元線驅動單元610包含的n通道金氧半場效晶體管6132的源極耦接于電壓源VSS，其中電壓源VDD的電壓準位高于電壓源VSS的電壓準位；字元線驅動單元 610包含的多個p通道金氧半場效晶體管6141、6142、6143及6144的源極耦接于p通道金氧半場效晶體管6131的漏極，且p通道金氧半場效晶體管6141、6142、6143及6144的漏極耦接于n通道金氧半場效晶體管6132的漏極，亦即p通道金氧半場效晶體管6141、6142、 6143及6144是并聯于p通道金氧半場效晶體管6131與n通道金氧半場效晶體管6132之間。所述P通道金氧半場效晶體管6141接收存取控制信號A0, p通道金氧半場效晶體管 6142、6143 及 6144 分別接收控制信號 CTL6142、CTL6143 及 CTL6144,控制信號 CTL6142、CTL6143及CTL6144分別控制p通道金氧半場效晶體管6142、6143及6144的導通情形以調整字元線致能電壓VWU)的上升速度或斜率(slew rate)。在一實施例中，所述p通道金氧半場效晶體管6141接收存取控制信號AO, p通道金氧半場效晶體管6141導通，且字元線驅動單元610產生字元線致能電壓VWU]，此時，可藉由該多個控制信號CTL6142、CTL6143及 CTL6144分別控制p通道金氧半場效晶體管6142、6143及6144中導通的晶體管數目，多個 P通道金氧半場效晶體管6142、6143及6144中導通的晶體管數目越少，則字元線致能電壓 Vi。的電壓波形的上升斜率越小，且字元線致能電壓VWU)的電壓波形的全振幅(full swing) 受到壓抑；若多個P通道金氧半場效晶體管6141、6142、及6143中導通的晶體管數目越多， 則字元線致能電壓的電壓波形的上升斜率越大，而藉由使適當個數的p通道金氧半場效晶體管導通，可得出一適當斜率，當字元線致能電壓所呈現的電壓波形以及電壓的上升斜率為該適當斜率時，可壓抑讀取干擾，而實現字元線驅動抑制的機制。于一實施例中， 隨機存取記憶體600可以另包含一檢測單元(未圖式)，用以檢測讀取干擾造成的記憶體單元630數據翻轉以產生一檢測結果，隨機存取記憶體100并根據該檢測結果經由多個控制信號CTL6142、CTL6143及CTL6144來控制晶體管6142、6143及6144的導通以控制字元線致能電壓的電壓準位與其上升速度或斜率。
[0056]請參考圖6b，圖6b為對應于圖6a的實施例的電壓波形示意圖，如圖所示，當p通道金氧半場效晶體管6142、6143及6144皆未導通，只有p通道金氧半場效晶體管6141導通時，電壓波形為Vwt。(1)，其斜率較小；當p通道金氧半場效晶體管6141及6142導通時，電壓波形為Vww(2)，其斜率增加；而當p通道金氧半場效晶體管614U6142及6143導通時， 電壓波形為V_ (3)，其斜率更大，依此類推。又，在另一實施例中，亦可先使p通道金氧半場效晶體管6141導通，以實現字元線驅動抑制的機制，再漸進地使p通道金氧半場效晶體管 6142、6143及6144導通，以加快讀取數據的速度。另請注意，本實施例所揭露的多個p通道金氧半場效晶體管的數目僅為示例，本發明的范圍不以實施例所揭露者為限。此外，在另一實施例中(如圖7所示)，隨機存取記憶體600進一步包含:一電壓調整單元620,所述電壓調整單元620如圖1至圖5的揭露內容，由于本技術領域具有通常知識者可前揭內容來了解圖7中相同或相似部分的實施細節與變化，因此重復及冗余的說明在此予以省略。以上所述的開關模塊的晶體管實作，但不以此為限。
[0057]另外，本發明也提出一種記憶體存取方法，是由圖1?7中的隨機存取記憶體或其等效電路來執行，因此重復及冗余的說明在此予以省略。如圖8所示，該方法的一實施例例如可包含下列步驟:
[0058]St印S810:接收存取控制信號A0以據以產生字元線致能電壓Vww;
[0059]Step S820:接收控制信號CTL0以據以控制開關模塊121，其中開關模塊121是耦接于電容122 ;
[0060]St印S830:依據開關模塊121的導通情形使用電容122以調整字元線致能電壓的電壓準位；以及
[0061]Step S840:依據字元線致能電壓VWU)以致能記憶體單元130 ;其中字元線致能電壓VM、開關模塊121、以及記憶體單元130是對應于字元線WL0。在一實施例中，該方法尚包含:接收存取控制信號A1以據以產生字元線致能電壓Vwu;接收控制信號CTL1以據以控制開關模塊151，其中開關模塊151是耦接于該電容122 ;以及依據開關模塊151的導通情形以使用電容122以調整字元線致能電壓Vwu的電壓準位；依據字元線致能電壓Vwu以致能記憶體單元160 ;其中字元線致能電壓Vwu、開關模塊151、以及記憶體單元160是對應于字元線WL1。
[0062]承前所述，在本發明隨機存取記憶體與記憶體存取方法的實施例中，是利用電壓調整單元以及字元線驅動單元來調整使記憶體單元致能所需的字元線致能電壓，以實現字元線驅動抑制機制，達到減少讀取干擾的功效。相較于現有技術，本發明可彈性調整字元線致能電壓，在達到減少讀取干擾的目的之余，亦維持從記憶體讀取數據的速度，避免讀取速度隨著字元線致能電壓降低而減緩。
[0063]當然，本發明還可有其他多種實施例，在不背離本發明精神及其實質的情況下，熟悉本領域的技術人員當可根據本發明作出各種相應的改變和變形，但這些相應的改變和變形都應屬于本發明所附的權利要求的保護范圍。
【主權項】
1.一種隨機存取記憶體，其特征在于，包含:一第一字元線；一第一字元線驅動單元，耦接于該第一字元線，用于接收一第一存取控制信號以據以 產生一第一字元線致能電壓；一第一電壓調整單元，包含:一第一開關模塊，耦接于該第一字元線，用于接收一第一控制信號以據以而呈現導通 或不導通；及一電容，耦接于該第一開關模塊，用于依據該第一開關模塊的導通情形以調整該第一 字元線致能電壓的電壓準位；以及一第一記憶體單元，耦接于該第一字元線，用于依據該第一字元線致能電壓而被致能。2.根據權利要求1所述的隨機存取記憶體，其特征在于，包含:一第二字元線；一第二字元線驅動單元，耦接于該第二字元線，用于接收一第二存取控制信號以據以 產生一第二字元線致能電壓；一第二電壓調整單元，包含:一第二開關模塊，耦接于該第二字元線以及該電容，用于接收一第二控制信號以據以 呈現導通或不導通，其中該電容依據該第二開關模塊的導通情形以調整該第二字元線致能 電壓的電壓準位；以及一第二記憶體單元，耦接于該第二字元線，用于依據該第二字元線致能電壓而被致能。3.根據權利要求3所述的隨機存取記憶體，其特征在于，該第一開關模塊包含一第一 金氧半場效晶體管，其中當該第一控制信號為一第一電壓準位信號時，該第一金氧半場效 晶體管導通，該電容耦接于該第一字元線并使該字元線致能電壓降低；當該第一控制信號 為一第二電壓準位信號時，該第一金氧半場效晶體管關閉，該電容停止耦接于該第一字元 線并使該字元線致能電壓提高。4.根據權利要求1所述的隨機存取記憶體，其特征在于，該第一字元線驅動單元包含:一相反器，其一輸入端接收該第一存取控制信號，其一輸出端輸出該第一字元線致能電壓，其包含:一 P通道金氧半場效晶體管，其源極耦接于一第一電壓源；及一 n通道金氧半場效晶體管，其源極耦接于一第二電壓源；其中該P通道金氧半場效晶體管的柵極與該n通道金氧半場效晶體管的柵極相接成為 該輸入端，該P通道金氧半場效晶體管的漏極與該n通道金氧半場效晶體管的漏極相接成 為該輸出端，且該第一電壓源的電壓準位高于該第二電壓源的電壓準位。5.根據權利要求4所述的隨機存取記憶體，其特征在于，該第一字元線驅動單元更包 含:至少一 n通道金氧半場效晶體管，其漏極耦接于一高電壓源，其源極耦接于其柵極為 一節點；以及多個P通道金氧半場效晶體管，與該n通道金氧半場效晶體管并聯于該高電壓源及該 節點之間；其中該節點耦接于該相反器的一電源端，用于提供該相反器一工作電壓，且該多個P通道金氧半場效晶體管分別接收多個控制信號并依據該多個控制信號而分別導通或不導 通以控制該工作電壓的電壓準位以間接控制該第一字元線致能電壓。6.根據權利要求5所述的隨機存取記憶體，其特征在于，另包含:一檢測單元，用以檢測讀取干擾造成的該第一記憶體單元的數據翻轉以產生一檢測結 果，并根據該檢測結果經由該多個控制信號來控制或調整該多個P通道金氧半場效晶體管 的導通以調整該第一字元線致能電壓的電壓準位與其上升速度。7.根據權利要求1所述的隨機存取記憶體，其特征在于，該第一字元線驅動單元包含:一第一 P通道金氧半場效晶體管，其源極耦接于一第一電壓源；一 n通道金氧半場效晶體管，其源極耦接于一第二電壓源；以及多個P通道金氧半場效晶體管，并聯于該第一 P通道金氧半場效晶體管的漏極與該n 通道金氧半場效晶體管的漏極之間；其中該多個P通道金氧半場效晶體管其中之一接收該第一存取控制信號，該多個P通 道金氧半場效晶體管的其他分別接收多個控制信號并依據該多個控制信號而分別導通或 不導通以控制該第一字元線致能電壓的一斜率，且該第一電壓源的電壓準位高于該第二電 壓源的電壓準位。8.根據權利要求7所述的隨機存取記憶體，其特征在于，另包含:一檢測單元，用以檢測讀取干擾造成的該第一記憶體單元的數據翻轉以產生一檢測結 果，并根據該檢測結果經由該多個控制信號以調整該多個P通道金氧半場效晶體管的導通 以調整該第一字元線致能電壓的電壓準位與其上升速度。9.根據權利要求1所述的隨機存取記憶體，其特征在于，該第一字元線致能電壓的一 調整幅度依據該電容的電容值以及該第一開關模塊的電阻值的至少其中之一而決定。10.根據權利要求1所述的隨機存取記憶體，其特征在于，另包含:一檢測單元，用以檢測讀取干擾造成的該第一記憶體單元的數據翻轉以產生一檢測結 果，并根據該檢測結果來調整該第一開關模塊的電阻值或該電容的電容值。11.一種記憶體存取方法，由一隨機存取記憶體來執行，其特征在于，包含下列步驟:接收一第一存取控制信號以據以產生一第一字元線致能電壓；接收一第一控制信號以據以控制一第一開關模塊，其中該第一開關模塊耦接于一電 容；依據該第一開關模塊的導通情形使用該電容調整該第一字元線致能電壓的電壓準位；以及依據該第一字元線致能電壓以致能一第一記憶體單元；其中該第一字元線致能電壓、該第一開關模塊、以及該第一記憶體單元對應于一第一 字元線。12.根據權利要求11所述的記憶體存取方法，其特征在于，包含:接收一第二存取控制信號以據以產生一第二字元線致能電壓；接收一第二控制信號以據以控制一第二開關模塊，其中該第二開關模塊耦接于該電 容；以及依據該第二開關模塊的導通情形使用該電容調整該第二字元線致能電壓的電壓準 位；依據該第二字元線致能電壓以致能一第二記憶體單元；其中該第二字元線致能電壓、該第二開關模塊、以及該第二記憶體單元對應于一第二 字元線。13.根據權利要求11所述的記憶體存取方法，其特征在于，調整該第一字元線致能電 壓的電壓準位的步驟包含:依據該電容的電容值以及該第一開關模塊的電阻值的至少其中之一來決定該第一字 元線致能電壓的一調整幅度。14.根據權利要求11所述的記憶體存取方法，其特征在于，包含:檢測讀取干擾造成的該第一記憶體單元的數據翻轉以產生一檢測結果，并根據該檢測 結果來調整該第一開關模塊的電阻值或該電容的電容值。15.—種隨機存取記憶體，其特征在于，包含:一字元線；一字元線驅動單元，耦接于該字元線，用于接收一存取控制信號以據以產生一字元線 致能電壓，包含:多個并聯的第一 P通道金氧半場效晶體管，其中該多個P通道金氧半場效晶體管其中 之一接收該存取控制信號，該多個P通道金氧半場效晶體管的其他分別接收多個控制信號 并依據該多個控制信號而分別導通或不導通以控制該字元線致能電壓的一斜率；以及一記憶體單元，親接于該字元線，用于依據該字元線致能電壓而被致能。16.根據權利要求15所述的隨機存取記憶體，其特征在于，字元線驅動單元包含:一第二P通道金氧半場效晶體管，其源極耦接于一第一電壓源；以及一 n通道金氧半場效晶體管，其源極耦接于一第二電壓源；其中該多個第一 P通道金氧半場效晶體管并聯于該第二P通道金氧半場效晶體管的漏 極與該n通道金氧半場效晶體管的漏極之間，且該第一電壓源的電壓準位高于該第二電壓 源的電壓準位。17.根據權利要求15所述的隨機存取記憶體，其特征在于，另包含:一電壓調整單元，包含:一開關模塊，耦接于該字元線，用于接收一控制信號以據以呈現導通或不導通；以及一電容，耦接于該開關模塊，用于依據該開關模塊的導通情形以調整該字元線致能電 壓的電壓準位。18.根據權利要求15所述的隨機存取記憶體，其特征在于，另包含:一檢測單元，用以檢測讀取干擾造成的該記憶體單元的數據翻轉以產生一檢測結果， 并根據該檢測結果來經由該多個控制信號來控制該字元線致能電壓的一斜率。
【文檔編號】G11C11/417GK105989871SQ201510078573
【公開日】2016年10月5日
【申請日】2015年2月13日
【發明人】連南鈞, 游江成
【申請人】円星科技股份有限公司