存儲器的制造方法

存儲器的制造方法
【專利摘要】本發明實施例提供了存儲器，該存儲電路包括存儲單元，以及控制該存儲單元讀寫的字線和位線；時鐘電路輸出預充電控制信號，以及字線WL信號，WL信號用于啟動字線；預充電電路在預充電控制信號的控制下，向該存儲電路的位線輸入預充電信號，該預充電信號用于使該位線處于預充電狀態；測試電路與時鐘電路連接，用于在測試信號的控制下延遲預充電控制信號的上升沿或下降沿，使得位線在字線在啟動之后的第一時長中保持預充電狀態；讀取電路用于讀取數據；確定電路用于根據從位線讀取的數據與存儲單元預先存儲的數據是否相同，確定存儲單元是否存在缺陷。因此，本發明實施例能夠實現對存儲電路中的有弱缺陷的存儲單元的篩選。
【專利說明】
存儲器
技術領域
[0001] 本發明設及集成電路領域，并且更具體的，設及集成電路領域中的存儲器。
【背景技術】
[0002] 靜態隨機存取存儲器（Static Random Accessible Memoir ,SRAM)的基本組成部 分為SRAM存儲單元。一個SRAM存儲單元對應I個比特單元(bitcell) dSRAM存儲器中的一個 SRAM存儲單元一般由兩個交叉禪合反相器和兩個傳輸晶體管組成。反相器一般由兩個晶體 管組成，也就是說一個SRAM存儲單元中設有六個晶體管。
[0003] 存儲單元中具有六個晶體管，導致一個比特單位需要占用較大空間。而SRAM存儲 器在制作時為了提高SRAM存儲器的存儲密度，要求在盡可能小的面積中集成最多的存儲單 元，由于單位面積中的晶體管的數量很多，受半導體制作工藝水平的限制，存儲器中的存儲 單元存在缺陷的可能性比較大。有了缺陷的忍片，要通過篩選來識別缺陷，規避使用有缺陷 的存儲單元和相關電路。
[0004] 在業界，一般通過算法、溫度、電壓加壓力來篩選有缺陷的忍片。但有些弱缺陷，比 如滲雜濃度不理想、晶格結構不規則、忍片形狀有缺陷等原因造成的缺陷，對傳統的算法、 電壓和溫度的壓力不敏感，導致具有弱缺陷的存儲單元不能被識別，運給后期的產品使用 帶來很大的風險。

【發明內容】

[0005] 本發明實施例提供了存儲器，該存儲器能夠篩選出該存儲器中具有弱缺陷的存儲 電路。
[0006] 第一方面，本發明實施例提供了一種存儲器，該存儲器包括存儲電路、時鐘電路、 預充電電路、測試電路、讀取電路和確定電路，
[0007] 所述存儲電路包括存儲單元，W及控制所述存儲單元讀寫的字線和位線；
[000引所述時鐘電路接收時鐘信號，并在所述時鐘信號的控制下輸出預充電控制信號， W及字線WL信號，所述WL信號用于啟動字線；
[0009] 所述預充電電路在所述預充電控制信號的控制下，向所述存儲電路的位線輸入預 充電信號，所述預充電信號用于使所述位線處于預充電狀態；
[0010] 所述測試電路與所述時鐘電路連接，用于接收第一測試信號，并在所述第一測試 信號的控制下延遲所述預充電控制信號的上升沿或下降沿，使得所述位線在所述字線在啟 動之后的第一時長中保持預充電狀態；
[0011] 所述讀取電路用于在所述第一時長結束之后從所述位線讀取數據；
[0012] 所述確定電路用于將所述讀取電路讀取的數據與所述存儲單元預先存儲的數據 進行匹配，若所述讀取電路讀取的數據與所述存儲單元預先存儲的數據相同，則所述確定 電路發出第一指示信息，所述第一指示信息用于指示所述存儲單元沒有存在缺陷；若所述 讀取電路讀取的數據與所述存儲單元預先存儲的數據不同，則所述確定電路發出第二指示 信息，所述第二指示信息用于指示所述存儲單元存在缺陷。
[0013] 本發明實施例通過在存儲器中加入測試電路，能夠延遲預充電控制信號的上升沿 或下降沿，使得位線在字線在啟動之后的第一時長中保持預充電狀態。本發明實施例通過 劣化預充電信號和WL信號的時序，使存儲電路中具有弱缺陷的存儲單元中存儲的值改變， 從而識別出存儲電路中具有弱缺陷的存儲單元。
[0014] 在一種可能的實現方式中，所述存儲單元為SRAM存儲單元，所述位線包括第一位 線和第二位線，
[0015] 所述SRAM存儲單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其 中，第一反相器和第二反相器交叉禪合，所述第一傳輸管位于所述第一位線與所述第一反 相器之間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的 柵極和所述第二傳輸管的柵極均與所述WL連接；
[0016] 所述第一反向器包括第一存儲節點、第一P溝道金屬氧化物半導體PMOS晶體管和 第一 N溝道金屬氧化物半導體NMOS晶體管，所述第一 PMOS晶體管與電源連接，所述第一 NMOS 晶體管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲節 占 y、、、
[0017] 所述第二反相器包括第二存儲節點、第二PMOS晶體管和第二醒OS晶體管，所述第 二PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述 第二NMOS晶體管連接于所述第二存儲節點，
[0018] 所述第一 PMOS晶體管的柵極和所述第一醒OS晶體管的柵極連接于所述第二存儲 節點，所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲節 點，所述第一傳輸管位于所述第一位線與所述第一存儲節點之間，所述第二傳輸管位于所 述第二位線與所述第二存儲節點之間，所述第一存儲節點的電位值表示所述第一反相器中 存儲的數據，所述第二存儲節點的電位值表示所述第二反相器中存儲的數據；
[0019] 所述讀取電路具體用于：在所述第一時長結束之后從所述第一位線讀取第一數 據，從所述第二位線讀取第二數據；
[0020] 所述確定電路具體用于將所述第一數據與所述第一存儲節點預先存儲的數據進 行匹配，或將所述第二數據與所述第二存儲節點預先存儲的數據進行匹配;若所述第一存 儲節點預先存儲的數據為0,所述第一數據為1，則所述第二指示信息用于指示所述第一 NMOS晶體管存在缺陷，或若所述第二存儲節點預先存儲的數據為0,所述第二數據為1，則所 述第二指示信息用于指示所述第二NMOS晶體管存在缺陷。
[0021] 在一種可能的實現方式中，所述測試電路包括開關，所述第一測試信號控制所述 開關，使得在第二時長中延遲所述預充電控制信號的上升沿或下降沿。
[0022] 例如，在第一測試信號為高電平時，開關可W處于打開的狀態，運時，測試電路能 夠增加所述第一預充電信號和所述第二預充電信號處于高電平的時間。當第一測試信號為 低電平時，開關可W處于關閉狀態，運時，測試電路不會接入到時鐘電路中。
[0023] 在一種可能的實現方式中所述測試電路還包括第一負載模塊，所述時鐘電路與所 述測試電路連接于第一節點，所述開關位于所述第一節點和所述第一負載模塊之間。
[0024] 運樣，測試電路可W采用與預充電模塊并聯的方式接入到存儲器中，進一步使存 儲器在現有的存儲器忍片結構的基礎上改動較小。
[0025] 在一種可能的實現方式中，所述預充電電路包括第=晶體管、第四晶體管和第五 晶體管，所述第=晶體管、所述第四晶體管和所述第五晶體管的柵極均與所述第二輸入端 連接，所述第=晶體管位于電源與所述第=輸出端之間，所述第四晶體管位于電源與所述 第四輸出端之間，所述第五晶體管位于所述第=輸出端與所述第四輸出端之間。
[0026] 該預充電電路能夠將預充電信號同時輸出至存儲器中的第一位線(bit line,BU 與第二化上，并保持第一化與第二化的電位相同。
[0027] 在一種可能的實現方式中，所述第=晶體管、所述第四晶體管和所述第五晶體管 均為PMOS晶體管。
[00巧]在一種可能的實現方式中，所述開關為傳輸口（transmission gate,TG)開關。
[0029] 本發明實施例的存儲器中，TG開關為一個PMOS晶體管和一個N溝道金屬氧化物半 導體晶體管組成，TG開關能夠更可靠的實現測試信號對負載模塊的控制。
[0030] 在一種可能的實現方式中，所述第一時長大于第一時間闊值并且小于第二時間闊 值，所述第二時間闊值大于所述第一時間闊值。
[0031] 如果第二時長的持續時間過長，有可能將沒有缺陷的存儲電路篩選為有缺陷的存 儲電路，如果第二時長的持續時間過短，很可能不會將有弱缺陷的存儲電路篩選出來。
[0032] 在一種可能的實現方式中，所述負載模塊包括至少一個與電源連接的第六晶體管 和/或至少一個與地線連接的第屯晶體管。
[0033] 本發明實施例中，負載模塊的負載還可W為電容或電阻。不同的負載能夠實現對 預充電控制信號的上升沿或下降沿不同大小的延遲。
[0034] 在一種可能的實現方式中，所述存儲器還包括弱下拉電路，所述弱下拉電路與所 述位線連接，用于輸入第二測試信號，并在所述第二測試信號的控制下將所述弱下拉電路 接入所述存儲電路；
[0035] 所述讀取電路還用于在所述弱下拉電路接入所述存儲電路之后，從所述位線讀取 所述存儲單元存儲的數據；
[0036] 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲電路之后讀 取的數據與所述存儲單元預先存儲的數據進行匹配，若所述讀取電路在所述弱下拉電路接 入所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據相同，則所述確定電路發 出第=指示信息，所述第=指示信息用于指示所述存儲單元沒有存在缺陷；若所述讀取電 路在所述弱下拉電路接入所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據 不同，則所述確定電路發出第四指示信息，所述第四指示信息用于指示所述存儲單元存在 缺陷。
[0037] 本發明實施例通過在存儲器中加入弱下拉電路，當弱下拉電路接入到存儲電路中 時，如果存儲電路中的存儲單元在弱缺陷，則該存儲單元中中存儲的值會發生改變，從而實 現對存儲電路中的具有弱缺陷的存儲單元的篩選。
[0038] 在一種可能的實現方式中，所述存儲單元為SRAM存儲單元，所述位線包括第一位 線和第二位線，
[0039] 所述SRAM存儲單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其 中，所述第一傳輸管位于所述第一位線與所述第一反相器之間，所述第二傳輸管位于所述 第二位線與所述第二反相器之間，所述第一傳輸管的柵極和所述第二傳輸管的柵極均與所 述WL連接；
[0040]所述第一反向器包括第一存儲節點、第一 P溝道金屬氧化物半導體PMOS晶體管和 第一 N溝道金屬氧化物半導體NMOS晶體管，所述第一 PMOS晶體管與電源連接，所述第一 NMOS 晶體管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲節 占 y、、、
[0041 ]所述第二反相器包括第二存儲節點、第二PMOS晶體管和第二醒OS晶體管，所述第 二PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述 第二NMOS晶體管連接于所述第二存儲節點，
[0042] 所述第一 PMOS晶體管的柵極和所述第一醒OS晶體管的柵極連接于所述第二存儲 節點，所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲節 點，所述第一傳輸管位于所述第一位線與所述第一存儲節點之間，所述第二傳輸管位于所 述第二位線與所述第二存儲節點之間，所述第一存儲節點的電位值表示所述第一反相器中 存儲的數據，所述第二存儲節點的電位值表示所述第二反相器中存儲的數據；
[0043] 所述弱下拉電路包括第二負載模塊和第=負載模塊，所述第二負載模塊與所述第 一位線連接，所述第=負載模塊與第二位線連接；
[0044] 所述讀取電路具體用于:在所述第二負載模塊和所述第=負載模塊接入所述存儲 電路之后，從所述第一位線讀取第=數據，從所述第二位線讀取第四數據；
[0045] 所述確定電路具體用于將所述第=數據與所述第一存儲節點預先存儲的數據進 行匹配，或將所述第四數據與所述第二存儲節點預先存儲的數據進行匹配；
[0046] 若所述第一存儲節點預先存儲的數據為1，所述第=數據為0,則所述第四指示信 息用于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲節點預先存儲的數據為1，所 述第四數據為0,所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。
[0047] 在一種可能的實現方式中，所述第一負載為至少一個第六晶體管，所述第二負載 為至少一個第屯晶體管。
[0048] 本發明實施例中，弱下拉電路中負載的阻性越大，弱下拉電路的下拉能力越弱，弱 下拉電路中的電阻越小，弱下拉電路的下拉能力越強。運里，可W通過調整弱下拉電路中的 負載的大小，確定合適的弱下拉電路的下拉強度。
[0049] 第二方面，本發明實施例提供了一種存儲器，包括:存儲電路、弱下拉電路、讀取電 路和確定電路，
[0050] 所述存儲電路包括存儲單元，W及控制所述存儲單元讀寫的位線；
[0051] 所述弱下拉電路與所述位線連接，用于輸入測試信號，并在所述測試信號的控制 下將所述弱下拉電路接入所述存儲電路；
[0052] 所述讀取電路用于在所述弱下拉電路接入所述存儲電路之后，從所述位線讀取所 述存儲單元存儲的數據；
[0053] 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲電路之后讀 取的數據與所述存儲單元預先存儲的數據進行匹配，若所述讀取電路在所述弱下拉電路接 入所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據相同，則所述確定電路發 出第一指示信息，所述第一指示信息用于指示所述存儲單元沒有存在缺陷；若所述讀取電 路在所述弱下拉電路接入所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據 不同，則所述確定電路發出第二指示信息，所述第二指示信息用于指示所述存儲單元存在 缺陷。
[0054] 本發明實施例通過在存儲器中加入弱下拉電路，當弱下拉電路接入到存儲電路中 時，如果存儲電路中的存儲單元在弱缺陷，則該存儲單元中中存儲的值會發生改變，從而實 現對存儲電路中的具有弱缺陷的存儲單元的篩選。
[0055] 在一種可能的實現方式中，所述存儲單元為SRAM存儲單元，所述位線包括第一位 線和第二位線，
[0056] 所述SRAM存儲單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其 中，所述第一傳輸管位于所述第一位線與所述第一反相器之間，所述第二傳輸管位于所述 第二位線與所述第二反相器之間，所述第一傳輸管的柵極和所述第二傳輸管的柵極均與所 述WL連接；
[0057] 所述第一反向器包括第一存儲節點、第一P溝道金屬氧化物半導體PMOS晶體管和 第一 N溝道金屬氧化物半導體NMOS晶體管，所述第一 PMOS晶體管與電源連接，所述第一 NMOS 晶體管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲節 占 y、、、
[005引所述第二反相器包括第二存儲節點、第二PMOS晶體管和第二醒OS晶體管，所述第 二PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述 第二NMOS晶體管連接于所述第二存儲節點，
[0059] 所述第一 PMOS晶體管的柵極和所述第一醒OS晶體管的柵極連接于所述第二存儲 節點，所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲節 點，所述第一傳輸管位于所述第一位線與所述第一存儲節點之間，所述第二傳輸管位于所 述第二位線與所述第二存儲節點之間，所述第一存儲節點的電位值表示所述第一反相器中 存儲的數據，所述第二存儲節點的電位值表示所述第二反相器中存儲的數據；
[0060] 所述弱下拉電路包括第一負載模塊和第二負載模塊，所述第一負載模塊與所述第 一位線連接，所述第二負載模塊與第二位線連接；
[0061] 所述讀取電路具體用于:在所述第一負載模塊和所述第二負載模塊接入所述存儲 電路之后，從所述第一位線讀取第一數據，從所述第二位線讀取第二數據；
[0062] 所述確定電路具體用于將所述第一數據與所述第一存儲節點預先存儲的數據進 行匹配，或將所述第二數據與所述第二存儲節點預先存儲的數據進行匹配；
[0063] 若所述第一存儲節點預先存儲的數據為1，所述第一數據為0,則所述第二指示信 息用于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲節點預先存儲的數據為1，所 述第二數據為0,則所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。
[0064] 在一種可能的實現方式中，所述第一負載為至少一個第=晶體管，所述第二負載 為至少一個第四晶體管。本發明實施例中，弱下拉電路中負載的阻性越大，弱下拉電路的下 拉能力越弱，弱下拉電路中的電阻越小，弱下拉電路的下拉能力越強。運里，可W通過調整 弱下拉電路中的負載的大小，確定合適的弱下拉電路的下拉強度。
【附圖說明】
[0065] 為了更清楚地說明本發明實施例的技術方案，下面將對本發明實施例中所需要使 用的附圖作簡單地介紹，顯而易見地，下面所描述的附圖僅僅是本發明的一些實施例，對于 本領域普通技術人員來講，在不付出創造性勞動的前提下，還可W根據運些附圖獲得其他 的附圖。
[0066] 圖1是存儲單元陣列的示意性結構圖。
[0067] 圖2是SRAM存儲單元的示意性結構圖。
[0068] 圖3是本發明實施例的一個存儲器示意性結構圖。
[0069] 圖4是本發明實施例的另一個存儲器示意性結構圖。
[0070] 圖5是本發明實施例的一個存儲器的預充電電路的示意性結構圖。
[0071] 圖6是本發明實施例的一個存儲器的字線WL信號和預充電NPRE信號的示意性時序 圖。
[0072] 圖7是本發明實施例的一個存儲器的測試電路和預充電延遲模塊的示意性結構 圖。
[0073] 圖8是本發明實施例的另一個存儲器的字線WL信號和預充電NPRE信號的示意性時 序圖。
[0074] 圖9是本發明實施例的另一個存儲器示意性結構圖。
[0075] 圖10是本發明實施例的另一個存儲器的弱下拉電路的示意性結構圖。
【具體實施方式】
[0076] 下面將結合本發明實施例中的附圖，對本發明實施例中的技術方案進行清楚、完 整地描述，顯然，所描述的實施例是本發明的一部分實施例，而不是全部實施例。基于本發 明中的實施例，本領域普通技術人員在沒有做出創造性勞動的前提下所獲得的所有其他實 施例，都應屬于本發明保護的范圍。
[0077] 圖1是SRAM存儲單元陣列的示意圖的一例。圖1示出的SRAM存儲單元陣列包含2N個 位線和M個字線，其中M和N為自然數。圖1示出的SRAM存儲單元的個數為MX N。
[0078] 每一個存儲單元與兩個位線(bit line,BL)和一個字線(word line,WL)相連。例 如，為圖1所示，位線1、位線2和字線1之間的SRAM存儲單元為存儲單元AdM個字線可W與行 譯碼器連接，行譯碼器可W根據地址使一行字線有效從而啟動其中一行字線。位線可W與 列譯碼器和列電路連接，列電路可W包括放大器或緩沖器，用來檢測位線上的數據，列譯碼 器控制在列電路中的一個多路開關，用來在該行中選出與要存取數據的SRAM存儲單元相連 的位線。
[0079] 圖2是SRAM存儲單元的示意性結構圖。圖2中的位線化和瓦T分別為圖1中的存儲單 元兩側的位線。運里，電源可W為表示為Vdd，地線可W表示為Gnd。
[0080] SRAM存儲單元包括第一反相器145、第二反相器144、第一傳輸管Ms和第二傳輸管 Ms，其中，所述第一傳輸管Ms位于所述位線化與所述第一反相器145之間，所述第二傳輸管Ms 位于所述位線現;與所述第二反相器144之間，所述第一傳輸管Ms的柵極和所述第二傳輸管 Ms的柵極均與所述WL連接。第一傳輸管Ms和第二傳輸管Ms均為N溝道金屬氧化物半導體(N- channel Metal Oxide Semiconductor,NMOS)晶體管。
[0081 ]所述第一反向器145包括存儲節點Q、第一 P溝道金屬氧化物半導體（P-channel Metal Oxide Semiconductor,PMOS)晶體管M3和第一NMOS晶體管Ml,所述第一PMOS晶體管M3 與Vdd連接，所述第一 NMOS晶體管Ml與Gnd連接，所述第一 PMOS晶體管M3與所述第一 NMOS晶體 管化連接于所述存儲節點Q。
[0082] 所述第二反相器144包括存儲節點巧、第二PMOS晶體管M4和第二NMOS晶體管M2，所 述第二PMOS晶體管M4與Vdd連接，所述第二醒OS晶體管M2與Gnd連接，所述第二PMOS晶體管M4 和所述第二NMOS晶體管M2連接于所述存儲節點巧。
[0083] 所述第一 PMOS晶體管M3的柵極和所述第一 NMOS晶體管化的柵極連接于所述存儲節 點Q，所述第二PMOS晶體管M4的柵極和所述第二NMOS M2晶體管的柵極連接于所述存儲節點 Q，所述第一傳輸管Ms位于所述位線化與所述存儲節點Q之間，所述第二傳輸管Ms位于所述位 線面;與所述存儲節點盡之間，所述存儲節點Q的電位值表示所述第一反相器145中存儲的 數據，所述存儲節點Q的電位值表示所述第二反相器144中存儲的數據。
[0084] 運里，第一反相器和第二反相器交叉禪合，用來保持數據的狀態。Mi和M2也稱為下 拉(pull down)管，M3和M4也稱為上拉(pull up)管。
[0085] 進行讀操作時，與SRAM存儲單元連接的兩個位線可W預先被置于一個已知的電平 值，運個過程稱為預充電，運時位線的狀態稱為預充電狀態。預充電結束之后，啟動與該 SRAM存儲單元連接的字線，此時位線上的值完全取決于與該位線連接的SRAM存儲單元中的 存儲節點存儲的值。然后通過靈敏放大器來放大位線上的電平值，從而列電路能夠讀取 SRAM存儲單元中的存儲節點存儲的值。
[00化]例如，日面;預充電之后為高電平，當預充電過程結束并且字線啟動時，傳輸管Ms 和傳輸管Ms導通。當化被下拉為低電平時，表明Q的值為〇，Q的值為1，列電路讀出的值為0。 當IE被下拉為低電平時，表明Q的值為1，Q的值為0，列電路讀出的值為1。
[0087] 圖3示出了本發明實施例提供的一種存儲器100,該存儲器100包括存儲電路14、時 鐘電路11、預充電電路12、測試電路13、讀取電路15和確定電路16。
[0088] 所述存儲電路包括存儲單元141，W及控制所述存儲單元141讀寫的字線WL和位 線。
[0089] 所述時鐘電路11接收時鐘信號，并在所述時鐘信號的控制下輸出預充電控制信 號，W及字線WL信號，所述WL信號用于啟動字線。
[0090] 所述預充電電路12在所述預充電控制信號的控制下，向所述存儲電路14的位線輸 入預充電信號，所述預充電信號用于使所述位線處于預充電狀態。
[0091] 所述測試電路13與所述時鐘電路11連接，用于接收測試信號，并在所述測試信號 的控制下延遲所述預充電控制信號的上升沿或下降沿，使得所述位線在所述字線在啟動之 后的第一時長中保持預充電狀態。
[0092] 所述讀取電路15用于在所述第一時長結束之后從所述位線讀取數據。該讀取電路 15例如可W為上述圖1中所述的列電路和靈敏放大器。
[0093] 所述確定電路16用于將所述讀取電路15讀取的數據與所述存儲單元預先存儲的 數據進行匹配，若所述讀取電路讀取的數據與所述存儲單元預先存儲的數據相同，則所述 確定電路發出第一指示信息，所述第一指示信息用于指示所述存儲單元沒有存在缺陷；若 所述讀取電路讀取的數據與所述存儲單元預先存儲的數據不同，則所述確定電路發出第二 指示信息，所述第二指示信息用于指示所述存儲單元存在缺陷。
[0094]時鐘電路11可W包括第一輸入端、第一輸出端和第二輸出端，第一輸入端用于輸 入時鐘信號，第一輸出端用于輸出預充電控制信號，第二輸出端用于輸出WL信號，輸入的WL 信號用于啟動字線。
[00M]預充電電路12包括第二輸入端和第=輸出端，第二輸入端用于接收第一輸出端輸 出的預充電控制信號，第=輸出端用于輸出預充電信號，預充電信號可W將位線預先置于 一個已知的電平值。
[0096] 本發明實施例通過在存儲器中加入測試電路，能夠延遲預充電控制信號的上升沿 或下降沿，使得位線在字線在啟動之后的第一時長中保持預充電狀態。本發明實施例通過 劣化預充電信號和WL信號的時序，使存儲電路中具有弱缺陷的存儲單元中存儲的值改變， 從而識別出存儲電路中具有弱缺陷的存儲單元。
[0097] 在本發明實施例中，存儲電路14可W包括SRAM的存儲單元、動態隨機存取存儲器 (Dynamic Random Access Memoir, DRAM)的 ITlC 存儲單元、只讀存儲器（read-only memory ,ROM)存儲單元或者閃存(Flash)存儲單元。本發明實施例W存儲電路14為圖2所示 的SRAM的6T存儲單元為例進行描述。
[0098] 圖4示出了本發明實施例中的SRAM存儲器200的示意性結構圖，該存儲器包括存儲 電路、時鐘電路、預充電電路、測試電路、讀取電路和確定電路，圖4中僅僅示出了存儲電路、 時鐘電路、預充電電路和測試電路的示意性框圖，該存儲器200中的讀取電路和確定電路如 上述圖3所述讀取電路與位線化和面：連接，確定電路與讀取電路連接。
[0099] 圖4所示的存儲器中的時鐘電路包括預充電延遲模塊1110和字線電路模塊1120。 預充電延遲模塊1110的輸出端為上述第一輸出端，字線電路模塊1120的輸出端為上述第二 輸出端。預充電延遲模塊1110與測試電路13和預充電電路12連接，字線電路模塊1120與WL 連接。
[0100] 預充電延遲模塊1110通過第一輸出端輸出預充電控制信號，并將預充電控制信號 通過第二輸入端輸入至預充電電路12。字線電路模塊通過第二輸出端輸出WL信號，并將WL 信號通過SRAM存儲單元的第四輸入端輸出至所述SRAM存儲單元對應的WL。
[0101] 預充電電路12與化和遠:連接，用于在第S輸出端輸出第一預充電信號，在第四輸 出端輸出第二預充電信號，并將該第一預充電信號通過SRAM存儲單元的第五輸入端輸出至 SRAM存儲單元對應的化，將該第二預充電信號通過SRAM存儲單元的第六輸入端輸出至該 SRAM存儲單元對應的瓦：。即本發明實施例通過預充電電路12將預充電延遲模塊1110輸出 的預充電控制信號輸出為兩路預充電信號，并分別將兩路預充電信號輸出至BL和盈：，可W 將化和:瓦預充電至高電平。
[0102] 可選的，預充電電路包括第=晶體管、第四晶體管和第五晶體管，第=晶體管、第 四晶體管和第五晶體管的柵極均與第二輸入端連接，第=晶體管位于電源與所述第=輸出 端之間，第四晶體管位于電源與第四輸出端之間，第五晶體管位于第=輸出端與第四輸出 端之間。
[0103] 作為一例，預充電電路可W為圖5所示，預充電電路分別和化和豆!連接。預充電電 路包括PMOS晶體管M?、PMOS晶體管Ms和PMOS晶體管M9，M?、Ms和M9的柵極均輸入預充電控制信 號，例如可W為低電平的預充電（Negative Precharge，NPRE)信號，即M7、Ms和M9均由NPRE信 號控制。M?位于Vdd與化之間，Ms位于Vdd與化之間，Mg位于化與化之間。當NPRE信號為低電平 時，M7、M8和M9均為導通狀態，此時，化與函:上的預充電信號均為高電平，可W將化與瓦:預 充電至高電平。
[0104] 該預充電電路能夠同時將BL與瓦預充電至高電平，并保持BL與瓦的電位相同。
[0105] 可W理解，本發明實施例不限于使用圖5所示的預充電電路。能實現圖5所述的預 充電電路的預充電功能的所有電路都落在本發明的保護范圍之內。
[0106] 圖6示出了 SRAM存儲器正常讀工作時，時鐘電路11輸出的WL信號和NPRE信號的時 序圖。顯然，在一個時序周期內，NPRE信號的上升的時刻ti早于WL信號的上升的時刻t2，NPRE 信號的下降的時刻t3晚于WL信號的下降的時刻t4。即在NPRE為高電平的時間段中WL-定為 高電平，即NPRE信號能夠包住WL信號。運樣，能夠在位線預充電結束后啟動字線。
[0107] 當WL信號和NPRE信號的時序如圖6所示時，在to時刻之后，NPRE信號為低電平，預 充電電路中的M?、Ms和Ms導通，化與面:均為高電平，就可W完成對化與邁:的預充電。
[010引在ti時刻，將NPRE信號變為高電平之后，可W使化和遠:浮空。當WL信號上升時，BL 和盈;中的一個電平會被下拉，運代表了要讀出的數據。
[0109] 測試電路13包括第=輸入端，第=輸入端用于輸入測試信號，當存儲單元為上述 SRAM存儲單元時，測試信號通過控制時鐘電路11輸出的預充電控制信號，能夠在第一時長 內增加第一預充電信號和第二預充電信號處于高電平的時間，使得第一預充電信號、第二 預充電信號和WL信號同時在第一時長中保持高電平。測試電路是本發明實施例的存儲器相 對于現有技術的存儲器增加的部分。
[0110] 具體的，如圖4所示，測試電路13可W包括開關1310和負載模塊1320,開關1310由 上述測試信號控制，使得在第二時長中延遲所述預充電控制信號的上升沿或下降沿。上述 第二時長則為上述測試信號控制開關處于第一狀態(例如打開狀態)的時間段。
[0111] 本發明實施例中，當開關處于打開狀態時，負載模塊1320會接入到預充電延遲模 塊1110中，運樣讀取電路可W在化與瓦:為高電平時讀取SRAM存儲單元中的存儲節點存儲 的數據，確定電路根據測試結果判斷SRAM存儲單元中的下拉管化或者M2是否存在缺陷。當開 關處于第二狀態(例如關閉狀態時），不對SRAM存儲器進行測試工作，即此時SRAM存儲器可 W正常的進行數據的讀寫。
[0112] 本發明實施例中，當預充電模塊和測試電路連接于第一節點時，開關可W位于第 一節點和負載模塊之間，運樣，測試電路可W采用與預充電模塊并聯的方式接入到存儲器 中，進一步使存儲器在現有的存儲器忍片結構的基礎上改動較小。
[0113] 圖7所示的預充電延遲模塊1110僅僅示出了預充電延遲模塊中包含第一節點的一 部分器件的連接關系。
[0114] 可選的，圖7中測試電路中的開關可W為傳輸口（transmission gate,TG)開關，TG 開關由一個PMOS晶體管和一個NMOS晶體管并聯而成，TG開關能夠更可靠的實現測試信號對 負載模塊的控制。負載模塊可W包括一個與Vdd連接的PMOS晶體管化0和一個與地線(Gnd)連 接的NMOS晶體管Mil。
[0115]當測試信號為高電平時，TG開關中的NMOS晶體管導通，同時測試信號經過圖7中的 反相器化，轉變為低電平輸入至TG開關中的PMOS晶體管，則TG開關中的PMOS晶體管導通。此 時，開關TG處于打開狀態，可W認為負載模塊與預充電延遲模塊連接于第一節點。
[0116] 運時，如果預充電延遲模塊1110通過與非口化的輸出需要從低電平跳至高電平 時，第一節點和晶體管Mio,化1的柵極首先處于低電壓狀態。當第一節點需要跳至高電平時， 第一節點需要累積足夠的電荷，此時，第一節點處累積的電荷還有一部分會流向Mio,Mii的 柵極電容，即Mio, Mii能夠延遲第一節點跳至高電平的時間。
[0117] 同樣的，如果預充電延遲模塊1110通過與非口化的輸出需要從高電平跳至低電平 時，第一節點和晶體管化〇，Mii的柵極首先處于高電壓狀態，Mio, Mii的柵極存儲有大量電荷。 當第一節點需要跳至低電平時，第一節點需要釋放足夠的電荷，在第一節點釋放電荷的時 候，Mio,Mii的柵極的電荷會流向第一節點，即Mio,Mii能夠延遲第一節點跳至低電平的時間。
[0118] 運樣，負載模塊1320能夠增加圖7中的預充電輸入時鐘信號（Precharge Clock I噸Ut，PRE&K_I)到預充電輸出時鐘信號（Precharge Clock Ou化Ut，PRE化K_0)的延遲，可 W理解PRE&K_I和PRE化K_0為輸入的時鐘信號在預充電延遲模塊的中間過程中的信號。因 此，負載模塊1320能夠延遲NPRE信號在由低電平跳至高電平的時刻，或者延遲NPRE信號由 高電平跳至低電平的時刻。
[0119] 圖8示出了在負載模塊1320延遲了NPRE信號之后的WL和NPRE的時序圖。運時，NPRE 信號的上升時刻ti晚于WL信號的上升沿時刻t2，NPRE信號的下降時刻t4相對于圖6也有一小 時間段的延遲。圖8中的ti至t2的時間段為上述第一時長。運時，NPRE信號將包不住WL信號， 存在WL信號和NPRE信號的時序沖突，即位線仍然在啟動字線之后的第一時長中保持預充電 狀態，從而造成電氣特性的劣化。
[0120] 可選的，本發明實施例中，第一時長大于第一時間闊值并且小于第二時間闊值，該 第二時間闊值大于第一時間闊值。
[0121] 一方面，如果第一時長大于第二時間闊值時，貝化L和盈:高電平持續時間過長，此 時沒有弱缺陷的存儲單元也有可能出現讀錯誤，有可能將沒有缺陷的存儲單元篩選為有缺 陷的存儲單元，因此負載模塊對預充電延遲模塊中預充電控制信號的延遲不應過大。
[012^ 另一方面，如果第一時長小于第一時間闊值，則化和瓦高電平持續時間過短，很 可能不會將有弱缺陷的SRAM存儲單元篩選出來。
[0123] 在實際應用中，可W通過調整負載模塊中的負載，確定適合的第一時長的時間長 短。在本發明實施例中，負載模塊中的PMOS晶體管或者NMOS晶體管的數量還可W為多個。或 者，負載模塊中的負載器件還可W為電容或電阻。不同的負載能夠實現對預充電控制信號 的上升沿或者下降沿的不同大小的延遲。
[0124] 在對SRAM存儲單元進行測試時，假設Q最初為0,因而Q最初為1。在WL信號為高電 平時，SRAM存儲單元11中的傳輸管Ms和Ms導通。此時，NPRE信號仍然為低電平，化與面:仍然 進行預充電，即化與亞;仍然為高電平。運時，BL通過Ms和化與地線連接。
[012引如果Mi沒有缺陷，則Mi具有很強的電流導通能力，能夠快速的將Q點下拉，在圖7中 的ti至t2的時間段中，Q的電位不會上升為1，即Q點不會發生翻轉。運樣，在NPRE由低電平上 升為高電平后，讀取電路仍然能夠正確讀出SRAM存儲單元存儲的值。
[0126]如果Mi存在弱缺陷，則Mi中會存在電阻，Mi的電流導通能力將會變差。此時，如果化 持續加高電平，會有電荷不斷的累積在Q點，很容易造成Q點的電位上升，當Q的電位上升為1 時，Q點的值發生了翻轉，運樣，在NPRE由低電平上升為高電平后，讀取電路從SRAM存儲單元 讀取的值將出現讀錯誤。
[0127] 運樣，所述讀取電路可W在所述第一時長結束之后從所述位線化讀取第一數據， 從所述位線面：讀取第二數據。確定電路通過對比讀取電路在第一時長結束后從SRAM存儲 單元讀取的值與預先存儲的該SRAM存儲單元的值是否相同，就能夠判斷Mi是否存在弱缺 陷。
[0128] 具體的，確定電路將所述第一數據與所述存儲節點Q預先存儲的數據進行匹配，或 將所述第二數據與所述存儲節點巧預先存儲的數據進行匹配。如果所述存儲節點Q預先存 儲的數據為0,所述第一數據為1，則上述第二指示信息用于指示所述第一 NMOS晶體管Mi存 在缺陷。
[0129] 同樣的，當Q點最初為1，Q最初為0時，能夠對M2晶體管的弱缺陷進行篩選。具體的 測試方法與上述化晶體管相同，為避免重復，運里不再寶述。運時如果所述存儲節點Q預先 存儲的數據為0,所述第二數據為1，則所述第二指示信息用于指示所述第二NMOS晶體管M2 存在缺陷。
[0130] 應注意，在本發明實施例中，測試電路13通過預充電延遲模塊1110控制預充電控 制信號。當預充電延遲模塊有多個時，存儲陣列結構中的每個預充電延遲模塊可W連接一 個測試電路。
[0131] 本發明實施例中，當第一預充電信號、第二預充電信號和WL信號同時在第一時長 中保持高電平時，存儲電路14上字線上的預充電信號和WL上WL信號的時序將會劣化，即位 線仍然在啟動字線之后的第一時長中保持預充電狀態，運時如果晶體管化或M2存在弱缺陷， 則會導致存儲節點Q或Q存儲的數據從0改變為1。因此本發明實施例能夠識別存儲器中具 有弱缺陷的晶體管。
[0132] 本發明實施例還提供了一種存儲器300中，如圖9所示，該存儲器300在上述存儲器 100或200的基礎上，還可W包括弱下拉電路22。該存儲器300也可W只包含上述存儲器100 或200中的除測試電路之外的部分和弱下拉電路22。
[0133] 圖9中的弱下拉電路包括第一負載和第二負載，第一負載與化連接，第二負載與 致^連接。
[0134] 可選的，如圖10所示，第一負載可W為至少一個第六晶體管，第二負載可W為至少 一個第屯晶體管。弱下拉電路與存儲器中的化翻轉輔助電路23的連接關系可W如圖10所 示。翻轉輔助電路23中可W包括晶體管Mis、Mi9、M20和M21。巧聯信號可W同時輸入到該化翻轉 輔助電路23和弱下拉電路22中。
[0135] 在本發明實施例中，在讀取數據時，在化和西:的輸入為上述圖6所示的正常的 NPRE信號和WL信號時序，在WL為上升為高電平之前，化和雨預充電為高電平并且浮空。運 時，通過測試信號控制上述弱下拉電路，將第一負載和第二負載接入到SRAM存儲器中。
[0136] 讀取電路用于在所述弱下拉電路接入所述存儲電路之后，從所述位線讀取所述存 儲單元存儲的數據。
[0137] 確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲電路之后讀取的 數據與所述存儲單元預先存儲的數據進行匹配，如果所述讀取電路在所述弱下拉電路接入 所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據相同，則所述確定電路發出 第=指示信息，所述第=指示信息用于指示所述存儲單元沒有存在缺陷。如果所述讀取電 路在所述弱下拉電路接入所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據 不同，則所述確定電路發出第四指示信息，所述第四指示信息用于指示所述存儲單元存在 缺陷。
[013引具體的，假設Q最初為1，Q最初為0,運時，圖9中的M3和Ms導通，并且弱下拉電路中 的負載Mi日、Mi6和Mi7接入到化上。此時，可W認為M3處于存儲節點Q和Vdd之間，負載Mi日、Mi6和 化7處于該存儲節點Q和Gnd之間。
[0139] 如果M3中沒有缺陷，則M3具有很強的電流導通能力，即使存在負載化5、Mi6和Mi7對Q 點的電位有下拉作用，M池能夠使Q點與Vdd保持相同的高電位，或者使Q點的電位略低于Vdd 的電位，使Q點保持值為1。運樣，讀取電路就能夠根據化上的電位，讀出Q點存儲的值。
[0140] 如果M3存在弱缺陷，則M3中會存在電阻，M禍端將有電位差，因為Mi5、Mi6和Mi7都導 通并且化7接地，會對Q電的電位有顯著的下拉作用。當Q點的電位下降到一定程度時，Q點存 儲的值將會由1變為〇，Q點的值發生了反轉，讀取電路從SRAM存儲單元中讀取的數據將會出 現讀錯誤。
[0141] 運樣，所述讀取電路可W在所述第二負載模塊和所述第=負載模塊接入所述存儲 電路之后，從所述位線化讀取第S數據，從所述位線面:讀取第四數據。所述確定電路具體 用于將所述第一數據與所述存儲節點Q預先存儲的數據進行匹配，或將所述第二數據與所 述存儲節點巧預先存儲的數據進行匹配。如果所述存儲節點Q預先存儲的數據為1，所述第 一數據為0,則所述第四指示信息用于指示所述第一 PMOS晶體管存在缺陷。
[0142] 同樣的，當Q點最初的為0,弓景初為1時，能夠對M4晶體管的弱缺陷進行篩選。如果 所述存儲節點Q預先存儲的數據為1，所述第二數據為0,則所述第四指示信息用于指示所 述第二PMOS晶體管M4存在缺陷。
[0143] 具體的測試方法與上述M3晶體管相同，為避免重復，運里不再寶述。
[0144] 應注意，當弱下拉電路中的負載的阻性越大，弱下拉電路的下拉能力越弱，弱下拉 電路中的電阻越小，弱下拉電路的下拉能力越強。如果弱下拉電路的強度過大，則沒有弱缺 陷的存儲單元也有可能出現讀錯誤，有可能將沒有缺陷的存儲單元篩選為有缺陷的存儲單 元。如果弱下拉電路的強度過小，則很可能不會將有弱缺陷的SRAM存儲單元篩選出來。
[0145] 在實際應用中，可W調整弱下拉電路中的負載的大小，確定合適的弱下拉電路的 下拉強度。
[0146] 因此，本發明實施例通過在存儲器中加入弱下拉電路22,當弱下拉電路加入到 SRAM存儲器中時，如果SRAM存儲單元中的晶體管M3或M4存在弱缺陷，則會導致存儲節點Q或 Q存儲的數據從1改變為0。因此本發明實施例能夠識別存儲器中具有弱缺陷的晶體管。
[0147] 本領域普通技術人員可W意識到，結合本文中所公開的實施例中描述的各方法步 驟和單元，能夠W電子硬件、計算機軟件或者二者的結合來實現，為了清楚地說明硬件和軟 件的可互換性，在上述說明中已經按照功能一般性地描述了各實施例的步驟及組成。運些 功能究竟W硬件還是軟件方式來執行，取決于技術方案的特定應用和設計約束條件。本領 域普通技術人員可W對每個特定的應用來使用不同方法來實現所描述的功能，但是運種實 現不應認為超出本發明的范圍。
[0148] 結合本文中所公開的實施例描述的方法或步驟可W用硬件、處理器執行的軟件程 序，或者二者的結合來實施。軟件程序可W置于隨機存儲器(RAM)、內存、只讀存儲器(ROM)、 電可編程ROM、電可擦除可編程ROM、寄存器、硬盤、可移動磁盤、CD-ROM、或技術領域內所公 知的任意其它形式的存儲介質中。
[0149] 盡管通過參考附圖并結合優選實施例的方式對本發明進行了詳細描述，但本發明 并不限于此。在不脫離本發明的精神和實質的前提下，本領域普通技術人員可W對本發明 的實施例進行各種等效的修改或替換，而運些修改或替換都應在本發明的涵蓋范圍內。
【主權項】
1. 一種存儲器，其特征在于，包括:存儲電路、時鐘電路、預充電電路、測試電路、讀取電 路和確定電路， 所述存儲電路包括存儲單元，以及控制所述存儲單元讀寫的字線和位線； 所述時鐘電路接收時鐘信號，并在所述時鐘信號的控制下輸出預充電控制信號，以及 字線WL信號，所述WL信號用于啟動字線； 所述預充電電路在所述預充電控制信號的控制下，向所述存儲電路的位線輸入預充電 信號，所述預充電信號用于使所述位線處于預充電狀態； 所述測試電路與所述時鐘電路連接，用于接收第一測試信號，并在所述第一測試信號 的控制下延遲所述預充電控制信號的上升沿或下降沿，使得所述位線在所述字線在啟動之 后的第一時長中保持預充電狀態； 所述讀取電路用于在所述第一時長結束之后從所述位線讀取數據； 所述確定電路用于將所述讀取電路讀取的數據與所述存儲單元預先存儲的數據進行 匹配;若所述讀取電路讀取的數據與所述存儲單元預先存儲的數據相同，則所述確定電路 發出第一指示信息，所述第一指示信息用于指示所述存儲單元沒有存在缺陷；若所述讀取 電路讀取的數據與所述存儲單元預先存儲的數據不同，則所述確定電路發出第二指示信 息，所述第二指示信息用于指示所述存儲單元存在缺陷。2. 如權利要求1所述的存儲器，其特征在于，所述存儲單元為SRAM存儲單元，所述位線 包括第一位線和第二位線， 所述SRAM存儲單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其中，第 一反相器和第二反相器交叉耦合，所述第一傳輸管位于所述第一位線與所述第一反相器之 間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的柵極和 所述第二傳輸管的柵極均與所述WL連接； 所述第一反向器包括第一存儲節點、第一 P溝道金屬氧化物半導體PMOS晶體管和第一 N 溝道金屬氧化物半導體匪OS晶體管，所述第一 PMOS晶體管與電源連接，所述第一匪OS晶體 管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲節點， 所述第二反相器包括第二存儲節點、第二PMOS晶體管和第二匪OS晶體管，所述第二 PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述第 二NMOS晶體管連接于所述第二存儲節點， 所述第一 PMOS晶體管的柵極和所述第一 NMOS晶體管的柵極連接于所述第二存儲節點， 所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲節點，所述 第一傳輸管位于所述第一位線與所述第一存儲節點之間，所述第二傳輸管位于所述第二位 線與所述第二存儲節點之間，所述第一存儲節點的電位值表示所述第一反相器中存儲的數 據，所述第二存儲節點的電位值表示所述第二反相器中存儲的數據； 所述讀取電路具體用于： 在所述第一時長結束之后從所述第一位線讀取第一數據，從所述第二位線讀取第二數 據； 所述確定電路具體用于將所述第一數據與所述第一存儲節點預先存儲的數據進行匹 配，或將所述第二數據與所述第二存儲節點預先存儲的數據進行匹配； 若所述第一存儲節點預先存儲的數據為〇,所述第一數據為1，則所述第二指示信息用 于指示所述第一 NMOS晶體管存在缺陷，或若所述第二存儲節點預先存儲的數據為0,所述第 二數據為1，則所述第二指示信息用于指示所述第二NMOS晶體管存在缺陷。3. 如權利要求1或2所述的存儲器，其特征在于，所述測試電路包括開關，所述第一測試 信號控制所述開關，使得在第二時長中延遲所述預充電控制信號的上升沿或下降沿。4. 如權利要求3所述的存儲器，其特征在于，所述測試電路還包括第一負載模塊，所述 時鐘電路與所述測試電路連接于第一節點，所述開關位于所述第一節點和所述第一負載模 塊之間。5. 如權利要求1至4中任一項所述的存儲器，其特征在于，所述預充電電路包括第三晶 體管、第四晶體管和第五晶體管，所述第三晶體管、所述第四晶體管和所述第五晶體管的柵 極均與所述第二輸入端連接，所述第三晶體管位于電源與所述第三輸出端之間，所述第四 晶體管位于電源與所述第四輸出端之間，所述第五晶體管位于所述第三輸出端與所述第四 輸出端之間。6. 如權利要求5所述的存儲器，其特征在于，所述第三晶體管、所述第四晶體管和所述 第五晶體管均為PMOS晶體管。7. 如權利要求4至6中任一項所述的存儲器，其特征在于，所述第一負載模塊包括至少 一個與電源連接的第六晶體管和/或至少一個與地線連接的第七晶體管。8. 如權利要求1至7中任一項所述的存儲器，其特征在于，所述第一時長大于第一時間 閾值并且小于第二時間閾值，所述第二時間閾值大于所述第一時間閾值。9. 如權利要求3至8中任一項所述的存儲器，其特征在于，所述開關為傳輸門TG開關。10. 如權利要求1至9中任一項所述的存儲器，其特征在于，所述存儲器還包括弱下拉電 路， 所述弱下拉電路與所述位線連接，用于輸入第二測試信號，并在所述第二測試信號的 控制下將所述弱下拉電路接入所述存儲電路； 所述讀取電路還用于在所述弱下拉電路接入所述存儲電路之后，從所述位線讀取所述 存儲單元存儲的數據； 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲電路之后讀取的 數據與所述存儲單元預先存儲的數據進行匹配，若所述讀取電路在所述弱下拉電路接入所 述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據相同，則所述確定電路發出第 三指示信息，所述第三指示信息用于指示所述存儲單元沒有存在缺陷；若所述讀取電路在 所述弱下拉電路接入所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據不同， 則所述確定電路發出第四指示信息，所述第四指示信息用于指示所述存儲單元存在缺陷。11. 如權利要求10所述的存儲器，其特征在于，所述存儲單元為SRAM存儲單元，所述位 線包括第一位線和第二位線， 所述SRAM存儲單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其中，第 一反相器和第二反相器交叉耦合，所述第一傳輸管位于所述第一位線與所述第一反相器之 間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的柵極和 所述第二傳輸管的柵極均與所述WL連接； 所述第一反向器包括第一存儲節點、第一 P溝道金屬氧化物半導體PMOS晶體管和第一 N 溝道金屬氧化物半導體匪OS晶體管，所述第一 PMOS晶體管與電源連接，所述第一匪OS晶體 管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲節點， 所述第二反相器包括第二存儲節點、第二PMOS晶體管和第二匪OS晶體管，所述第二 PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述第 二NMOS晶體管連接于所述第二存儲節點， 所述第一 PMOS晶體管的柵極和所述第一 NMOS晶體管的柵極連接于所述第二存儲節點， 所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲節點，所述 第一傳輸管位于所述第一位線與所述第一存儲節點之間，所述第二傳輸管位于所述第二位 線與所述第二存儲節點之間，所述第一存儲節點的電位值表示所述第一反相器中存儲的數 據，所述第二存儲節點的電位值表示所述第二反相器中存儲的數據； 所述弱下拉電路包括第二負載模塊和第三負載模塊，所述第二負載模塊與所述第一位 線連接，所述第三負載模塊與第二位線連接； 所述讀取電路具體用于： 在所述第二負載模塊和所述第三負載模塊接入所述存儲電路之后，從所述第一位線讀 取第三數據，從所述第二位線讀取第四數據； 所述確定電路具體用于將所述第三數據與所述第一存儲節點預先存儲的數據進行匹 配，或將所述第四數據與所述第二存儲節點預先存儲的數據進行匹配； 若所述第一存儲節點預先存儲的數據為1，所述第三數據為〇,則所述第四指示信息用 于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲節點預先存儲的數據為1，所述第 四數據為〇,所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。12. 如權利要求10或11所述的存儲器，其特征在于，所述第二負載模塊為至少一個第六 晶體管，所述第三負載模塊為至少一個第七晶體管。13. -種存儲器，其特征在于，包括:存儲電路、弱下拉電路、讀取電路和確定電路， 所述存儲電路包括存儲單元，以及控制所述存儲單元讀寫的位線； 所述弱下拉電路與所述位線連接，用于輸入測試信號，并在所述測試信號的控制下將 所述弱下拉電路接入所述存儲電路； 所述讀取電路用于在所述弱下拉電路接入所述存儲電路之后，從所述位線讀取所述存 儲單元存儲的數據； 所述確定電路用于將所述讀取電路在所述弱下拉電路接入所述存儲電路之后讀取的 數據與所述存儲單元預先存儲的數據進行匹配，若所述讀取電路在所述弱下拉電路接入所 述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據相同，則所述確定電路發出第 一指示信息，所述第一指示信息用于指示所述存儲單元沒有存在缺陷；若所述讀取電路在 所述弱下拉電路接入所述存儲電路之后讀取的數據與所述存儲單元預先存儲的數據不同， 則所述確定電路發出第二指示信息，所述第二指示信息用于指示所述存儲單元存在缺陷。14. 如權利要求13所述的存儲器，其特征在于，所述存儲單元為SRAM存儲單元，所述位 線包括第一位線和第二位線， 所述SRAM存儲單元包括第一反相器、第二反相器、第一傳輸管和第二傳輸管，其中，第 一反相器和第二反相器交叉耦合，所述第一傳輸管位于所述第一位線與所述第一反相器之 間，所述第二傳輸管位于所述第二位線與所述第二反相器之間，所述第一傳輸管的柵極和 所述第二傳輸管的柵極均與所述WL連接； 所述第一反向器包括第一存儲節點、第一 P溝道金屬氧化物半導體PMOS晶體管和第一 N 溝道金屬氧化物半導體匪OS晶體管，所述第一 PMOS晶體管與電源連接，所述第一匪OS晶體 管與地線連接，所述第一 PMOS晶體管與所述第一 NMOS晶體管連接于所述第一存儲節點， 所述第二反相器包括第二存儲節點、第二PMOS晶體管和第二匪OS晶體管，所述第二 PMOS晶體管與電源連接，所述第二NMOS晶體管與地線連接，所述第二PMOS晶體管和所述第 二NMOS晶體管連接于所述第二存儲節點， 所述第一 PMOS晶體管的柵極和所述第一 NMOS晶體管的柵極連接于所述第二存儲節點， 所述第二PMOS晶體管的柵極和所述第二NMOS晶體管的柵極連接于所述第一存儲節點，所述 第一傳輸管位于所述第一位線與所述第一存儲節點之間，所述第二傳輸管位于所述第二位 線與所述第二存儲節點之間，所述第一存儲節點的電位值表示所述第一反相器中存儲的數 據，所述第二存儲節點的電位值表示所述第二反相器中存儲的數據； 所述弱下拉電路包括第一負載模塊和第二負載模塊，所述第一負載模塊與所述第一位 線連接，所述第二負載模塊與第二位線連接； 所述讀取電路具體用于： 在所述第一負載模塊和所述第二負載模塊接入所述存儲電路之后，從所述第一位線讀 取第一數據，從所述第二位線讀取第二數據； 所述確定電路具體用于將所述第一數據與所述第一存儲節點預先存儲的數據進行匹 配，或將所述第二數據與所述第二存儲節點預先存儲的數據進行匹配； 若所述第一存儲節點預先存儲的數據為1，所述第一數據為〇,則所述第二指示信息用 于指示所述第一 PMOS晶體管存在缺陷，或若所述第二存儲節點預先存儲的數據為1，所述第 二數據為〇,則所述第四指示信息用于指示所述第二PMOS晶體管存在缺陷。15.如權利要求13或14所述的存儲器，其特征在于，所述第一負載模塊包括至少一個第 三晶體管，所述第二負載模塊包括至少一個第四晶體管。
【文檔編號】G11C29/12GK105957552SQ201610252341
【公開日】2016年9月21日
【申請日】2016年4月21日
【發明人】季秉武, 周云明, 趙坦夫
【申請人】華為技術有限公司