一種相變存儲器讀出電路及方法

一種相變存儲器讀出電路及方法
【專利摘要】本發明提供一種相變存儲器讀出電路及方法，包括存儲數據的目標相變存儲單元陣列；非晶態參考相變存儲單元列；晶態參考相變存儲單元列；以及靈敏放大器。初始階段，將非晶態參考相變存儲單元置為非晶態，將晶態參考相變存儲單元列置為晶態；選中一個目標相變存儲單元、一個非晶態相變存儲單元以及一個晶態相變存儲單元，其信號輸出至靈敏放大器；靈敏放大器以非晶態相變存儲單元和晶態相變存儲單元的讀電流為基準產生參考電流，將目標相變存儲單元的讀電流和參考電流進行比較，以產生目標相變存儲單元的讀出電壓信號。本發明的相變存儲器讀出電路及方法具有讀取時間短，對工藝變化適應性強和誤讀取少等優點，有效改善了相變存儲器讀出電路的性能。
【專利說明】
一種相變存儲器讀出電路及方法
技術領域
[0001]本發明涉及集成電路技術領域，特別是涉及一種相變存儲器讀出電路及方法。
【背景技術】
[0002]相變存儲器(Phase Change Memory，PCM)是基于Ovshinsky在20世紀60年代末提出的奧弗辛斯基電子效應的存儲器，其工作原理是利用加工到納米尺寸的相變材料在晶態與非晶態時不同的電阻狀態來實現數據的存儲。相變存儲器作為一種新型存儲器，由于其讀寫速度快、可擦寫耐久性高、保持信息時間長、存儲密度大、讀寫功耗低以及非揮發等特性，被業界認為是最有發展潛力的下一代存儲器。
[0003]相變存儲器以硫系化合物材料為存儲介質，利用電脈沖或光脈沖產生的焦耳熱使相變存儲材料在非晶態(材料呈高阻狀態)與晶態(材料呈低阻狀態)之間發生可逆相變而實現數據的寫入和擦除，數據的讀出則通過測量電阻的大小來實現。
[0004]相變存儲器的讀出電路有兩種模式:讀電流模式，通過鉗位電路給相變存儲單元施加一定電壓，讀取流過相變存儲單元的相應電流;讀電壓模式，向相變存儲單元輸入一定電流，測量相變存儲單元兩端的電壓。這兩種讀出模式都會受到一些限制。
[0005]—是讀破壞現象的限制。在讀出過程中，當有電流流過相變存儲單元時，相變存儲單元會產生焦耳熱。焦耳熱的功率大于相變存儲單元的散熱效率時，這種熱效應就會影響甚至改變相變存儲單元的基本狀態；當相變存儲單元兩端電壓差超過某閾值時，相變材料內部載流子會發生擊穿效應，載流子突然增加，從而表現出低阻的特性，而此時相變材料本身并沒有發生相變。上述讀破壞現象要求在讀出過程中位線電壓必須足夠低，從而限制了高阻態和低阻態位線電壓的差值，進而限制了相變存儲器的讀出速度，降低了讀出數據的可靠性。
[0006]二是寄生效應的限制。位線長度是指每條位線上的存儲單元個數。在存儲器設計中，位線長度一般為512或1024。位線長度越大，芯片更有可能實現更大的存儲容量。但同時，位線上大量的寄生電容和寄生電阻會增加存儲器的讀出時間。相變存儲器進行讀取操作時，主要有三種寄生器件:金屬連線上的寄生電阻和寄生電容，選通管寄生電阻和寄生電容，傳輸門寄生電容和寄生電阻。相變存儲器進行讀取操作時，靈敏放大器需要先對位線上的寄生電容充電，之后電流才會穩定下來。這段時間會產生偽讀取現象，大大的制約了相變存儲器的速度特性。
[0007]三是工藝變化的限制。理論上來說，相變存儲器的高低阻分布應呈假設正態分布(assumed normal distribut1n)。但受工藝變化的限制，高低阻分布在每次流片，每個晶圓，每個裸片間都有不同。造成高低阻分布不同的主要原因有:相變電阻面積的不一致;相變電阻，電極離子注入的不一致;厚度的不一致;GST材料本身特性。這些原因會導致不完全的熔化和結晶。高低阻分布的變化將會導致參考電壓難以預先設定，造成大量的讀錯誤。
[0008]因此，如何改善上述讀出時間過長，對工藝變化適應性差，誤讀取多，讀破壞現象，以及如何提高相變存儲器的速度特性和數據可靠性，實已成為本領域技術人員亟待解決的技術課題。

【發明內容】

[0009]鑒于以上所述現有技術的缺點，本發明的目的在于提供一種相變存儲器讀出電路及方法，用于解決現有技術中讀出時間過長、對工藝變化適應性差等問題。
[0010]為實現上述目的及其他相關目的，本發明提供一種相變存儲器讀出電路，所述相變存儲器讀出電路至少包括:
[0011 ]目標相變存儲單元陣列，包括多個目標相變存儲單元，用于存儲數據；
[0012]非晶態參考相變存儲單元列，與所述相變存儲單元陣列有相同的位線長度；
[0013]晶態參考相變存儲單元列，與所述相變存儲單元陣列有相同的位線長度；
[0014]靈敏放大器，分別連接于所述目標相變存儲單元陣列、所述非晶態參考相變存儲單元列以及所述晶態參考相變存儲單元列，用于以所述非晶態參考相變存儲單元列中被選中的非晶態相變存儲單元和所述晶態參考相變存儲單元列中被選中的晶態相變存儲單元為基準，與所述目標相變存儲單元陣列中被選中的目標相變存儲單元相比較，以產生所述目標相變存儲單元陣列中被選中的目標相變存儲單元的讀出電壓信號。
[0015]優選地，所述目標相變存儲單元陣列包括多個目標相變存儲單元;各目標相變存儲單元包括相變電阻和第一NMOS選通管，其中，所述相變電阻一端接第一讀選通管后與所述靈敏放大器相連、另一端接所述第一匪OS選通管的漏端，所述第一 NMOS選通管的柵端接字線、源端接地。
[0016]優選地，所述非晶態參考相變存儲單元列包括多個非晶態相變存儲單元;各非晶態相變存儲單元包括非晶態相變電阻和第二NMOS選通管，其中，所述非晶態相變電阻一端接第二讀選通管后與所述靈敏放大器相連、另一端接所述第二匪OS選通管的漏端，所述第二 NMOS選通管柵端接字線、源端接地。
[0017]優選地，所述晶態參考相變存儲單元列包括多個晶態相變存儲單元;各晶態相變存儲單元包括晶態相變電阻和第三匪OS選通管，其中，所述晶態相變電阻一端接第三讀選通管后與所述靈敏放大器相連、另一端接所述第三NMOS選通管的漏端，所述第三NMOS選通管柵端接字線、源端接地。
[0018]優選地，所述靈敏放大器包括與所述目標相變存儲單元連接的第一電流鏡，與所述非晶態參考相變存儲單元及所述晶態參考相變存儲單元連接的第二電流鏡，以及比較模塊;所述第一電流鏡提取被選中的目標相變存儲單元中的信號;所述第二電流鏡提取被選中的非晶態參考相變存儲單元及晶態參考相變存儲單元中的信號，并以此產生參考信號；所述比較模塊與所述第一電流鏡及所述第二電流鏡連接，將被選中的目標相變存儲單元中的信號與所述參考信號比較，以此表示被選中的目標相變存儲單元中存儲的信號。
[0019]更優選地，所述靈敏放大器還包括:第一鉗位管，第二鉗位管，第三鉗位管以及SR鎖存器;所述第一鉗位管連接于所述第一電流鏡的輸入端，受第一鉗位電壓的控制產生所述目標相變存儲單元的讀電流;所述第二鉗位管及所述第三鉗位管分別連接于所述第二電流鏡的兩個輸入端，分別受第二鉗位電壓及第三鉗位電壓的控制產生所述非晶態參考相變存儲單元及所述晶態參考相變存儲單元的讀電流;所述SR鎖存器連接于所述比較模塊的輸出端，根據比較結果輸出被選中的目標相變存儲單元的讀電壓。
[0020]為實現上述目的及其他相關目的，本發明提供一種上述相變存儲器讀出電路，所述相變存儲器讀出方法至少包括:
[0021]初始階段，非晶態參考相變存儲單元列中所有相變存儲單元通過編程被置為非晶態，晶態參考相變存儲單元列中所有相變存儲單元通過編程被置為晶態；
[0022]將一字線置為高電平，并開啟相應的選通門，目標相變存儲單元陣列中的一個目標相變存儲單元、非晶態參考相變存儲單元列中的一個非晶態相變存儲單元以及晶態參考相變存儲單元列中的一個晶態相變存儲單元被選中，其信號輸出至靈敏放大器；
[0023]靈敏放大器獲取被選中的目標相變存儲單元的讀電流、被選中的非晶態相變存儲單元的讀電流，以及被選中的晶態相變存儲單元的讀電流，以被選中的非晶態相變存儲單元和被選中的晶態相變存儲單元的讀電流為基準產生參考電流，將被選中的目標相變存儲單元的讀電流和所述參考電流進行比較，以產生被選中的目標相變存儲單元的讀出電壓信號。
[0024]優選地，所述參考電流介于被選中的非晶態相變存儲單元和被選中的晶態相變存儲單元的讀電流之間。
[0025]更優選地，所述參考電流設定為:
[0026]Iref = 5/6Ireset+l/6Iset,
[0027]其中，Irrf為參考電流，Ire3se3t為被選中的非晶態相變存儲單元的讀電流，Ise3t為被選中的晶態相變存儲單元的讀電流。
[0028]優選地，當被選中的目標相變存儲單元的讀電流大于所述參考電流時，所述目標相變存儲單元呈晶態，輸出高電平；當被選中的目標相變存儲單元的讀電流小于所述參考電流時，所述目標相變存儲單元呈非晶態，輸出低電平。
[0029]如上所述，本發明的相變存儲器讀出電路及方法，具有以下有益效果:
[0030]1、參考電流包含了對寄生電容充電過程，是一個動態基準。大的位線長度將在位線上產生更多的寄生電容和寄生電阻。在讀取階段，靈敏放大器需要先給這些寄生電容充電，之后讀電流才會穩定下來。這會產生偽讀取現象，大大延長了讀取時間。在本方法中，基準相變存儲單元和目標存儲單元有著相同的位線長度;在讀取中，也會有著相似的讀電流曲線。該動態基準可以更早的判斷出電流大小，縮短了偽讀取時間，加速了讀出速度。
[0031 ] 2、該基準對工藝變化適應性強，減少了誤讀取。相變存儲器的高低電阻分布受工藝變化影響較大，傳統的固定基準會產生較多誤讀取。在本發明中，基準電阻采用的是本次芯片中的相變存儲電阻。該基準電阻與芯片上的其它電阻都是一次工藝產出的，高低電阻分布有較高的一致性。該基準對工藝變化適應性強，減少了誤讀取。
【附圖說明】
[0032]圖1顯示為本發明的相變存儲器讀出電路的示意圖。
[0033]圖2顯示為本發明的相變存儲器讀出電路的工作原理示意圖。
[0034]圖3顯示為本發明的相變存儲器讀出電路及方法的仿真示意圖。
[0035]元件標號說明
[0036]I相變存儲器讀出電路
[0037]11目標相變存儲單元陣列
[0038]111目標相變存儲單元
[0039]12非晶態參考相變存儲單元列
[0040]121非晶態相變存儲單元
[0041]13晶態參考相變存儲單元列
[0042]131晶態相變存儲單元
[0043]14靈敏放大器
[0044]SI ?S3步驟
【具體實施方式】
[0045]以下通過特定的具體實例說明本發明的實施方式，本領域技術人員可由本說明書所揭露的內容輕易地了解本發明的其他優點與功效。本發明還可以通過另外不同的【具體實施方式】加以實施或應用，本說明書中的各項細節也可以基于不同觀點與應用，在沒有背離本發明的精神下進行各種修飾或改變。
[0046]請參閱圖1?圖3。需要說明的是，本實施例中所提供的圖示僅以示意方式說明本發明的基本構想，遂圖式中僅顯示與本發明中有關的組件而非按照實際實施時的組件數目、形狀及尺寸繪制，其實際實施時各組件的型態、數量及比例可為一種隨意的改變，且其組件布局型態也可能更為復雜。
[0047]如圖1?圖2所示，本發明提供一種相變存儲器讀出電路1，所述相變存儲器讀出電路I至少包括:
[0048]目標相變存儲單元陣列11、非晶態參考相變存儲單元列12、晶態參考相變存儲單元列13以及靈敏放大器14。
[0049]如圖1所示，所述目標相變存儲單元陣列11，包括多個目標相變存儲單元111，用于存儲數據。
[0050]具體地，如圖1所示，所述目標相變存儲單元陣列11包括多個目標相變存儲單元111，組成陣列，行控制信號為字線信號WL，列傳輸信號為位線信號LBL，同一時間僅有一條字線和一條位線導通。如圖2所示，所述目標相變存儲單元111包括相變電阻Rcst和第一 NMOS選通管ΝΜ0，其中，所述相變電阻Rgst—端接第一讀選通管REO后與所述靈敏放大器14相連、另一端接所述第一 NMOS選通管匪O的漏端，所述第一匪OS選通管NMO的柵端接字線WL、源端接地。
[0051]如圖1所示，所述非晶態參考相變存儲單元列12與所述相變存儲單元陣列11有相同的位線長度。
[0052]具體地，如圖1所示，所述非晶態參考相變存儲單元列12包括多個非晶態相變存儲單元121，組成一列，行數與所述目標相變存儲單元陣列11 一致，行控制信號為字線信號WL，列傳輸信號為位線信號LBL，同一時間僅有一條字線導通。如圖2所示，所述非晶態相變存儲單元121包括非晶態相變電阻Rgstr和第二匪OS選通管匪10，其中，所述非晶態相變電阻Rgstr一端接第二讀選通管REl后與所述靈敏放大器14相連、另一端接所述第二 NMOS選通管NMlO的漏端，所述第二 NMOS選通管NMlO柵端接字線WL、源端接地。
[0053]如圖1所示，所述晶態參考相變存儲單元列13與所述相變存儲單元陣列11有相同的位線長度。
[0054]具體地，如圖1所示，所述晶態參考相變存儲單元列13包括多個晶態相變存儲單元131，組成一列，行數與所述目標相變存儲單元陣列11 一致，行控制信號為字線信號WL，列傳輸信號為位線信號LBL，同一時間僅有一條字線導通。如圖2所示，所述晶態相變存儲單元131包括晶態相變電阻Rgsts和第三NMOS選通管匪11，其中，所述晶態相變電阻Rgsts—端接第三讀選通管RE2后與所述靈敏放大器14相連、另一端接所述第三NMOS選通管NMl I的漏端，所述第三NMOS選通管NMl I柵端接字線WL、源端接地。
[0055]如圖1所示，所述靈敏放大器14通過選通管分別連接于所述目標相變存儲單元陣列11、所述非晶態參考相變存儲單元列12以及所述晶態參考相變存儲單元列13，用于以所述非晶態參考相變存儲單元列12中被選中的非晶態相變存儲單元121和所述晶態參考相變存儲單元列13中被選中的晶態相變存儲單元131為基準，與所述目標相變存儲單元陣列11中被選中的目標相變存儲單元111相比較，以產生所述目標相變存儲單元陣列11中被選中的目標相變存儲單元111的讀出電壓信號。
[0056]具體地，如圖2所示，所述靈敏放大器14包括與所述目標相變存儲單元111連接的第一電流鏡，與所述非晶態參考相變存儲單元121及所述晶態參考相變存儲單元131連接的第二電流鏡，比較模塊，第一?第三鉗位管，以及SR鎖存器。所述第一電流鏡提取被選中的目標相變存儲單元111中的信號，包括PMOS管PM0、PM1，NM0S管匪2。所述第二電流鏡提取被選中的非晶態參考相變存儲單元121及晶態參考相變存儲單元131中的信號，并以此產生參考信號，包括PMOS管PM4、PM5、PM6、PM7、PM8、PM9，NMOS管NM5、NM6、NM7。所述比較模塊與所述第一電流鏡及所述第二電流鏡連接，將被選中的目標相變存儲單元111中的信號與所述參考信號比較，以此表示被選中的目標相變存儲單元111中存儲的信號，包括PMOS管PM2、PM3，NMOS管MO'MMJMOS管PMO的漏端連接第一鉗位管NMl，與PMOS管PMl、PM2組成電流鏡，將被選中的目標相變存儲單元的讀電流Iread鏡像到PMOS管PMl、PM2的漏端。NMOS管匪2的漏端連接PMOS管PMl的漏端，與匪OS管匪4組成電流鏡。PMOS管PM8的漏端連接第二鉗位管匪8，與PMOS管PM7組成電流鏡，將被選中的非晶態相變存儲單元的讀電流Ireset鏡像到PMOS管PM7的漏端。PMOS管PM9的漏端連接第三鉗位管匪9，與PMOS管PM6組成電流鏡，將被選中的晶態相變存儲單元的讀電流Iset鏡像到PMOS管PM6的漏端。PMOS管PM6和PM7的漏端相連，得到參考電流Irrf，所述參考電流Iref的值介于被選中的非晶態相變存儲單元的讀電流Ire3se3t和被選中的晶態相變存儲單元的讀電流Iset之間，與PMOS管PM8和PM7、PM9和PM6的長寬比有關，在本實施例中，長寬比設定為(W/L)8: (W/L)7 = 6:5，(ff/L)9: (ff/L)6 = 6:1，則所述參考電流Irrf=5/6Ireset+l/6Iset。NMOS管匪7的漏端連接于PMOS管PM6和PM7的漏端，與NMOS管NM6組成電流鏡，將所述參考電流Iref鏡像到NMOS管NM6的漏端。PMOS管PM5的漏端連接NMOS管NM6的漏端，與PMOS管PM3、PM4組成電流鏡，將所述參考電流Iref鏡像到PMOS管PM3、PM4的漏端。NMOS管匪5的漏端連接PMOS管PM4的漏端，與匪OS管匪3組成電流鏡。匪OS管匪3的漏端與PMOS管PM2的漏端相連，作為所述比較模塊的第一輸出端。NMOS管匪4的漏端與PMOS管PM3的漏端相連，作為所述比較模塊的第二輸出端。所述比較模塊的第一輸出端和第二輸出端為差分輸出。所述SR鎖存器的R端連接所述比較模塊的第一輸出端，所述SR鎖存器的S端連接所述比較模塊的第二輸出端，根據所述比較模塊的輸出信號得到被選中的目標相變存儲單元111的讀電壓。
[0057]如圖1?圖2所示，本發明還提供一種所述相變存儲器讀出電路I的讀出方法，所述相變存儲器讀出方法至少包括:
[0058]步驟S1:初始階段，非晶態參考相變存儲單元列12中所有相變存儲單元通過編程被置為非晶態，晶態參考相變存儲單元列13中所有相變存儲單元通過編程被置為晶態。
[0059]具體地，如圖1所示，通過編程的方式設置所述非晶態參考相變存儲單元列12為非晶態，設置所述晶態參考相變存儲單元列13為晶態。
[0060]步驟S2:將一字線WL置為高電平，并開啟相應的選通門，目標相變存儲單元陣列11中的一個目標相變存儲單元111、非晶態參考相變存儲單元列12中的一個非晶態相變存儲單元121以及晶態參考相變存儲單元列13中的一個晶態相變存儲單元131被選中，其信號輸出至靈敏放大器14。
[0061 ]具體地，如圖1?圖2所示，將字線WL中的一個置高電平，其余置低電平，在本實施例中，以最下面一行的字線被置于高電平為例，則最下面一行的目標相變存儲單元、非晶態相變存儲單元和晶態相變存儲單元導通，其中包括位于同一行的多個目標相變存儲單元。同時開啟相應的選通門，即與非晶態參考相變存儲單元列12連接的選通門開啟，與晶態參考相變存儲單元列13連接的選通門開啟，與目標相變存儲單元陣列11連接的多個選通門中僅開啟一個，這樣就選中了一個目標相變存儲單元111、一個非晶態相變存儲單元121和一個晶態相變存儲單元131。
[0062]步驟S3:靈敏放大器14獲取被選中的目標相變存儲單元的讀電流Ire3ad、被選中的非晶態相變存儲單元的讀電流Ir_t，以及被選中的晶態相變存儲單元的讀電流I—，以被選中的非晶態相變存儲單元的讀電流和被選中的晶態相變存儲單元的讀電流Iset為基準產生參考電流Irrf，將被選中的目標相變存儲單元的讀電流Ire3ad和所述參考電流Irrf進行比較，以產生被選中的目標相變存儲單元的讀出電壓信號。
[0063]具體地，如圖1?圖2所示，第一鉗位電壓通過第一鉗位管匪I生成了目標相變存儲單元的讀電流Ird;第二鉗位電壓通過第二鉗位管匪8生成了非晶態相變存儲單元的讀電流Ireset;第三鉗位電壓通過第三鉗位管NM9生成了晶態相變存儲單元的讀電流Iset。在本實施例中，所述第一鉗位電壓、所述第二鉗位電壓及所述第三鉗位電壓為同一電壓Vclamp。所述第一鉗位管匪1、所述第二鉗位管NM8及所述第三鉗位管NM9的漏端電壓大約為300mV，不會對相變電阻造成傷害。目標相變存儲單元的讀電流1_<1經過電流鏡后輸入到匪OS管匪4的柵端，非晶態相變存儲單元的讀電流和晶態相變存儲單元的讀電流Iset被作為基準得到參考電流Irrf，所述參考電流Irrf的值介于被選中的非晶態相變存儲單元的讀電流Ire3se3t和被選中的晶態相變存儲單元的讀電流Iset之間，與PMOS管PM8和PM7、PM9和PM6的長寬比有關，在本實施例中，長寬比設定為(W/L)8:(W/L)7 = 6:5，(W/L)9:(W/L)6 = 6:1，則所述參考電流Iref = 5/6Ireset+l/6Iset。在實際使用中可根據需要對所述參考電流Iref進行設定，不以本實施例為限。當目標相變存儲單元111是一個晶態存儲單元時，Iread>Iref ;PM0S管PMO和PMl是電流鏡，所以匪OS管匪2的漏端電流會上升;匪OS管匪2的連線方式使它可以等效為一個二極管，所以匪OS管匪2的柵電壓會上升，匪OS管匪4柵電壓同樣會上升，而NMOS管匪3柵電壓會下降；此時所述比較模塊的第二輸出端的輸出電壓％會下降到OV左右，而所述比較模塊的第一輸出端的輸出電壓V1會上升到接近于電源電壓VDD。當目標相變存儲單元111是一個非晶態存儲單元時，Iread〈Iref ;PM0S管PMO和PMl是電流鏡，所以匪OS管匪2的漏端電流會下降;NMOS管匪2的連線方式使它可以等效為一個二極管，所以NMOS管匪2的柵電壓會下降，WOS管NM4柵電壓同樣會下降，而匪OS管匪3柵電壓會上升;此時所述比較模塊的第二輸出端的輸出電壓V2會上升到接近于電源電壓VDD，而所述比較模塊的第一輸出端的輸出電壓V1會上升到接近于OV ο所述比較模塊的輸出電壓乂^^碎俞出到SR鎖存器中，得到輸出信號DO，當被選中的目標相變存儲單元的讀電流Iread大于所述參考電流Iref時，所述SR鎖存器輸出高電平；當被選中的目標相變存儲單元的讀電流Ird小于所述參考電流Irrf時，所述SR鎖存器輸出低電平。所述靈敏放大器14的全差分結構使它獲得了較快的速度。
[0064]如圖3所示，為本發明的相變存儲器讀出電路及方法在讀取低阻(晶態)和高阻(非晶態)時的仿真結果。其中，位線長度為1024』N為使能信號，隨著EN信號電壓的升高，所述靈敏放大器14開始讀取，在讀取低阻(晶態)時，讀取時間為2.3ns;在讀取高阻(非晶態)時，讀取時間為7.3ns。所以本發明的相變存儲器讀出電路及方法的隨機讀取時間為7.3ns，與之對比，傳統的讀出電路在位線長度為1024時最快隨機讀取時間為50ns左右。
[0065]如上所述，本發明的相變存儲器讀出電路及方法，具有以下有益效果:
[0066]本發明提供的一種快速相變存儲器讀出電路以非晶態參考相變存儲單元列中被選中的非晶態相變存儲單元和晶態參考相變存儲單元列中被選中的晶態相變存儲單元為基準，與目標相變存儲單元陣列中被選中的目標相變存儲單元相比較。本發明有兩個優點。一是參考電流包含了對寄生電容充電過程，是一個動態基準。傳統的相變存儲器讀出電路，都采用一個固定的參考電流。對于高容量相變存儲器，大的位線長度將在位線上產生更多的寄生電容和寄生電阻。在讀取階段，靈敏放大器需要先給這些寄生電容充電，之后讀電流才會穩定下來。波動的讀電流和固定的參考電流在比較時會產生偽讀取現象，大大延長了讀取時間。在本方法中，基準相變存儲單元和目標存儲單元有著相同的位線長度;在讀取中，也會有著相似的讀電流曲線。該動態基準可以更早的判斷出電流大小，縮短了偽讀取時間，加速了讀出速度。二是該基準對工藝變化適應性強，減少了誤讀取。相變存儲器的高低電阻分布受工藝變化影響較大，傳統的固定基準會產生較多誤讀取。在本發明中，基準電阻采用的是本次芯片中的相變存儲電阻。該基準電阻與芯片上的其它電阻都是一次工藝產出的，高低電阻分布有較高的一致性。本實施例中采用5/6Ire3se3t和l/6Ise3t之和作為參考電流。該設計使參考電阻恰好在高低阻分布之間，最大程度減少了誤讀取。本發明使相變存儲器對工藝變化有較強的適應性。本發明提供的一種快速相變存儲器讀出電路具有讀取時間短，對工藝變化適應性強和誤讀取少等優點，有效改善了相變存儲器讀出電路的性能。
[0067]綜上所述，本發明提供一種相變存儲器讀出電路及方法，包括:目標相變存儲單元陣列，包括多個目標相變存儲單元，用于存儲數據;非晶態參考相變存儲單元列，與所述相變存儲單元陣列有相同的位線長度；晶態參考相變存儲單元列，與所述相變存儲單元陣列有相同的位線長度;靈敏放大器，分別連接于所述目標相變存儲單元陣列、所述非晶態參考相變存儲單元列以及所述晶態參考相變存儲單元列，用于以所述非晶態參考相變存儲單元列中被選中的非晶態相變存儲單元和所述晶態參考相變存儲單元列中被選中的晶態相變存儲單元為基準，與所述目標相變存儲單元陣列中被選中的目標相變存儲單元相比較，以產生所述目標相變存儲單元陣列中被選中的目標相變存儲單元的讀出電壓信號。初始階段，非晶態參考相變存儲單元列中所有相變存儲單元通過編程被置為非晶態，晶態參考相變存儲單元列中所有相變存儲單元通過編程被置為晶態;將一字線置為高電平，并開啟相應的選通門，目標相變存儲單元陣列中的一個目標相變存儲單元、非晶態參考相變存儲單元列中的一個非晶態相變存儲單元以及晶態參考相變存儲單元列中的一個晶態相變存儲單元被選中，其信號輸出至靈敏放大器;靈敏放大器獲取被選中的目標相變存儲單元的讀電流、被選中的非晶態相變存儲單元的讀電流，以及被選中的晶態相變存儲單元的讀電流，以被選中的非晶態相變存儲單元和被選中的晶態相變存儲單元的讀電流為基準產生參考電流，將被選中的目標相變存儲單元的讀電流和所述參考電流進行比較，以產生被選中的目標相變存儲單元的讀出電壓信號。本發明的相變存儲器讀出電路及方法具有讀取時間短，對工藝變化適應性強和誤讀取少等優點，有效改善了相變存儲器讀出電路的性能。所以，本發明有效克服了現有技術中的種種缺點而具高度產業利用價值。
[0068]上述實施例僅例示性說明本發明的原理及其功效，而非用于限制本發明。任何熟悉此技術的人士皆可在不違背本發明的精神及范疇下，對上述實施例進行修飾或改變。因此，舉凡所屬技術領域中具有通常知識者在未脫離本發明所揭示的精神與技術思想下所完成的一切等效修飾或改變，仍應由本發明的權利要求所涵蓋。
【主權項】
1.一種相變存儲器讀出電路，其特征在于，所述相變存儲器讀出電路至少包括: 目標相變存儲單元陣列，包括多個目標相變存儲單元，用于存儲數據； 非晶態參考相變存儲單元列，與所述相變存儲單元陣列有相同的位線長度； 晶態參考相變存儲單元列，與所述相變存儲單元陣列有相同的位線長度； 靈敏放大器，分別連接于所述目標相變存儲單元陣列、所述非晶態參考相變存儲單元列以及所述晶態參考相變存儲單元列，用于以所述非晶態參考相變存儲單元列中被選中的非晶態相變存儲單元和所述晶態參考相變存儲單元列中被選中的晶態相變存儲單元為基準，與所述目標相變存儲單元陣列中被選中的目標相變存儲單元相比較，以產生所述目標相變存儲單元陣列中被選中的目標相變存儲單元的讀出電壓信號。2.根據權利要求1所述的相變存儲器讀出電路，其特征在于:所述目標相變存儲單元陣列包括多個目標相變存儲單元;各目標相變存儲單元包括相變電阻和第一NMOS選通管，其中，所述相變電阻一端接第一讀選通管后與所述靈敏放大器相連、另一端接所述第一NMOS選通管的漏端，所述第一 NMOS選通管的柵端接字線、源端接地。3.根據權利要求1所述的相變存儲器讀出電路，其特征在于:所述非晶態參考相變存儲單元列包括多個非晶態相變存儲單元;各非晶態相變存儲單元包括非晶態相變電阻和第二NMOS選通管，其中，所述非晶態相變電阻一端接第二讀選通管后與所述靈敏放大器相連、另一端接所述第二 NMOS選通管的漏端，所述第二 NMOS選通管柵端接字線、源端接地。4.根據權利要求1所述的相變存儲器讀出電路，其特征在于:所述晶態參考相變存儲單元列包括多個晶態相變存儲單元;各晶態相變存儲單元包括晶態相變電阻和第三匪OS選通管，其中，所述晶態相變電阻一端接第三讀選通管后與所述靈敏放大器相連、另一端接所述第三NMOS選通管的漏端，所述第三NMOS選通管柵端接字線、源端接地。5.根據權利要求1所述的相變存儲器讀出電路，其特征在于:所述靈敏放大器包括與所述目標相變存儲單元連接的第一電流鏡，與所述非晶態參考相變存儲單元及所述晶態參考相變存儲單元連接的第二電流鏡，以及比較模塊;所述第一電流鏡提取被選中的目標相變存儲單元中的信號;所述第二電流鏡提取被選中的非晶態參考相變存儲單元及晶態參考相變存儲單元中的信號，并以此產生參考信號;所述比較模塊與所述第一電流鏡及所述第二電流鏡連接，將被選中的目標相變存儲單元中的信號與所述參考信號比較，以此表示被選中的目標相變存儲單元中存儲的信號。6.根據權利要求5所述的相變存儲器讀出電路，其特征在于:所述靈敏放大器還包括:第一鉗位管，第二鉗位管，第三鉗位管以及SR鎖存器;所述第一鉗位管連接于所述第一電流鏡的輸入端，受第一鉗位電壓的控制產生所述目標相變存儲單元的讀電流;所述第二鉗位管及所述第三鉗位管分別連接于所述第二電流鏡的兩個輸入端，分別受第二鉗位電壓及第三鉗位電壓的控制產生所述非晶態參考相變存儲單元及所述晶態參考相變存儲單元的讀電流;所述SR鎖存器連接于所述比較模塊的輸出端，根據比較結果輸出被選中的目標相變存儲單元的讀電壓。7.—種如權利要求1?6任意一項所述的相變存儲器讀出電路的讀出方法，其特征在于，所述相變存儲器讀出方法至少包括: 初始階段，非晶態參考相變存儲單元列中所有相變存儲單元通過編程被置為非晶態，晶態參考相變存儲單元列中所有相變存儲單元通過編程被置為晶態； 將一字線置為高電平，并開啟相應的選通門，目標相變存儲單元陣列中的一個目標相變存儲單元、非晶態參考相變存儲單元列中的一個非晶態相變存儲單元以及晶態參考相變存儲單元列中的一個晶態相變存儲單元被選中，其信號輸出至靈敏放大器； 靈敏放大器獲取被選中的目標相變存儲單元的讀電流、被選中的非晶態相變存儲單元的讀電流，以及被選中的晶態相變存儲單元的讀電流，以被選中的非晶態相變存儲單元和被選中的晶態相變存儲單元的讀電流為基準產生參考電流，將被選中的目標相變存儲單元的讀電流和所述參考電流進行比較，以產生被選中的目標相變存儲單元的讀出電壓信號。8.根據權利要求7所述的相變存儲器讀出方法，其特征在于:所述參考電流介于被選中的非晶態相變存儲單元和被選中的晶態相變存儲單元的讀電流之間。9.根據權利要求8所述的相變存儲器讀出方法，其特征在于:所述參考電流設定為: Iref — 5/61 reset+1 /6 Iset， 其中，Irrf為參考電流，Irese3t為被選中的非晶態相變存儲單元的讀電流，Iset為被選中的晶態相變存儲單元的讀電流。10.根據權利要求7所述的相變存儲器讀出方法，其特征在于:當被選中的目標相變存儲單元的讀電流大于所述參考電流時，所述目標相變存儲單元呈晶態，輸出高電平；當被選中的目標相變存儲單元的讀電流小于所述參考電流時，所述目標相變存儲單元呈非晶態，輸出低電平。
【文檔編號】G11C13/00GK105931665SQ201610242426
【公開日】2016年9月7日
【申請日】2016年4月19日
【發明人】雷宇, 陳后鵬, 李喜, 宋志棠
【申請人】中國科學院上海微系統與信息技術研究所