用于高密度低功率gshe-sttmram的多電平單元設計的制作方法

用于高密度低功率gshe-stt mram的多電平單元設計的制作方法
【專利摘要】本發明的系統和方法是針對多電平單元MLC，其包括：耦合到共同存取晶體管的兩個或更多個可編程元件，其中所述兩個或更多個可編程元件中的每一者具有一組對應的兩個或更多個唯一切換電阻和兩個或更多個切換電流特性，以使得在相應兩個或更多個切換電阻中配置的所述兩個或更多個可編程元件的組合對應于多位二進制狀態，所述多位二進制狀態可通過使切換電流通過所述共同存取晶體管來控制。所述兩個或更多個可編程元件中的每一者包含一或多個混合巨自旋霍爾效應GSHE?自旋轉移力矩STT磁阻隨機存取存儲器MRAM單元，其中兩個或更多個混合GSHE?STT MRAM單元并聯耦合。
【專利說明】用于高密度低功率GSHE-STT MRAM的多電平單元設計
[0001 ] 根據35U.S.C.§119要求優先權
[0002]本專利申請案要求2014年I月28日申請的標題為“用于高密度低功率GSHE-STTMRAM的多電平單元設計(MULT1-LEVEL CELL DESIGNS FOR HIGH DENSITY LOW POWERGSHE-STT MRAM)”的第61/932768號臨時專利申請案的權益，所述臨時專利申請案是待決的且轉讓給本受讓人且特此明確地以全文引用的方式并入本文中。
技術領域
[0003]所揭示的方面是針對基于由高密度低功率混合巨自旋霍爾效應(GSHE)-自旋轉移力矩(STT)磁阻隨機存取存儲器(MRAM)結構形成的存儲器元件的多電平單元設計。在一些方面中，具有唯一切換電阻和對應切換電流特性的兩個或更多個存儲器元件可由共同存取晶體管控制，以便提供高密度解決方案。
【背景技術】
[0004]移動計算需要高密度且高性能存儲器系統，并且具體地說固態存儲裝置。
[0005]快閃存儲器已知用于在大量非易失性存儲系統中應用。然而，雖然快閃存儲器提供高密度，但快閃存儲器趨于為緩慢的，這可造成大約1us-1ms的大的編程延遲，因此使快閃存儲器對于許多高性能應用是不合意的。
[0006]動態隨機存取存儲器(DRAM)是例如用于主存儲器結構中的大容量數據存儲的流行存儲器技術的另一實例。DRAM提供中等密度和中等速度的特性，編程延遲為約10ns。因此，DRAM技術也不最佳地適合于高密度和高性能。
[0007]靜態隨機存取存儲器(SRAM)是又一流行存儲器技術，常用作為暫存區和用在高速緩沖存儲器應用中。SRAM技術是快速的且可提供約Ins的編程延遲，但對于每一存儲器單元需要大面積，這導致低密度。因此，SRAM技術也未能滿足高密度和高性能的需求。
[0008]磁阻隨機存取存儲器(MRAM)是具有與易失性存儲器相當的響應(讀取/寫入)時間的非易失性存儲器技術。具體地說，自旋轉移力矩MRAM(STT-MRAM)提供現有技術水平解決方案，其中STT-MRAM位單元使用電子，所述電子在通過薄膜時變為自旋極化(自旋濾波器)。STT-MRAM帶來高性能，但STT-MRAM的密度與相當的快閃和DRAM解決方案相比低得多。
[0009]混合巨自旋霍爾效應(GSHE)-自旋轉移力矩(STT)磁阻隨機存取存儲器(MRAM)已在以引用的方式并入本文中的2014年8月5日申請的標題為“高密度低功率GSHE-STT MRAM(High Density Low Power GSHE-STT MRAM)” 的第 14/451,510號美國專利申請(下文稱為“’ 510參考文獻”)中公開。如本文揭示，混合GSHE-STT MRAM元件包含形成于第一端子(A)與第二端子(B)之間的GSHE條帶，以及磁性隧道結(MTJ)，所述MTJ的自由層介接所述GSHE條帶，且所述MTJ的頂部電極耦合到第三端子(C)。所述MTJ的自由層的易磁化軸的磁化大體上垂直于由橫穿第一端子與第二端子之間的SHE/GSHE條帶的電子產生的磁化方向，以使得所述MTJ的自由層經配置以基于從第一端子注入到第二端子/從第二端子注入到第一端子的第一充電電流以及經由頂部電極通過第三端子而注入到MTJ中或從MTJ提取(S卩，正/負電流方向)的第二充電電流而切換。
[0010]此些混合GSHE-STTMRAM解決方案提供高密度和高性能解決方案，其優于例如快閃、DRAM、SRAM且還有STT-MRAM等上述已知技術。然而，雖然這些GSHE-STT MRAM解決方案提供合意的高密度和高性能，但用以將由GSHE-STT MRAM元件形成的位單元連接到存儲器陣列的輔助電路元件施加了密度上的局限性。例如，用以將GSHE-STT MRAM元件連接到例如字線和位線等存儲器陣列控制線的存取晶體管是基于常規的硅技術。這些存取晶體管可僅放置或形成于單個硅層上，而GSHE-STTT MRAM元件可跨越單個硅層上方的多個層而形成。存取晶體管可大于GSHE-STT MRAM元件。因此，由GSHE-STT MRAM技術形成的存儲器陣列的密度取決于這些存取晶體管的占據面積。存取晶體管的較大占據面積導致較低密度。

【發明內容】

[0011]示范性方面包含針對多電平單元(MLC)的系統和方法，所述MLC包括:耦合到共同存取晶體管的兩個或更多個(η個)可編程元件，其中所述兩個或更多個可編程元件中的每一者(例如，[i])具有對應一對兩個或更多個唯一切換電阻(例如，RP[i]和RAP[i])和兩個或更多個切換電流(例如，Ic[i])特性，以使得在相應兩個或更多個切換電阻中配置的兩個或更多個可編程元件的組合對應于多位二進制狀態，所述多位二進制狀態可通過使切換電流通過共同存取晶體管來控制，且其中所述兩個或更多個可編程元件中的每一者包括一或多個混合巨自旋霍爾效應(GSHE)-自旋轉移力矩(STT)磁阻隨機存取存儲器(MRAM)單元，所述GSHE-STT MRAM單元并聯耦合。
[0012]例如，示范性方面涉及多電平單元(MLC)，其包括:耦合到共同存取晶體管的一或多個可編程元件，其中所述一或多個可編程元件中的每一者具有分別對應于兩個二進制狀態的一對唯一切換電阻。所述切換電阻由混合巨自旋霍爾效應(GSHE)-自旋轉移力矩(STT)磁阻隨機存取存儲器(MRAM)元件提供。
[0013]另一示范性方面涉及形成多電平單元(MLC)的方法，所述方法包括:以分別對應于兩個二進制狀態的一對唯一切換電阻形成一或多個可編程元件，其中所述切換電阻由混合巨自旋霍爾效應(GSHE)-自旋轉移力矩(STT)磁阻隨機存取存儲器(MRAM)元件提供。所述一或多個可編程元件耦合到共同存取晶體管。
[0014]又一示范性方面涉及多電平單元(MLC)，其包括:用于將分別對應于兩個二進制狀態的一對唯一切換電阻提供到一或多個可編程元件中的每一者的裝置，其中所述切換電阻是基于混合巨自旋霍爾效應(GSHE)-自旋轉移力矩(STT)磁阻隨機存取存儲器(MRAM)元件的切換電阻；以及用于存取所述一或多個可編程元件的共同裝置。
【附圖說明】
[0015]呈現隨附圖式以輔助描述本發明的方面且僅僅為了說明而非限制所述方面而提供隨附圖式。
[0016]圖1A說明包括’510參考文獻中描述的混合GSHE-STT MRAM位單元的存儲器單元100的側視圖。
[0017]圖1B說明圖1A中所描繪的具有平面內MTJ的存儲器單元100的俯視圖。
[0018]圖1C說明包括垂直磁各向異性(PMA)MTJ的存儲器單元100的俯視圖。
[0019]圖1D說明存儲器單元100的裝置表示或符號。
[0020]圖2說明如’510參考文獻中所描述的單電平單元(SLC)GSHE-STT MRAM位單元。
[0021]圖3說明根據示范性方面的在位單元中具有兩個GSHE-STTMRAM元件的多電平單元(MLC)GSHE-STT MRAM。
[0022]圖4說明根據示范性方面的具有η-電平異質GSHE-STTMRAM單元或可編程元件的多電平單元(MLC)GSHE-STT MRAM。
[0023]圖5說明根據示范性方面的用于3位MLC的編程狀態之間的轉變。
[0024]圖6A-D包含與用于在示范性MLC的可編程單元內形成并聯連接的堆疊結構相關的說明。
[0025]圖7A-B包含根據示范性方面的與用于在示范性MLC的可編程單元內形成串聯連接的堆疊結構相關的說明。
[0026]圖8說明關于根據示范性方面的形成MLC的方法的流程圖。
【具體實施方式】
[0027]在以下針對本發明的特定實施例的描述和相關圖式中揭示本發明的若干方面。可在不脫離本發明的范圍的情況下設計出替代實施例。此外，將不會詳細描述本發明的眾所周知的元件，或將省略所述元件，以免混淆本發明的相關細節。
[0028]詞語“示范性”在本文中用以意味著“充當實例、例子或說明”。本文中被描述為“示范性”的任何實施例未必應解釋為比其它實施例優選或有利。同樣，術語“本發明的實施例”并不要求本發明的所有實施例包含所論述特征、優勢或操作模式。
[0029]本文中所使用的術語僅僅是出于描述特定實施例的目的，且并不意圖限制本發明的實施例。如本文所使用，單數形式“一”和“所述”希望還包括復數形式，除非上下文另外清楚地指示。將進一步理解，術語“包括”及/或“包含”當在本文中使用時指定所陳述的特征、整數、步驟、操作、元件及/或組件的存在，但并不排除一或多個其它特征、整數、步驟、操作、元件、組件及/或其群組的存在或添加。
[0030]另外，依據待由(例如)計算裝置的元件執行的動作序列來描述許多實施例。將認識到，可由特定電路(例如，專用集成電路(ASIC))、由正由一或多個處理器執行的程序指令或由兩者的組合來執行本文中所述的各種動作。此外，可認為本文中所述的這些動作序列完全體現于任何形式的計算機可讀存儲媒體內，所述計算機可讀存儲媒體中已存儲一組對應的計算機指令，所述指令在被執行時將致使相關聯的處理器執行本文中所述的功能性。因此，本發明的各種方面可以若干不同形式來體現，所有所述形式均被涵蓋在所主張的標的物的范圍內。另外，對于本文中所描述實施例中的每一者來說，任何此類實施例的對應形式可在本文中被描述為(例如)“經配置以(執行所描述動作)的邏輯”。
[0031 ] 示范性方面包含高密度存儲器結構，其包括混合GSHE-STT MRAM元件，例如’ 510參考文獻中描述的混合GSHE-STT MRAM元件。由于將GSHE-STT MRAM位單元耦合到存儲器陣列的存取晶體管的大小已在前述部分中辨識為增加基于GSHE-STT MRAM的存儲器的密度中的限制因素，因此方面包含用于跨越兩個或更多個GSHE-STT MRAM位單元共享存取晶體管的解決方案。以此方式，密度得以改善。具有并聯耦合的兩個或更多個混合GSHE-STT MRAM元件的示范性多電平單元提供兩個或更多個切換電阻的唯一集合和對應切換電流特性，其中共享或共同存取晶體管可用以將這些多電平單元編程為多個二進制狀態。
[0032]首先，將闡釋如’510參考文獻中所描述的GSHE-STT MRAM元件的結構。參考圖1A，提供存儲器元件100的側視圖。GSHE條帶形成于端子A與B之間，其可由例如銅等金屬形成。磁性隧穿結(MTJ)結構形成于GSHE條帶上，所述MTJ的自由層介接所述GSHE條帶。寫入電流Iw在A與B之間在任一方向上通過GSHE條帶。由于自旋霍爾效應而在大體上垂直于GSHE條帶的表面上的寫入電流的方向上引起磁極性，其通過調整GSHE條帶的尺寸而放大。基于此引起的極化，可切換MTJ的自由層。另外，在存儲器單元100中，還描繪任選的層Ru和CoFe以及反鐵磁層(AFM)連同頂部電極。基于感測通過耦合到頂部電極的端子C的讀取電流Im而讀取 MTJ。
[0033]參考圖1B中所描繪的存儲器元件100存儲器元件的俯視圖，可見存儲器單元100中的MTJ經定向以使得MTJ的易磁化軸大體上垂直于由GSHE條帶引起的磁化。基于從斯托納-沃爾法特星形線或曲線導出的眾所周知的原理，易磁化軸和由橫穿GSHE條帶的電子產生的磁化方向的垂直方向導致MT J的自由層的容易切換。因此，從圖1A-B，通過垂直于GSHE磁化或自旋定向(X軸)的易磁化軸(y軸)，存儲器元件100經設計以當A與B之間(在任一方向上)存在低得多的電流閾值時實現切換MTJ的自由層，因為MTJ的切換是基于垂直方向(例如圖1B中的z軸)上的自旋力矩轉移(STT)切換以及由于基于GSHE的磁化的組合。因此，所述組合稱為混合GSHE-STT MRAM。將認識到對于MTJ，固定層的磁化是固定的，且當自由層的方向經對準到固定層時，低MTJ電阻狀態存在，且當自由層和固定層的方向未對準時，則高MTJ電阻存在。當從第一端子A到第二端子B/從第二端子B到第一端子A的電流不小于閾值(約20uA)時，MTJ在存在從第三端子C(耦合到例如MTJ的頂部電極)流出的足夠電流的情況下切換到狀態“O”(低MTJ電阻)。類似地，如果存在進入第三端子C的足夠電流，則MTJ切換到狀態“I”(高MTJ電阻)。當從第一端子A到第二端子B/從第二端子B到第一端子A的電流小于閾值(約20uA)且進入或退出第三端子C的電流也是小的時，維持MTJ的先前狀態(“O”或“I”)。
[0034]因此，一般來說，本發明的方面可包含混合GSHE-STTMRAM元件，其包括形成于第一端子A與第二端子B之間的GSHE條帶，以及MTJ，所述MTJ的自由層介接GSHE條帶，且所述MTJ的頂部電極耦合到第三端子C。所述自由層的易磁化軸的定向垂直于由橫穿第一端子與第二端子之間的GSHE條帶的電子產生的磁化，以使得MTJ的自由層經配置以基于從第一端子注入到第二端子/從第二端子注入到第一端子的第一充電電流以及經由頂部電極通過第三端子注入到MTJ中或從MTJ提取的第二充電電流而切換。
[0035]參考圖1D，展示存儲器元件100的裝置表示或符號，其中第一端子“A”與和第二端子“B”之間的雙箭頭指示其中電流可影響耦合到第三端子“C”的MTJ的自由層的切換的雙向。從所述等效電路表示可見，3端子存儲器元件100的端子A與B之間的電阻極低(約幾百歐)，并且因此MTJ可容易編程。
[0036]圖1B描繪用于平面內MTJ的示范性存儲器元件100的俯視圖。參考圖1C，包括垂直磁各向異性(PMA)MTJ的示范性存儲器元件100的俯視圖，其中PMA MTJ的易磁化軸垂直于所述平面(即，z軸或z方向)。同樣，易磁化軸垂直于沿著X軸的GSHE磁化或自旋定向，且根據圖1C的包括堆疊在GSHE條帶上的PMA MTJ的存儲器元件100的方面的操作類似于上文參考圖1B的平面內MTJ闡釋的操作。
[0037]本發明的示范性方面是針對包括GSHE-STT MTJ或混合GSHE-STT MRAM技術的存儲器陣列。圖2描繪例如如’510參考文獻中所描述的混合GSHE MRAM元件的布置，其中展示包括混合GSHE-STT MRAM元件201、203、205和207的存儲器陣列的一行。這些GHSE-STT MRAM元件中的每一者分別耦合到對應存取晶體管202、204、206和208，其中每位單元一個存取晶體管(如本文中所描述，位單元指代包括耦合到一或多個存儲器元件的一或多個存取晶體管的結構)。此布置在本文中被稱作單電平單元(SLC)。在所說明的行內，展示GSHE-STT MRAM單元201、203、205和207具有上述三個端子A、B和C，其標記為Aslg、Bslg和Cslg XSHE-STT MRAM單元201、203、205和207串聯連接且連接到共享傳遞晶體管209以連接到中點電壓(Vmid)。所述串聯連接的另一端耦合到用以控制用于讀取或寫入操作的電壓值的讀取-寫入電壓(Vrdwr)0GSHE-STT MRAM單元201、203、205和207中的每一者連接到對應存取晶體管202、204、206和208的漏極，其中存取晶體管的柵極連接到第四端子DSLC，其將對應SLC耦合到存儲器陣列中的每一行的字線(例如，WL[0])。存取晶體管202、204、206和208的源極/漏極端子分別連接到位線此[0，1，2，"0。如前文所述，存取晶體管202、204、206和208的大小顯著大于對應GSHE-STT MRAM單元201、203、205和207的大小。
[0038]因此，現將關于多電平單元描述示范性方面，其可提供存儲器陣列中與單電平單元相比的更高密度。
[0039]參考圖3，說明包括示范性多電平單元(MLC)GSHE-STT MRAM存儲器單元的存儲器陣列的方面。類似于圖2，在圖3中，所描繪的行內，GSHE-STT MRAM單元301、303、305和307連接到對應存取晶體管302、304、306和308，其中存取晶體管的柵極連接到對應于所述行的字線乳[0]，且存取晶體管的源極連接到位線此[0，1，2，"_]。然而，不同于圖2的51^(:描述，圖3還包含每一存儲器單元內的額外GSHE-STT MRAM元件。額外GSHE-STT MRAM元件是復合GSHE-STT MRAM元件且表示為311、313、315和317，其中所述復合GSHE-STT MRAM元件311、313、315和317中的每一者包括兩個GSHE-STT MRAM元件，其通過其相應第一端子(Amlc )和第二端子(Bmlg)并聯耦合。又，各自包括兩個GSHE-STT MRAM元件的復合GSHE-STT MRAM元件311、313、315和317中的每一者也并聯耦合到對應GSHE-STT MRAM元件301、303、305和307。存取晶體管302、304、306和308形成用于GSHE-STT MRAM元件的共同存取裝置，且因此耦合到GSHE-STT MRAM元件301、303、305和307，以及通過這些GSHE-STT MRAM單元中的每一者的第三或讀取端子(Cicg)耦合到包括兩個GSHE-STT MRAM元件的復合GSHE-STT MRAM元件311、313、315和317，以使得共享或共同存取晶體管或用于存取的共同裝置耦合到所述行的每一位單元內的三個GSHE-STT MRAM單元。共同存取晶體管的柵極充當多電平單元的存取啟用端子或第四端子Dmlc，其中存取啟用端子(Dmlc)耦合到字線WL[0]。特定GSHE-STT MRAM單元因此可當對應字線WL[0]被選擇或有效高時通過存取啟用端子(Dmlc)而啟用。類似于圖2的SLC，圖3的MLC也連接到中點電壓Vmi d和讀取-寫入電壓Vrdwr，如所示。
[0040]由于復合GSHE-STT ]?^1元件311、313、315和317內哦兩個65冊-5打MRAM元件的并聯連接，復合GSHE-STT MRAM元件311、313、315和317的電阻不同于位單元內的對應GSHE-STT MRAM元件301、303、305和307的電阻。換句話說，每一位單元現在包括耦合到共同存取晶體管的兩個不同電阻元件。例如，集中于耦合到傳遞晶體管309的第一 MLC位單元，所述第一位單元包括GSHE-STT MRAM元件301，其在其MTJ的低電阻狀態或邏輯“O”狀態中具有第一電阻(例如，Rp[l])且在其MTJ的高電阻或邏輯“I”狀態中具有第二電阻(RAP[1]);以及類似地，復合GSHE-STT MRAM元件311具有對應于其邏輯“O”狀態的第三電阻(例如，Rp [ 2 ])和對應于其邏輯“I”狀態的第四電阻(例如，RAP[2])。切換這四個電阻中的每一者所需的電流是不同的，并且因此，第一MLC位單元可經編程為四個二進制狀態，其對應于“00”(RP[ I]，RP
[2])、“0r(RP[l]，RAP[2])、“10”(RAP[l]，RP[2])&&“ir(RAP[l]，RAP[2])。
[0041 ]更詳細來說，可通過共同存取晶體管302控制第一 MLC位單元的四個二進制狀態之間的轉變。例如，從可假定為初始化狀態的狀態“00”(Rp[ I ]，Rp[ 2 ])開始，在第一方向上通過存取晶體管302可施加低切換電流，其足以切換復合GSHE-STT MRAM元件311但不足以切換GSHE-STT MRAM元件301。這將導致第一MLC位單元中的狀態“10”(Rap[I]，Rp[2])。如果注入將切換311和301兩者的較高電流，那么可實現向“I I”( Rap[ I ]，Rap[ 2 ])的狀態轉變。從其上，如果在反向方向上施加足以翻轉GSHE-STT MRAM元件301但不足以翻轉GSHE-STT MRAM元件311的電流，那么狀態可轉變到“10”(Rap[1]，Rp[2])。以此方式，可在第一MLC位單元中編程全部四個二進制狀態。類似地，可編程所述行內的全部單元。
[0042]編程MLC位單元的以上概念可延伸到任何數目的電平。例如，MLC位單元可具有η個元件，具有針對Rp和Rap的唯一電阻值，所述η個元件中的每一者基于對應地唯一切換電流I。而在這兩個電阻狀態之間翻轉。MLC位單元內的這η個唯一元件中的每一者可為單個GSHE-STT MRAM或復合GSHE-STT MRAM元件，其具有一數目的并聯耦合的兩個或更多個唯一GSHE-STT MRAM元件。GSHE-STT MRAM元件和包括一數目的并聯耦合的兩個或更多個唯一GSHE-STT MRAM元件的一或多個唯一復合元件可耦合到存取晶體管。
[°043 ] 現在參看圖4，說明包括MLC位單元401 -403的示范性存儲器陣列的一行。圖4中的這些位單元的結構類似于圖3中的上述特征，但延伸到由每一位單元內的單個共享或共同存取晶體管控制的一般η數目個可編程元件。更詳細來說，考慮MLC位單元401。如所示，MLC位單元401包含存取晶體管4014，其親合到標記為401[1]、401[2]‘"401[11]的11個可編程元件。這些η個可編程元件中的至少一者包括并聯耦合的兩個或更多個GSHE-STT MRAM元件。通過這η個可編程元件，2η個邏輯狀態是可能的。可編程元件401 [I]和401 [2]可對應于圖3的GSHE-STT MRAM元件301和復合GSHE-STT MRAM元件311，其操作在上文詳細論述。復合可編程元件401 [η]包含并聯連接的η個GSHE-STT MRAM元件，具有對應電阻值RAp[n]和RP[n]。如先前，所述η個GSHE-STT MRAM單元中的每一者的編程端子Amlc是連接的，且所述η個GSHE-STT MRAM單元中的每一者的編程端子Bmlc是連接的，如所示。存取晶體管40IA的漏極連接到所述η個可編程元件的讀取端子(Cmlc)中的每一者。在一些方面中，η個可編程元件的并聯連接可如針對MLC位單元401所示而堆疊。所述2"個邏輯狀態可以如上文參考圖3針對22 = 4個可編程狀態闡釋的類似方式遍歷，其中展示每一 MLC位單元包括η = 2個可編程元件。所屬領域的技術人員將認識到如何基于本發明編程一般數目的2"個狀態。
[0044] 關于讀取或感測二進制值或檢測MLC位單元401-404的電阻狀態，可將相同電壓(例如，Vdd/2)作為Vamlx和Vbmlx施加圖4中所不的到MLC寫入端子Amlx和Bmlc。可在讀取端子Cmlc上施加不同電壓Vcmlc，其中電壓Vcmlc可具有尚于Vamlc和Vbmlc的小差量(例如，約0.1V)。可測量Cmlx與在端子Amlx和Bmlx處的合并電壓之間的電阻以便感測放置在端子Amlx、Bmlx與Cmlx之間的MLC位單元內所存儲的電阻狀態。
[°°45] 同樣，關于編程MLC位單元，可跨越MLC寫入端子Amlc和Bmlc施加對應寫入電流Im。可針對的正值“+”(即，在第一方向上橫穿的電流)在端子Cmlc上以高于Vamlx和Vbmlx的小差量(例如，約0.1V)施加不同電壓V.。可在預定持續時間中針對Im的負值(即，在反向或第二方向上橫穿的電流)在端子Cmlc上以低于Vamlc和Vbmlc的小差量(例如，約0.1V)施加電壓Vgmlg。針對n = 3或針對3位MLC位單元或換句話說具有三個可編程元件或位“I”、“2”和“3”的MLC位單元代表性地說明正或負Ii電流的示范性序列。
[0046]參考圖5，針對3位MLC(即，包括耦合到共同存取晶體管的3個可編程元件的MLCGSHE-STT MRAM位單兀)說明編程狀態和用于遍歷通過編程狀態的編程路徑。所述3位MLC可為存儲器陣列的一行的部分，其中所述行可包括一或多個額外類似的3位MLC。通過3個位，23 = 8個二進制狀態是可能的。這8個二進制狀態本文將稱為“MLC狀態”或“MLC邏輯狀態”。8個MLC狀態對應于Rp [ I，2，3 ]和Rap [ I，2，3 ]狀態的各種組合，且這8個MLC狀態可通過傳遞正或負Im(即，在任一方向上的寫入電流)從一個狀態遍歷到另一狀態而達到。因此，如果在經正規化的尺度上考慮Im的寫入電流值，那么1。[ I ]表示針對可編程元件“I”將電阻狀態Rp
[I]翻轉到Rap[1]所需的寫入電流(也被稱作“臨界電流”)。類似地，1。[2]和1。[3]涉及分別針對可編程元件“2”和“3”用于將Rp[ 2 ]翻轉到Rap[ 2]和將Rp[ 3]翻轉到Rap[ 3 ]的寫入電流。需要在第二方向上的反向寫入電流或用于在相反方向上翻轉電阻狀態，如圖中的負電流值指示。
[0047]具體地說，在圖5中，以數字識別符“(a)”表示的轉變路徑說明MLC狀態轉變，具有以下寫入電流值和對應狀態轉變。對于位“I”或可編程元件“I”，寫入電流1。[1] = 1，其對應于1^[1]=4和1^[1]=21^[1]=8。對于位“2”或可編程元件“2”，1。[2]=2，其對應于1^[2]=2和1^[2]=2辦[2]=4。對于位“3”或可編程元件“3”，1。[3]=4，其對應于電阻1^[3] = 1和Rap[3]=2Rp[3]=2o
[0048]關于基于針對位“I”、“2”和“3”的以上寫入電流值的狀態轉變，可始終以1|〈-4達至IjMLC狀態“000”，無論MLC位單元的初始狀態如何。這是因為足夠低的寫入電流將全部3個可編程元件翻轉到其邏輯“O”狀態。可始終以1執>+4達到MLC狀態“111”，無論MLC位單元的初始狀態如何，因為足夠高的電流將全部3個可編程元件翻轉到其邏輯“I”狀態。因此，可通過傳遞足夠低以將全部三個可編程元件翻轉到其邏輯“O”狀態的寫入電流達到針對3個位(SP，“000”)的二進制最小值，其中此寫入電流可被稱為最小切換電流。類似地，可通過傳遞足夠低以將全部三個可編程元件翻轉到其邏輯“I”狀態的寫入電流達到針對3個位(SP，“111”)的二進制最大值，其中此寫入電流也可被稱作最大切換電流。
[0049]除以數字識別符“(a)”展示的狀態轉變路徑以及到狀態“000”和“111”的上述轉變路徑之外，圖5還說明以數字識別符“(b)”展示的轉變路徑。基于這些路徑(b)的狀態轉變連同對應寫入電流I寫人值如下。對于負值或-1寫人=1.5的寫入電流，狀態從“O I O”轉變到“011”和從“101”轉變到“100”。對于負值或_1寫人=2.5的寫入電流，狀態從“000”轉變到“011” 和從 “111” 轉變到 “100”。
[°°50]因此，編程η位MLC位單元的高效方式包含讀取MLC位單元以便檢測MLC位單元的電流或初始狀態，且隨后在各種所說明的轉變路徑(a)當中以及從額外路徑(b)選擇最佳路徑。以此方式，編程延遲和功率可經優化。如前文所述，用于編程全部η位的共同存取晶體管或單個MLC位單元內的編程元件促成在面積方面的顯著節省，且因此可使用GSHE-STT MRAM技術實現高密度存儲器配置。
[0051]現在參看圖6A-D，展示用于形成上述MLC位單元的堆疊結構。更具體來說，圖6Α說明堆疊在GSHE條帶的任一側上的兩個MTJ，例如圖1A中所示的GSHE條帶。頂部MTJ耦合到頂部電極且底部MTJ耦合到底部電極。頂部和底部電極的端子A和B已經按所需的次序連接以形成例如圖3的2單元可編程GSHE-STT MRAM元件311。有可能通過還將MTJ元件耦合到GSHE條帶的任一側(即，x-y平面上的暴露側)以便耦合更多MTJ元件以形成不同電阻狀態來進一步延伸此概念。GSHE條帶無需限于具有6個側面的立方體形狀，但可為耦合兩個端子A和B的任何多邊形形狀，因此，理論上允許形成任何數目的η個MTJ，用于產生具有電阻狀態仏[11]和RAp[n]的GSHE-STT MRAM元件。圖6B說明圖6A的結構在x方向上的側視圖；圖6C說明圖6A的結構在z方向上的俯視圖；以及圖6D說明圖6A的結構在y方向上的側視圖。
[0052]參考圖7A，已說明從又一堆疊布置的z方向的俯視圖，其中η個MLC的第一MLC單元([I])的第二端子(B)與第二 MLC單元([2])的第一端子(A)共享，以使得同一端子用于第一MLC單元[I]的第二端子(B)和第二MLC單元[2]的第一端子(A)。以此方式，MLC單元[I]和[2]可串聯連接。如所說明，此概念可延伸到η個MLC單元，其中最后MLC單元是MLC單元[η]。所述η個MLC單元的第三端子(:[1，2...η]根據先前所描述的方面可用于讀取操作。圖7Β說明圖7Α的在X方向上的對應側視圖。
[0053]因此，已經呈現與由包括混合GSHE-STTMRAM存儲器單元的存儲器元件形成的MLC單元相關的示范性方面的描述，所述MLC單元連接到共享存取晶體管用于改善密度。將了解，方面包含用于執行本文中所揭示的過程、功能及/或算法的各種方法。例如，如圖8中所說明，方面可包含形成多電平單元(例如，MLC 401)的方法，所述方法包括:以分別對應于兩個二進制狀態(“O”和“I”)的一對唯一切換電阻(RP[i]和RAP[i])形成一或多個可編程元件，其中所述切換電阻由混合巨自旋霍爾效應(GSHE)-自旋轉移力矩(STT)磁阻隨機存取存儲器(MRAM)元件提供-框802;以及將所述一或多個(η個)可編程元件耦合到共同存取晶體管(例如，存取晶體管401Α)-框804。
[0054]所屬領域的技術人員將了解，可使用多種不同技術及技藝中的任一者來表示信息及信號。例如，可由電壓、電流、電磁波、磁場或磁粒子、光場或光粒子或其任何組合來表示貫穿以上描述可能提及的數據、指令、命令、信息、信號、位、符號和碼片。
[0055]此外，所屬領域的技術人員應了解，結合本文中所揭示的方面來描述的各種說明性邏輯塊、模塊、電路和算法步驟可實施為電子硬件、計算機軟件或兩者的組合。為清楚說明硬件與軟件的此可互換性，上文已大體上關于其功能性而描述了各種說明性組件、塊、模塊、電路和步驟。此類功能性是實施為硬件還是軟件取決于特定應用程序及施加于整個系統的設計約束。所屬領域的技術人員可針對每一特定應用以不同方式來實施所描述的功能性，但此類實施方案決定不應被解釋為會導致脫離本發明的范圍。
[0056]結合本文中所揭示的方面而描述的方法、序列和/或算法可直接以硬件、以由處理器執行的軟件模塊或以所述兩者的組合來體現。軟件模塊可駐留在RAM存儲器、快閃存儲器、ROM存儲器、EPROM存儲器、EEPROM存儲器、寄存器、硬盤、可裝卸式磁盤、CD-ROM，或此項技術中已知的任何其它形式的存儲媒體中。示范性存儲媒體耦合到處理器，使得處理器可從存儲媒體讀取信息和將信息寫入到存儲媒體。在替代例中，存儲媒體可與處理器成一體式。
[0057]因此，示范性方面可包含體現用于形成示范性混合GSHE-STTMRAM單元以及相關電路拓撲和存儲器陣列的方法的計算機可讀媒體。因此，本發明不限于所說明的實例，且任何用于執行本文中所描述的功能性的裝置包含于本發明的方面中。
[0058]雖然前述揭示內容展示本發明的說明性方面，但應注意，在不脫離如所附權利要求書界定的本發明的范圍的情況下，可在其中做出各種改變和修改。無需以任何特定次序來執行根據本文中所述的本發明的方面的方法權利要求的功能、步驟及/或動作。此外，盡管可以單數形式描述或主張本發明的元件，但除非明確陳述限于單數，否則也涵蓋復數形式。
【主權項】
1.一種多電平單元MLC，其包括: 一或多個可編程元件，其耦合到共同存取晶體管， 其中所述一或多個可編程元件中的每一者具有分別對應于兩個二進制狀態的一對唯一切換電阻， 其中所述切換電阻由混合巨自旋霍爾效應GSHE-自旋轉移力矩STT磁阻隨機存取存儲器MRAM元件提供。2.根據權利要求1所述的MLC，其中至少一個可編程元件包括并聯耦合的兩個或更多個混合GSHE-STT MRAM元件。3.根據權利要求1所述的MLC，其中所述一或多個可編程元件中的每一者經配置以基于通過所述共同存取晶體管的對應唯一切換電流而在所述兩個二進制狀態之間切換。4.根據權利要求1所述的MLC，其中所述MLC的第一寫入端子和所述MLC的第二寫入端子通過所述一或多個可編程元件的串聯連接而耦合。5.根據權利要求1所述的MLC，其中所述MLC的第三端子耦合到所述存取晶體管的漏極/源極端子，且所述存取晶體管的對應源極/漏極端子耦合到所述兩個或更多個可編程元件中的所述一個的每一者的讀取端子。6.根據權利要求1所述的MLC，其進一步包括用以啟用所述MLC的存取啟用端子，所述存取啟用端子耦合到所述存取晶體管的柵極端子。7.根據權利要求1所述的MLC，其中所述一或多個可編程元件基于讀取操作而經編程以確定所述一或多個可編程元件的初始狀態，隨后是寫入操作，所述寫入操作包括對應切換電流以適當地切換所述一或多個可編程元件的二進制狀態以便轉變到對應于所需寫入值的狀態。8.根據權利要求1所述的MLC，其中所述一或多個可編程元件基于通過在執行寫入操作之前傳遞對應最大或最小切換電流將所述可編程元件中的每一者的所述狀態初始化為二進制最大值或二進制最小值而經編程。9.根據權利要求1所述的MLC，其中所述一或多個可編程元件中的選定者的磁性隧道結MTJ并聯連接以形成復合MTJ，以使得所述選定可編程元件的第一端子由所述MTJ的耦合在一起的第一寫入端子形成，且所述選定可編程元件的第二端子由所述MTJ的耦合在一起的第二寫入端子形成，且所述選定可編程元件的第三端子由所述MTJ的耦合在一起的第三端子形成。10.根據權利要求9所述的MLC，其中所述MTJ的所述并聯連接包括共享所述第一端子和所述第二端子的堆疊結構以及共同GSHE條帶。11.一種形成多電平單元MLC的方法，所述方法包括: 以分別對應于兩個二進制狀態的一對唯一切換電阻形成一或多個可編程元件， 其中所述切換電阻由混合巨自旋霍爾效應GSHE-自旋轉移力矩STT磁阻隨機存取存儲器MRAM元件提供;以及 將所述一或多個可編程元件耦合到共同存取晶體管。12.根據權利要求11所述的方法，其包括耦合所述一或多個可編程元件中的至少一者中的兩個或更多個GSHE-STT MRAM元件。13.根據權利要求12所述的方法，其包括使唯一切換電流通過所述共同存取晶體管以致使所述一或多個可編程元件中的對應一者在所述兩個二進制狀態之間切換。14.根據權利要求11所述的方法，其包括在所述一或多個可編程元件的串聯連接中耦合所述MLC的第一寫入端子和所述MLC的第二寫入端子。15.根據權利要求11所述的方法，其包括將所述MLC的第三端子耦合到所述存取晶體管的漏極/源極端子，以及將所述存取晶體管的對應源極/漏極端子耦合到所述兩個或更多個可編程元件中的所述一個的每一者的讀取端子。16.根據權利要求11所述的方法，其進一步包括將存取啟用端子耦合到所述存取晶體管的柵極端子，所述存取啟用端子啟用端子用以啟用所述MLC。17.根據權利要求11所述的方法，其包括: 基于讀取操作對所述一或多個可編程元件進行編程以確定所述一或多個可編程元件的初始狀態；以及 執行包括傳遞對應切換電流的寫入操作以適當地切換所述一或多個可編程元件的二進制狀態以便轉變到所述可編程元件的狀態到所需寫入值。18.根據權利要求11所述的方法，其包括基于通過在執行寫入操作之前傳遞對應最大或最小切換電流將所述可編程元件中的每一者的所述狀態初始化為二進制最大值或二進制最小值而對所述一或多個可編程元件進行編程。19.根據權利要求11所述的方法，其包括并聯連接所述一或多個可編程元件中的選定者的磁性隧道結MTJ以形成復合MTJ，以使得所述選定可編程元件的第一端子由所述MTJ的耦合在一起的第一寫入端子形成，且所述選定可編程元件的第二端子由所述MTJ的耦合在一起的第二寫入端子形成，且所述選定可編程元件的第三端子由所述MTJ的耦合在一起的第三端子形成。20.根據權利要求19所述的方法，其包括以共享所述第一端子和所述第二端子的堆疊結構以及共同GSHE條帶來形成所述MT J的所述并聯連接。21.一種多電平單元MLC，其包括: 用于將分別對應于兩個二進制狀態的一對唯一切換電阻提供到一或多個可編程元件中的每一者的裝置， 其中所述切換電阻是基于混合巨自旋霍爾效應GSHE-自旋轉移力矩STT磁阻隨機存取存儲器MRAM元件的切換電阻；以及 用于存取所述一或多個可編程元件的共同裝置。22.根據權利要求21所述的MLC，其包括用于耦合所述一或多個可編程元件中的至少一者中的兩個或更多個GSHE-STT MRAM元件的裝置。23.根據權利要求22所述的MLC，其包括用于致使所述一或多個可編程元件中的一者基于對應于所述可編程元件的唯一切換電流而在所述兩個二進制狀態之間切換的裝置。24.根據權利要求21所述的MLC，其包括用于通過所述用于存取的共同裝置而啟用所述MLC的裝置。25.根據權利要求21所述的MLC，其包括用于在寫入操作之前基于通過所述可編程元件的對應最大或最小切換電流而初始化所述一或多個可編程元件的裝置。
【文檔編號】G11C11/56GK105917411SQ201580004716
【公開日】2016年8月31日
【申請日】2015年1月19日
【發明人】文清·吳, 肯德里克·海·良·袁, 卡里姆·阿拉比
【申請人】高通股份有限公司