控制器、半導體存儲系統(tǒng)及其操作方法

控制器、半導體存儲系統(tǒng)及其操作方法
【專利摘要】一種控制器的操作方法，包括：當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一ECC解碼失敗時，基于未滿足故障校驗(USC，unsatisfied syndrome check)的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一ECC解碼的結果；以及通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對數(shù)據(jù)執(zhí)行第二ECC解碼。
【專利說明】控制器、半導體存儲系統(tǒng)及其操作方法
[0001]相關申請的交叉引用
[0002]本申請要求在2015年2月23日提交的韓國專利申請N0.10-2015-0025192的優(yōu)先權，其整體中容通過引用合并于此。
技術領域
[0003]本發(fā)明的各種示范實施例涉及半導體設計技術，尤其涉及控制器、半導體存儲系統(tǒng)及其操作方法。
【背景技術】
[0004]半導體存儲器件一般分成易失性存儲器件，例如動態(tài)隨機存取存儲器(DRAM，Dynamic Random Access Memory)和靜態(tài) RAM (SRAM，Static Random Access Memory)，以及非易失性存儲器件，例如只讀存儲器(ROM，Read Only Memory)、掩蔽型ROM(MROM)、可編程ROM (PROM)、可擦除 PROM (EPROM)、電 EPROM (EEPROM)、鐵磁 RAM (FRAM)、相變 RAM (PRAM)、磁阻式RAM (MRAM)、電阻式RAM (RRAM)以及快閃存儲器。
[0005]易失性存儲器件會在電源中斷時遺失儲存于其中的數(shù)據(jù)，而非易失性存儲器件則可以在電源中斷時保留儲存于其中的數(shù)據(jù)。尤其是，由于快閃存儲器件的高編程速度、低耗電量以及大數(shù)據(jù)儲存容量，因此廣泛用作電腦系統(tǒng)中的儲存媒介。
[0006]在非易失性存儲器件中，包括快閃存儲器件，每一存儲單元的數(shù)據(jù)狀態(tài)都根據(jù)存儲單元中所儲存的位的數(shù)目來確定，每單元儲存I位數(shù)據(jù)的存儲單元稱為單位單元或單電平單元(single-level cell，SLC)，每單元儲存多個位數(shù)據(jù)(即是2或更多位數(shù)據(jù))的存儲單元稱為多位單元、多電平單元(mult1-level cel I, MLC)或多狀態(tài)單元。多位單元有利于高集成化。然而隨著每存儲單元中編程的位的數(shù)目增大，可靠性會下降并且讀取錯誤率
[0007]例如:當在存儲單元中編程k位時，在存儲單元中會形成2k個閾值電壓中之一。由于存儲單元的電氣特性間的些微差異，因此使用相同數(shù)據(jù)編程的存儲單元的閾值電壓形成閾值電壓分布。因此閾值電壓分布是根據(jù)具有2kf數(shù)據(jù)值的存儲單元的，其對應于k位信息。
[0008]然而，可以用于閾值電壓分布的電壓窗口受到限制。因此隨著k值增大，閾值電壓分布之間的距離必定縮短，并且相鄰閾值電壓分布彼此重疊。當相鄰的閾值電壓分布彼此重疊，所讀取的數(shù)據(jù)可能包括多個錯誤位。
[0009]圖1為示意性例示3位多電平單元(3位MLC)非易失性存儲器件的編程狀態(tài)與擦除狀態(tài)的閾值電壓分布。
[0010]圖2為示意性例示由于3位MLC非易失性存儲器件特性退化下的編程與擦除狀態(tài)的閾值電壓分布。
[0011]在MLC非易失性存儲器件中，例如其中在存儲單元中編程k位數(shù)據(jù)的MLC快閃存儲器件，存儲單元具有2kf閾值電壓分布中之一，例如:3位MLC具有8個閾值電壓分布其中之一。
[0012]由于存儲單元之間的特性差異，所以使用相同數(shù)據(jù)編程的存儲單元的閾值電壓會形成閾值電壓分布。在3位MLC非易失性存儲單元中，如圖1中所例示，閾值電壓分布具有第一至第七編程狀態(tài)“P1”至“P7”以及形成擦除狀態(tài)“E”。圖1示出其中閾值電壓分布不重疊并且在其間具有讀取電壓裕度的理想情況。
[0013]請參閱圖2的快閃存儲器范例，存儲單元會因為從浮柵或穿隧氧化膜喪失的電子而隨著時間經(jīng)歷電荷耗損。當穿隧氧化膜反復編程與擦除操作而劣化時，會加速這種電荷耗損。電荷耗損導致存儲單元的閾值電壓下降，例如:如圖2中所例示，由于電荷耗損，閾值電壓分布向左位移。
[0014]進一步，編程干擾、擦除干擾及/或背面圖案依賴性也會導致閾值電壓增大。隨著存儲單元的特性劣化，如上述，相鄰狀態(tài)的閾值電壓分布會重疊，如圖2中所例示。
[0015]—旦閾值電壓分布重疊，當特定讀取電壓施加至選取的字線時，讀取數(shù)據(jù)可以具有各種錯誤，例如:當存儲單元的感測狀態(tài)根據(jù)已施加至選取字線的讀取電壓Vread3(即是讀取自存儲單元的電壓)為導通時，則確定存儲單元具有第二編程狀態(tài)“P2”。當存儲單元的感測狀態(tài)根據(jù)已施加至選取字線的讀取電壓Vread3為關斷時，則確定存儲單元具有第三編程狀態(tài)“P3”。然而，當閾值電壓分布重疊時，會將實際上具有第三編程狀態(tài)“P3”的存儲單元錯誤確定為具有第二編程狀態(tài)“P2”?？傊斎鐖D2中例示閾值電壓分布重疊時，讀取數(shù)據(jù)(即是讀取自存儲單元的數(shù)據(jù))會包括各種錯誤。
[0016]因此，需要一種用于精確確定儲存在半導體存儲器件的存儲單元中數(shù)據(jù)的最佳讀取電壓。

【發(fā)明內容】

[0017]本發(fā)明的各種實施例指向可以精準確定用于儲存在存儲單元中的數(shù)據(jù)的最佳讀取電壓的控制器、半導體存儲系統(tǒng)及其操作方法。
[0018]根據(jù)本發(fā)明的實施例，控制器的操作方法可以包括:當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)進行的第一 ECC解碼失敗時，基于未滿足故障校驗(USC，unsatisfied syndrome check)的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對軟讀取數(shù)據(jù)執(zhí)行第二 ECC解碼。
[0019]優(yōu)選地，第一ECC解碼可以為低密度奇偶校驗(LDPC，low density parity check)解碼。
[0020]優(yōu)選地，USC可以為由LDPC解碼的故障校驗所產(chǎn)生的向量的非零元素。
[0021]優(yōu)選地，第一 ECC解碼可以包括:通過根據(jù)硬讀取電壓而從半導體存儲器件讀取數(shù)據(jù)，來執(zhí)行LDPC解碼；以及基于故障校驗所產(chǎn)生的向量中所包括的USC，來確定第一 ECC解碼是否成功。
[0022]優(yōu)選地，根據(jù)以下等式基于USC的數(shù)量可以產(chǎn)生量化間隔。
[0023][USC數(shù)量等式]
[0024]A1= a X USC VTH+b [步長]
[0025]其中“ Δ工”代表量化間隔之一、“ i ”代表量化間隔的索引、“USCvth ”代表USC數(shù)量并且“a”和“b”為通過啟發(fā)式近似法或自半導體存儲器件的器件特性所獲得的系數(shù)值。
[0026]優(yōu)選地，量化間隔可以基于量化間隔表來產(chǎn)生，其中量化間隔表使USC數(shù)量作為其索引并且由上述等式預設。
[0027]優(yōu)選地，對根據(jù)軟讀取電壓而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，其中每一軟讀取電壓都與硬讀取電壓在電壓電平方面相隔量化間隔之中對應的量化間隔。
[0028]優(yōu)選地，對根據(jù)軟讀取電壓中的每一個而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二ECC解碼，直到第二 ECC解碼成功。
[0029]優(yōu)選地，第一 ECC解碼可以為硬決策解碼，并且第二 ECC解碼可以為軟決策解碼。
[0030]根據(jù)本發(fā)明的實施例，控制器可以包括:裝置，用于:當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一 ECC解碼失敗時，基于未滿足故障校驗(USC，unsatisfied syndrome check)的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及裝置，用于:通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對軟讀取數(shù)據(jù)執(zhí)行第二 ECC解碼。
[0031]優(yōu)選地，第一ECC解碼可以為低密度奇偶校驗(LDPC，low density parity check)解碼。
[0032]優(yōu)選地，USC可以為由LDPC解碼的故障校驗所產(chǎn)生的向量的非零元素。
[0033]優(yōu)選地，控制器還包括:裝置，用于:根據(jù)硬讀取電壓而從半導體存儲器件讀取數(shù)據(jù)，來執(zhí)行LDPC解碼；以及裝置，用于:基于故障校驗所產(chǎn)生的向量中所包括的USC，來確定第一 ECC解碼是否成功。
[0034]優(yōu)選地，用于產(chǎn)生量化間隔的裝置可以根據(jù)以下等式基于USC的數(shù)量來產(chǎn)生量化間隔。
[0035][量化間隔等式]
[0036]A1= a X USC VTH+b [步長]
[0037]其中“ Δ工”代表量化間隔之一、“ i ”代表量化間隔的索引、“USCvth ”代表USC數(shù)量并且“a”和“b”為通過啟發(fā)式近似法或自半導體存儲器件的器件特性所獲得的系數(shù)值。
[0038]優(yōu)選地，用于產(chǎn)生量化間隔的裝置可以根據(jù)量化間隔表來產(chǎn)生量化間隔，其中量化間隔表使USC的數(shù)量作為其索引、并且由上述量化間格等式預設。
[0039]優(yōu)選地，用于執(zhí)行第二 ECC解碼的裝置可以對根據(jù)軟讀取電壓而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，其中每一軟讀取電壓都與硬讀取電壓在電壓電平方面相隔量化間隔之中的對應的量化間隔。
[0040]優(yōu)選地，用于執(zhí)行第二 ECC解碼的裝置可以對根據(jù)軟讀取電壓中的每一個而從半導體存儲器件讀取的數(shù)據(jù)上執(zhí)行第二 ECC解碼，直到第二 ECC解碼成功。
[0041]優(yōu)選地，第一 ECC解碼可以為硬決策解碼，并且第二 ECC解碼可以為軟決策解碼。
[0042]根據(jù)本發(fā)明的實施例，半導體存儲系統(tǒng)可以包括:半導體存儲器件以及控制器。控制器可以包括:裝置，用于:當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一ECC解碼失敗時，基于未滿足故障校驗(USC，unsatisfied syndrome check)的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及裝置，用于:通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對軟讀取數(shù)據(jù)執(zhí)行第二 ECC解碼。
[0043]優(yōu)選地，USC可以為由低密度奇偶校驗(LDPC，low density parity check)解碼的故障校驗所產(chǎn)生的向量的非零元素。
[0044]根據(jù)本發(fā)明的各種實施例，可以有效確定用于儲存在半導體存儲器件的存儲單元中數(shù)據(jù)的最佳讀取電壓。
【附圖說明】
[0045]圖1為示意性例示3位多電平單元(3位MLC)非易失性存儲器件的編程與擦除狀態(tài)的閾值電壓分布。
[0046]圖2為示意性例示由于3位MLC非易失性存儲器件特性退化下的編程與擦除狀態(tài)的閾值電壓分布。
[0047]圖3為示意性例示根據(jù)本發(fā)明實施例的半導體存儲系統(tǒng)的框圖。
[0048]圖4A為例示圖3中所示半導體存儲系統(tǒng)的細節(jié)框圖。
[0049]圖4B為例示圖4A中所示存儲塊的電路圖。
[0050]圖5為例示圖4A中所示存儲器控制器操作的流程圖。
[0051]圖6A為例不利用泰納(tanner)圖表不的LDPC解碼的不意圖。
[0052]圖6B為例示LDPC碼的示意圖。
[0053]圖6C為例示根據(jù)LDPC解碼的故障(syndrome)校驗處理的示意圖。
[0054]圖7A為例示硬讀取電壓與軟讀取電壓之間關系的示意性圖。
[0055]圖7B為例示存儲單元閾值電壓隨時間改變以及軟讀取電壓之間間隔隨時間改變的不意性圖。
[0056]圖8A為例示根據(jù)本發(fā)明一個實施例的存儲器控制器的操作流程圖。
[0057]圖SB為例示根據(jù)本發(fā)明一個實施例的存儲系統(tǒng)的操作的模擬的圖示。
[0058]圖SC為例示根據(jù)本發(fā)明一個實施例的存儲系統(tǒng)的操作的模擬結果的圖示。
[0059]圖9至圖13為示意性例示根據(jù)本發(fā)明實施例的三維(3D)非易失性存儲器件的圖不O
[0060]圖14至圖16為示意性例示根據(jù)本發(fā)明實施例的3D非易失性存儲器件的圖示。
[0061]圖17為示意性例示包括根據(jù)本發(fā)明實施例中半導體存儲系統(tǒng)的電子器件的框圖。
[0062]圖18為示意性例示包括根據(jù)本發(fā)明實施例中半導體存儲系統(tǒng)的電子器件的框圖。
[0063]圖19為示意性例示包括根據(jù)本發(fā)明實施例中半導體存儲系統(tǒng)的電子器件的框圖。
[0064]圖20為示意性例示包括根據(jù)本發(fā)明實施例中半導體存儲系統(tǒng)的電子器件的框圖。
[0065]圖21為示意性例示包括根據(jù)本發(fā)明實施例中半導體存儲系統(tǒng)的電子器件的框圖。
[0066]圖22為包括圖21中所示電子器件的數(shù)據(jù)處理系統(tǒng)的框圖。
【具體實施方式】
[0067]底下將參照附圖來更詳細說明各種實施例。然而，本發(fā)明可以以不同形式具體實施，并且不受限于此處公布的實施例。而是提供這些實施例以使得所公開范圍更完整、并且將本發(fā)明范圍完整傳達給本領域技術人員。附圖并不需要根據(jù)比例，并且在某些實例中，比例會放大以便清晰例示實施例的特征。在整個公開內容中，附圖標記直接對應于本發(fā)明的各種附圖與實施例中相同的編號部分。另請注意，在本說明書中，“連接/耦接”表示一個組件不僅直接耦接另一個組件，也通過中間組件間接耦接另一個組件。此外，句子當中沒有特別提到時，單數(shù)型態(tài)可以包括復數(shù)型態(tài)。應了解，本文中“上”與“之上”的含意應廣義解釋，這樣“上”不僅表示“直接在某物上”，也表示在某物“上”而其間具有中間部件或層，并且“之上”不僅表示直接在某物頂部上，也表示在某物頂部上而其間具有中間部件或層。當聲稱第一層在第二層“上”或襯底“上”時，不僅代表第一層直接形成于第二層或襯底上的情況，也代表第三層存在于第一層與第二層或襯底之間的情況。
[0068]圖3為示意性例示根據(jù)本發(fā)明實施例的半導體存儲系統(tǒng)10的框圖。
[0069]圖4A為例示圖3中所示半導體存儲系統(tǒng)10的細節(jié)框圖。
[0070]圖4B為例示圖4A中所示存儲塊211的電路圖。
[0071]圖5為例示圖4A中所示存儲器控制器100操作的流程圖。
[0072]請參閱圖3圖至圖5，半導體存儲系統(tǒng)10可以包括半導體存儲器件200以及存儲器控制器100。
[0073]半導體存儲器件200可以在存儲器控制器100的控制之下執(zhí)行一個或更多個擦除、編程與讀取操作的。半導體存儲器件200可以通過輸入/輸出線接收命令CMD、地址ADDR以及數(shù)據(jù)DATA。半導體存儲器件200可以通過電源線接收電源PWR，以及通過控制線接收控制信號CTRL?？刂菩盘柨梢园铈i存使能(CLE，command latch enable)信號、地址鎖存使能(ALE，address latch enable)信號、芯片使能(CE，chip enable)信號、寫入使能(WE，write enable)信號、讀取使能(RE，read enable)信號等等。
[0074]存儲器控制器100可以控制半導體存儲器件200的整體操作。存儲器控制器100可以包括用于修正錯誤位的ECC單元130。ECC單元130可以包括ECC編碼器131以及ECC解碼器133。
[0075]ECC編碼器131可以對待編程進入半導體存儲器件200的數(shù)據(jù)執(zhí)行錯誤修正編碼，以輸出已加入奇偶位的數(shù)據(jù)。奇偶位可以儲存在半導體存儲器件200中。
[0076]ECC解碼器133可以對從半導體存儲器件200讀取的數(shù)據(jù)執(zhí)行錯誤修正解碼，ECC解碼器133可以確定錯誤修正解碼是否成功，并且可以根據(jù)確定結果輸出指令信號。ECC解碼器133可以使用由ECC編碼產(chǎn)生的奇偶位來修正數(shù)據(jù)的錯誤位。
[0077]當錯誤位數(shù)量超出ECC單元130的錯誤修正容量時，則ECC單元130不可以修正錯誤位。在此情況下，ECC單元130可以產(chǎn)生錯誤修正失敗信號。
[0078]ECC單元130可以通過編碼調制來修正錯誤，例如低密度奇偶校驗(LDPC，low-density parity-check)碼、博斯-喬赫里-霍克文黑姆(BCH，Bose-Chaudhur1-Hocquenghem)碼、turbo 碼、里德-所羅門(RS，Reed-Solomon)碼、卷積碼、遞歸系統(tǒng)碼(RSC，Recursive Systematic Code)、網(wǎng)格編碼調制(TCM，Trellis-CodedModulat1n)、以及塊編碼調制(BCM, Block Coded Modulat1n)等等。ECC 編碼器 130 可以包括用于錯誤修正的所有電路、系統(tǒng)或器件。
[0079]根據(jù)本發(fā)明的實施例，ECC單元130可以使用硬讀取讀取數(shù)據(jù)與軟讀取數(shù)據(jù)來執(zhí)行錯誤位修正操作。
[0080]控制器100和半導體存儲器件200可以集成在單一半導體器件中，例如:控制器100和半導體存儲器件200可以集成在諸如固態(tài)硬盤(SSD，solid-state drive)的單一半導體器件中。固態(tài)硬盤可以包括儲存器件，用于將數(shù)據(jù)儲存在其中。當半導體存儲系統(tǒng)10用于SSD中時，換言之，可以顯著改善與半導體存儲系統(tǒng)10耦接的主機(未示出)的操作速度。
[0081]控制器100和半導體存儲器件200可以集成在諸如存儲卡的單一半導體器件中。例如:控制器100和半導體存儲器件200可以集成在單一半導體器件中且來構成存儲卡，例如個人電腦存儲卡國際協(xié)會(PCMCIA)的PC卡、小型快閃(CF)卡、智能媒體(SM)卡、存儲棒、多媒體卡(MMC)、小型多媒體卡(RS-MMC)、微型多媒體卡(MMCmicro)、安全數(shù)字(securedigital)卡(SD、Min1-SD、Micro-SD、SDHC)、和 UFS (萬用快閃儲存)等等。
[0082]針對其他范例，可以提供半導體存儲系統(tǒng)10作為包括電子器件的各種元件之一，例如電腦、超移動PC (UMPC)、工作站、網(wǎng)路筆記型電腦、個人數(shù)字助理(PDA)、可攜式電腦、網(wǎng)絡平板電腦、無線電話、移動電話、智能型電話、電子書閱讀器、可攜式多媒體播放器(PMP)、可攜式游戲裝置、導航裝置、黑盒子、數(shù)字相機、數(shù)字多媒體廣播(DMB)播放器、3D電視、智能型電視、數(shù)字音頻記錄器、數(shù)字音頻播放器、數(shù)字圖像記錄器、數(shù)字圖像播放器、數(shù)字視頻記錄器、數(shù)字視頻播放器、數(shù)據(jù)中心儲存器件、可以在無線環(huán)境中收發(fā)信息的器件、家庭網(wǎng)路電子器件之一、電腦網(wǎng)路電子器件之一、遠程通信網(wǎng)路電子器件之一、射頻識別(RFID)器件或計算系統(tǒng)元件設備。
[0083]請參閱4A圖，存儲器控制器100可以包括儲存單元110、CPU 120、ECC單元130、主機接口 140、存儲接口 150、系統(tǒng)總線160、讀取偏置控制單元170以及量化間隔產(chǎn)生單元180。儲存單元110可以CPU 120的工作存儲器來操作。
[0084]主機接口 140可以通過各種接口協(xié)定的一個或更多個與主機通信，例如通用串行總線(USB, universal serial bus)、多媒體卡(MMC, mult1-media card)、高速外圍組件互連(PC1-E，peripheral component interconnect express)、小型電腦系統(tǒng)接口(SCSI，small computer system interface)、串行附加 SCSI (SAS)、串行先進技術附件(SATA,serial advanced technology attachment)、并行先進技術附件(PATA，parallel advancedtechnology attachment)、先進小型磁盤接口(ESDI，enhanced small disk interface)以及集成驅動電子器件(IDE，integrated drive electronics)。
[0085]ECC單元130可以檢測并修正從半導體存儲器件200讀取的數(shù)據(jù)中所包括的錯誤。存儲接口 150可以與半導體存儲器件200接口。CPU 120可以執(zhí)行各種控制操作。
[0086]讀取偏置控制單元170可以根據(jù)預定硬讀取電壓V1以及當前索引的量化間隔△ i來確定當前索引的軟讀取電壓\。
[0087]量化間隔產(chǎn)生單元180可以確定當前索引的量化間隔Aic3
[0088]半導體存儲器件200可以包括存儲單元陣列210、控制電路220、電壓供應單元230、電壓發(fā)送單元240、讀/寫電路250以及列選擇單元260。
[0089]存儲單元陣列210可以包括多個存儲塊211。用戶數(shù)據(jù)可以儲存在存儲塊211中。
[0090]請參閱圖4B，存儲塊211可以包括分別耦接至位線BLO至BLm-1的多個單元串221。每一列的單元串221都可以包括一個或更多個漏極選擇晶體管DST以及一個或更多個源極選擇晶體管SST。多個存儲單元或存儲單元晶體管可以串聯(lián)耦接在選擇晶體管DST與SST之間。每一存儲單元MCO至MCn-1都可以由在每一單元中都儲存多位數(shù)據(jù)信息的多電平單元(MLC，mult1-level cell)所形成。單元串221可以分別電親接至對應位線BLO至 BLm-1 ο
[0091]圖4B示范例示包括NAND型快閃存儲單元的存儲塊211。然而，半導體存儲器件200的存儲塊211將不受限于NAND快閃存儲器，而是可以包括NOR型快閃存儲器、其中組合了二種或多種存儲單元的復合式快閃存儲器，以及其中控制器嵌入存儲器芯片內部的一NAND快閃存儲器。半導體器件的操作特性可以適用于電荷捕捉快閃(CTF，charge trapflash)，其中由絕緣層形成電荷儲存層，以及適用于其中電荷儲存層由導電浮柵形成的快閃存儲器件。
[0092]請回頭參閱第4A圖，控制電路220可以控制有關半導體存儲器件200的編程、擦除和讀取操作的整體操作。
[0093]電壓供應單元230可以根據(jù)操作模式，將字線電壓(例如編程電壓、讀取電壓以及通過電壓)供應到相應的字線，并且可以提供待供應給體塊的電壓，例如其中形成存儲單元的阱域。電壓供應電路230的電壓產(chǎn)生操作可以在控制電路220的控制之下執(zhí)行。
[0094]電壓供應單元230可以產(chǎn)生多個可變讀取電壓，用來產(chǎn)生讀取數(shù)據(jù)。
[0095]電壓發(fā)送單元240可以選擇存儲塊211之一或存儲單元陣列210的扇區(qū)之一，并且可以在控制電路220的控制之下選擇已選取存儲單元的字線之一。電壓發(fā)送單元240可以在控制電路220的控制之下將電壓供應電路230產(chǎn)生的字線電壓提供給選取的字線或未選取的字線。
[0096]讀/寫電路250可以受到控制電路220的控制，并且可以根據(jù)操作模式作為感應放大器或寫入驅動器來操作，例如:在驗證/正常讀取操作期間，讀/寫電路250可以作為感應放大器來操作，用于讀取來自存儲單元陣列210的數(shù)據(jù)。在正常讀取操作期間，列選擇單元260可以根據(jù)列地址信息將從讀/寫電路250讀取的數(shù)據(jù)輸出至外界，例如存儲器控制器100。在另一方面，在驗證讀取操作期間，可以將讀取數(shù)據(jù)提供至半導體存儲器件200中所包括的通過/失敗驗證電路(未例示)，并且用于確定存儲單元的編程操作是否成功。
[0097]在編程操作期間，讀/寫電路250可以作為寫入驅動器來操作，用于根據(jù)待儲存在存儲單元陣列210中的數(shù)據(jù)來驅動位線。在編程操作期間，讀/寫電路250可以從緩沖區(qū)(未例示)接收待寫入存儲單元陣列210中的數(shù)據(jù)，并且可以根據(jù)輸入數(shù)據(jù)來驅動位線。為此，讀/寫電路250可以包括分別對應于列(或位線)或列配對(或位線配對)的多個頁緩沖器(PB，page buffer) 2510每一頁緩沖器251中都包括多個鎖存器。
[0098]請參閱圖4A至圖5，詳細解釋存儲器控制器100的操作。存儲器控制器100的操作可以包括第一 ECC解碼步驟S510，并且可以額外包括第二 ECC解碼步驟S530。
[0099]第一 ECC解碼步驟S510可以包括對預定長度的數(shù)據(jù)硬決策ECC解碼，該數(shù)據(jù)是響應于硬讀取電壓Vhd而從存儲塊211的存儲單元讀取的。第一 ECC解碼步驟S510可以包括步驟S511至S515。
[0100]第二 ECC解碼步驟S530可以包括:當?shù)谝?ECC解碼步驟S510的硬決策ECC解碼最終失敗時，通過根據(jù)對應于預定硬讀取電壓Vhd的軟讀取電壓Vsd而產(chǎn)生軟讀取數(shù)據(jù)，來對該數(shù)據(jù)軟決策ECC解碼。第二 ECC解碼步驟S530可以包括步驟S531至S535。
[0101]在步驟S511，可以根據(jù)硬讀取電壓Vhd從半導體存儲器件200讀取數(shù)據(jù)。存儲器控制器100可以提供讀取命令與地址給半導體存儲器件200。半導體存儲器件200可以響應于讀取命令與地址而對應于硬讀取電壓Vhd對數(shù)據(jù)執(zhí)行讀取操作。讀取數(shù)據(jù)可以提供給存儲器控制器100。
[0102]在步驟S513，可以執(zhí)行作為第一 ECC解碼的硬決策ECC解碼。根據(jù)錯誤修正碼，ECC單元130可以對在步驟S511基于硬讀取電壓Vhd從半導體存儲器件200所讀取的數(shù)據(jù)(此后稱為“硬讀取數(shù)據(jù)”)執(zhí)行硬決策ECC解碼。
[0103]在步驟S515，可以確定硬決策ECC解碼成功還是失敗。也就是，在步驟S515，可以確定在步驟S513已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的錯誤是否已經(jīng)修正，例如:存儲器控制器100可以確定在步驟S513已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的錯誤是否已經(jīng)根據(jù)硬讀取數(shù)據(jù)以及奇偶校驗矩陣來修正。當奇偶校驗矩陣與其上在步驟S513已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的乘積結果為零向量(“O”)，則可以確定其上已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)已經(jīng)修正。在另一方面，當奇偶校驗矩陣以及其上已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的乘積結果并不是零向量(“O”)，則可以確定其上已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)并未修正。在此將參閱圖圖6A至圖6C說明使用奇偶校驗矩陣的處理。
[0104]當確定在步驟S515已經(jīng)修正其上已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)(Y)，可以在步驟S520確定在步驟S511響應硬讀取電壓Vhd的讀取操作已經(jīng)成功，并且存儲器控制器100的操作可以結束。其上在步驟S513已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)可以為錯誤已修正數(shù)據(jù)，并且可以提供給外界(例如主機或外部器件)或用于存儲器控制器100。
[0105]當在步驟S515已確定其上已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)并未修正時(N)，則可以執(zhí)行第二 ECC解碼步驟S530。
[0106]在步驟S531，可以根據(jù)軟讀取電壓Vsd從半導體存儲器件200讀取數(shù)據(jù)。例如:可以對其上已經(jīng)根據(jù)硬讀取電壓Vhd執(zhí)行第一 ECC解碼步驟S510的存儲單元執(zhí)行根據(jù)軟讀取電壓Vsd的額外讀取操作。軟讀取電壓V 5:)可以具有與硬讀取電壓V hdF同的電壓。
[0107]在步驟S533，可以執(zhí)行作為第二 ECC解碼的軟決策ECC解碼?？梢愿鶕?jù)軟讀取數(shù)據(jù)以及其上已在步驟S513執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)、和基于在步驟S531基于軟讀取電壓Vsd從存儲單元讀取的數(shù)據(jù)，來執(zhí)行軟決策ECC解碼。硬讀取電壓V HD和軟讀取電壓Vsd可以具有不同的電壓。
[0108]例如:半導體存儲器件200的每一存儲單元MCO至MCn-1都可以屬于包括第一至第七編程狀態(tài)“P1”至“P7”以及擦除狀態(tài)“E”的閾值電壓分布之一。
[0109]每一硬讀取電壓Vhd都可以介于選自于第一至第七編程狀態(tài)“P1”至“P7 ”和擦寫狀態(tài)“E”的兩相鄰狀態(tài)之間。每一軟讀取電壓Vsd都可以介于選自于第一至第七編程狀態(tài)“P1”至“P7”和擦寫狀態(tài)“E”的兩相鄰狀態(tài)之間，其與硬讀取電壓Vhd不同。
[0110]響應硬讀取電壓Vhd而從存儲單元MCO至MCn-1讀取的硬讀取數(shù)據(jù)、和根據(jù)軟讀取電壓Vsd而從其讀取的軟讀取數(shù)據(jù)可以具有彼此不同的值。例如:在存儲單元MCO至MCn-1中可以具有尾存儲單元(tailing memory cell)，其具有超出正常邏輯狀態(tài)的閾值電壓分布之外的閾值電壓。根據(jù)硬讀取電壓Vhd而從尾存儲單元讀取的硬讀取數(shù)據(jù)、和根據(jù)軟讀取電壓Vsd而從其讀取的軟讀取數(shù)據(jù)可以具有彼此不同的值。當在根據(jù)硬讀取電壓Vhd的讀取操作之后執(zhí)行根據(jù)軟讀取電壓Vsd的額外讀取操作時，可以獲得關于存儲單元MCO至MCn-1的閾值電壓的額外信息，即關于尾存儲單元的信息。
[0111]當已經(jīng)獲得該額外信息時，存儲單元MCO至MCn-1的數(shù)據(jù)是否屬于第一狀態(tài)(即“I”)或第二狀態(tài)(即“2”)的可能性會增大。也就是，可以提高ECC解碼的可以靠性?；诟鶕?jù)硬讀取電壓Vhd的硬讀取數(shù)據(jù)以及根據(jù)軟讀取電壓V SD的軟讀取數(shù)據(jù)，存儲器控制器100可以執(zhí)行軟決策ECC解碼。在此將參閱圖7A和圖7B說明硬讀取電壓Vhd與軟讀取電壓Vsd之間的關系。
[0112]在步驟S535，可以確定軟決策ECC解碼成功還是失敗。也就是，在步驟S535，可以確定在步驟S533已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的錯誤是否已經(jīng)修正，例如:存儲器控制器100可以確定在步驟S533已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的錯誤是否已經(jīng)根據(jù)軟讀取數(shù)據(jù)以及奇偶校驗矩陣來修正。當奇偶校驗矩陣與其上在步驟S533已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的乘積結果為零向量(“O”)，則可以確定其上已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)已經(jīng)修正。在另一方面，當奇偶校驗矩陣與其上已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的乘積結果并不是零向量(“0”)，則可以確定其上已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)并未修正。在此將參閱圖圖6A至圖6C說明使用奇偶校驗矩陣的處理。
[0113]在第一 ECC解碼步驟S510期間奇偶校驗矩陣與硬讀取數(shù)據(jù)的乘積過程大體上與在第二 ECC解碼步驟S530期間奇偶校驗矩陣與軟讀取數(shù)據(jù)的乘積過程相同。
[0114]當確定在步驟S535其上已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)(Y)已經(jīng)修正，可以在步驟S520確定在步驟S531根據(jù)軟讀取電壓Vsd的額外讀取操作已經(jīng)成功，并且存儲器控制器100的操作可以結束。其上在步驟S533已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)可以為錯誤已修正數(shù)據(jù)，并且可以提供給外界或用于存儲器控制器100。
[0115]當確定在步驟S535其上已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)(N)尚未修正，可以在步驟S540確定存儲器控制器100對存儲單元MCO至MCn-1的讀取操作最終失敗，并且存儲器控制器100的操作可以結束。
[0116]圖6A為例不利用泰納圖表不的LDPC解碼的不意圖。
[0117]圖6B為例示LDPC碼的示意圖。
[0118]圖6C為例示根據(jù)LDPC解碼的故障校驗處理的示意圖。
[0119]儲存系統(tǒng)中會經(jīng)常使用錯誤修正碼(ECC，Error Correct1n Code)，儲存器件中發(fā)生的各種物理現(xiàn)象導致噪音效果，其毀損儲存的信息。錯誤修正編碼法可以用來保護已儲存信息抵擋結果錯誤。這可以通過在存儲器件中儲存信息之前將信息編碼來達成。編碼處理利用在信息中添加冗余來將信息位序轉換成碼字。然后可以使用此冗余來通過解碼處理將該信息從可能毀損的碼字中復原。
[0120]在迭代編碼方案當中，碼建構為若干簡單構成碼的串聯(lián)，并且通過在接收該簡單構成碼的解碼器之間交換信息而基于迭代解碼算法來解碼。通常來說，使用描述構成碼之間互連的二分圖或泰納圖定義該碼。在此情況下，解碼可以看待成越過圖形邊緣的迭代消息。
[0121]迭代碼可以包括低密度奇偶校驗(LDPC，low density parity check)碼。LDPC碼為通過稀疏奇偶校驗矩陣H來定義的線性二進制區(qū)塊碼。
[0122]請參閱圖6A，LDPC碼具有奇偶校驗矩陣，其中每行與列中Is的數(shù)量非常小，并且其結構可以由tanner圖定義，包括校驗節(jié)點610、可變節(jié)點620和用于將校驗節(jié)點610連接至可變節(jié)點620的邊緣615。在校驗節(jié)點處理之后從校驗節(jié)點610傳遞至可變節(jié)點620的值變成校驗節(jié)點消息615A，并且在可變節(jié)點處理之后從可變節(jié)點620傳遞至校驗節(jié)點610的值變成可變節(jié)點消息615B。
[0123]根據(jù)“和-積”算法通過迭代解碼來執(zhí)行LDPC碼的解碼處理。根據(jù)次優(yōu)消息傳遞算法(suboptimal message-passing algorithm)，例如“最小和”算法(其為和-積算法的簡化版)來提供解碼方法。
[0124]例如:請參閱圖6B，LDPC碼的tanner圖包括代表LDPC碼奇偶校驗等式的5個校驗節(jié)點610、代表碼符號的10個可變節(jié)點620以及代表校驗節(jié)點610與可變節(jié)點620之間關系的邊緣615。邊緣615將每一校驗節(jié)點610連接至可變節(jié)點620，可變節(jié)點對應于由校驗節(jié)點610所表示的奇偶校驗等式中所包括的碼符號。圖6B示范例示規(guī)則(Mgular)LDPC碼，其中親接至每一校驗節(jié)點610的可變節(jié)點620的數(shù)量固定為4，并且親接至每一可變節(jié)點620的校驗節(jié)點610的數(shù)量固定為2。
[0125]圖6C示出對應于tanner圖的奇偶校驗矩陣H。奇偶校驗矩陣H類似于奇偶校驗等式的圖形表示。在奇偶校驗矩陣H中，在每一列和每一行中包括相同數(shù)量的Is。亦即，奇偶校驗矩陣H的每一列都具有兩個ls，對應于每一可變節(jié)點620與校驗節(jié)點610之間的連接，并且每一行具有四個ls，對應于每一校驗節(jié)點610與可變節(jié)點620之間的連接。
[0126]通過迭代tanner圖中可變節(jié)點620與校驗節(jié)點610之間交換消息的處理來執(zhí)行LDPC碼的解碼處理，其中交換消息在每一節(jié)點中產(chǎn)生并更新。在此情況下，每一節(jié)點根據(jù)和-積算法或類似的次優(yōu)算法來更新消息。
[0127]對具有預定長度的數(shù)據(jù)(根據(jù)第一硬決策讀取電壓Vhd而從存儲塊211的存儲單元讀取)的LDPC解碼可以包括多次迭代，每一次迭代都包括首先更新可變節(jié)點620之后更新校驗節(jié)點610、更新可變節(jié)點620以及故障校驗。在單次迭代之后，當故障校驗的結果滿足預定條件，則可以結束LDPC解碼。當故障校驗的結果未滿足預定條件，則可以使用與第一硬讀取電壓Vhd不同的第二硬讀取電壓V ^對存儲塊211的存儲單元執(zhí)行另一單次迭代。迭代次數(shù)可以受限于最大讀取計數(shù)。當?shù)螖?shù)已經(jīng)達到最大讀取計數(shù)而故障校驗結果還未滿足預定條件時，則對數(shù)據(jù)的LDPC解碼可以被確定為ECC解碼已經(jīng)失敗。
[0128]請參閱圖6C，故障校驗為這種處理:識別奇偶校驗矩陣H與向量“v”(利用更新可變節(jié)點620所獲得)的乘積結果Hvt是否滿足預定條件。當奇偶校驗矩陣H與向量“V”的乘積結果Hvt變成零向量，則乘積Hv 1被估計為滿足預定條件。
[0129]圖6C示出故障校驗處理，圖6C示范示出非零向量“01000”作為乘積結果Hvt,換言之，圖6C示出故障校驗并未滿足預定條件，并且應用另一個硬讀取電壓Vhd來執(zhí)行另一單次迭代。
[0130]考慮非零向量“01000”作為乘積結果Hvt,則不符合零向量條件的非零向量元素數(shù)量為I。在此描述當中，在單次迭代當中不滿足乘積結果Hvt的故障校驗中零向量條件的元素定義為未滿足的故障校驗(USC)。圖6C示出其中USC數(shù)量為I的故障校驗結果。
[0131]USC數(shù)量可以代表硬讀取數(shù)據(jù)有多少錯誤，也就是硬讀取數(shù)據(jù)中所包括的錯誤數(shù)量，如此USC數(shù)量可以代表存儲單元MCO至MCn-1中的惡化程度，或代表存儲單元MCO至MCn-1的閾值電壓分布差異。也就是說，LDPC解碼的失敗率以及USC數(shù)量會隨存儲單元MCO至MCn-1惡化而增大。
[0132]圖7A為例示硬讀取電壓與軟讀取電壓之間關系的示意性圖，并且圖7B為例示存儲單元MCO至MCn-1的閾值電壓隨時間改變以及軟讀取電壓Vsd間之間隔隨時間改變的示意性圖。
[0133]如參閱圖5所描述，第二 ECC解碼步驟S530可以為對數(shù)據(jù)軟決策ECC解碼的步驟，其中，當?shù)谝?ECC解碼步驟S510的硬決策ECC解碼最終失敗時，通過根據(jù)對應于預定硬讀取電壓Vhd的軟讀取電壓V SD而產(chǎn)生軟讀取數(shù)據(jù)來對數(shù)據(jù)軟決策ECC解碼。
[0134]軟決策ECC解碼可以響應于多個軟讀取電壓Vsd來執(zhí)行，其中每一個軟讀取電壓Vsd在電壓電平上都與預定硬讀取電壓Vhd相隔不同的量化間隔，例如:通過根據(jù)軟讀取數(shù)據(jù)或對數(shù)似然比(LLR，log likelihood rat1)而反復執(zhí)行軟決策ECC解碼，屬于適用于NAND快閃存儲器的軟決策ECC解碼技術之一的低密度奇偶校驗(LDPC)運作良好。
[0135]在LDPC解碼期間，響應于多個軟讀取電壓Vsd而通過對存儲單元MCO至MCn-1的讀取操作可以產(chǎn)生LLR，其中每一個軟讀取電壓Vsd都具有相距預定硬讀取電壓V HD不同的量化間隔。
[0136]圖7A示出存儲單元MCO至MCn-1之一的閾值電壓分布的一部分(PvO和Pvl)、以及用于讀取存儲單元MCO至MCn-1中所儲存數(shù)據(jù)的讀取電壓，所述讀取電壓包括單個硬讀取電壓1和6個軟讀取電壓￥2至￥7，其分別具有相距預定硬讀取電壓V1的量化間隔△ 2至A 70 6個軟讀取電壓V^V7的電平可以分別由量化間隔A2SA 7的幅度所確定。
[0137]為了成功完成第二 ECC解碼步驟S530，應將量化間隔Δ 2至Δ 7最佳化。量化間隔八2至Δ 7的最佳化取決于存儲單元MCO至MCn-1的惡化程度，也就是說，量化間隔八2至△ 7的最佳化可以取決于存儲單元MCO至MCn-1的閾值電壓分布，即是圖7A中所示的閾值電壓分布PvO和Pvl的差異。量化間隔最佳化已經(jīng)公布于論文[J.Wang，T.Courtade, H.Shankar,and R.ffesel, “Soft Informat1n for LDPC decoding inflash:Mutual-1nformat1n optimized quantizat1n,，，in Proc.1EEE Global Commum.Conf.(GL0BEC0M), 2011,pp.5-9.]當中。
[0138]圖7B示出量化間隔Δ 2至Δ 7的最佳化可以取決于存儲單元MCO至MCn-1的閾值電壓分布，即是圖7Α中所示的閾值電壓分布PvO和Pvl的差異。
[0139]例如:NAND快閃存儲器件的“使用壽命開始(S0L，Start of Life)”上閾值電壓分布PvO和Pvl的差異σ 般小于NAND快閃存儲器件的“使用壽命結束(E0L，End ofLife)”上閾值電壓分布PvO和Pvl的差異σ2。因此，EOL上已最佳化的量化間隔Δ 2至Δ 7應大于SOL上已最佳化的量化間隔八2至Δ 7。
[0140]因此，為了成功完成第二 ECC解碼步驟S530，量化間隔Δ 2至Δ 7應最佳化，并且可以根據(jù)存儲單元MCO至MCn-1的閾值電壓分布差異來確定量化間隔八2至Δ 7的最佳化。
[0141]根據(jù)現(xiàn)有技術，因為難以實時辨識存儲單元MCO至MCn-1的閾值電壓分布差異，因此響應于具有已固定的量化間隔A2S Δ 7的軟讀取電壓Vsd來執(zhí)行第二 ECC解碼步驟S530。例如:根據(jù)現(xiàn)有技術，根據(jù)具有第一量(4步長=80mV)的第一組量化間隔Δ 2和Δ 3、具有第二量(8步長=160mV)的第二組量化間隔&4和Δ 5以及具有第三量(16步長=320mV)的第三組量化間隔八6和Δ 7，來執(zhí)行第二 ECC解碼步驟S530。在根據(jù)這種已固定的量化間隔的第二 ECC解碼中，難以反應出存儲單元MCO至MCn-1隨時間惡化的閾值電壓分布的時變差異。
[0142]因此，為了成功完成第二 ECC解碼步驟S530，所需要的就是Δ 2至Δ 7足以反應出存儲單元MCO至MCn-1隨時間惡化的閾值電壓分布的時變差異。
[0143]根據(jù)本發(fā)明的示范實施例，藉由根據(jù)USC調整量化間隔，可以實現(xiàn)最佳化的量化間隔，因為利用在第一 ECC解碼步驟S510期間獲得的USC可以代表存儲單元MCO至MCn-1的惡化程度。
[0144]圖8A為例示根據(jù)本發(fā)明一個實施例的存儲器控制器100的操作流程圖。
[0145]圖8A詳細示出參閱圖5所描述的存儲器控制器100的操作。
[0146]請參閱圖4A和圖8A，存儲器控制器100的操作可以包括第一 ECC解碼步驟S810，并且可以額外包括第二 ECC解碼步驟S830。
[0147]第一 ECC解碼步驟S810可以包括對預定長度的數(shù)據(jù)的硬決策ECC解碼，該數(shù)據(jù)是根據(jù)硬讀取電壓Vth而從存儲塊211的存儲單元讀取的。第一 ECC解碼步驟S810可以包括步驟S811至S815。
[0148]第二 ECC解碼步驟S830可以包括:當?shù)谝?ECC解碼步驟S510的硬決策ECC解碼最終失敗時，通過根據(jù)對應于預定硬讀取電壓(圖7六的V1)的軟讀取電壓Vsd來產(chǎn)生軟讀取數(shù)據(jù)，而對數(shù)據(jù)的軟決策ECC解碼。第二 ECC解碼步驟S830可以包括步驟S831至S835。
[0149]在步驟S811，可以根據(jù)硬讀取電壓Vth而從半導體存儲器件200讀取數(shù)據(jù)。存儲器控制器100可以提供讀取命令與地址給半導體存儲器件200。半導體存儲器件200可以響應于讀取命令與地址而對應于硬讀取電壓Vth來對數(shù)據(jù)執(zhí)行讀取操作。讀取數(shù)據(jù)可以提供給存儲器控制器100。
[0150]在步驟S813，可以執(zhí)行作為第一 ECC解碼的硬決策ECC解碼。根據(jù)錯誤修正碼，ECC單元130可以對在步驟S811根據(jù)硬讀取電壓Vth而從半導體存儲器件200所讀取的硬讀取數(shù)據(jù)執(zhí)行硬決策ECC解碼。
[0151]在步驟S815，可以確定硬決策ECC解碼成功或失敗。也就是說，在步驟S815，可以確定在步驟S813已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的錯誤是否已經(jīng)修正，例如:存儲器控制器100可以確定在步驟S813已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的錯誤是否已經(jīng)根據(jù)硬讀取數(shù)據(jù)以及奇偶校驗矩陣來修正。當奇偶校驗矩陣與其上在步驟S813已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的乘積結果為零向量(“O”)，則可以確定其上已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)已經(jīng)修正。在另一方面，當奇偶校驗矩陣與其上已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)的乘積結果并不是零向量(“0”)，則可以確定其上已經(jīng)執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)并未修正。
[0152]當確定在步驟S815已經(jīng)修正其上已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)(Y)，可以在步驟S820確定在步驟S811根據(jù)硬讀取電壓Vth的讀取操作已經(jīng)成功，并且存儲器控制器100的操作可結束。
[0153]當在步驟S815已確定其上已執(zhí)行硬決策ECC解碼的硬讀取數(shù)據(jù)并未修正時(N)，則可以執(zhí)行第二 ECC解碼步驟S830。
[0154]如上面參閱圖6A至圖6C所述，USC數(shù)量可以代表存儲單元MCO至MCn-1的惡化程度，或代表存儲單元MCO至MCn-1的閾值電壓分布差異。因此根據(jù)本發(fā)明的示范實施例，最佳化的量化間隔，即是參閱圖7A和圖7B所描述的量化間隔八2至Δ 7可以通過根據(jù)USC調整量化間隔八2至Δ 7來實現(xiàn)，并且軟讀取電壓￥2至￥7可以響應于最佳化量化間隔Δ 2至八7而確定。最佳化量化間隔△ 2至△ 7可以從預設量化間隔表或實時計算來獲得。
[0155]在步驟S831，可以設定變量用于第二 ECC解碼步驟S830。尤其是，可以確定用于軟讀取電壓^至V 7的預定硬讀取電壓V 10也可以獲得對應于在已失敗的第一 ECC解碼步驟S810期間使用的硬讀取電壓Vth的USC數(shù)量USC VTH。進一步，用于指定量化間隔八2至A 7以及軟讀取電壓V 2至V 7的索引值“i”可以初始化為2。預定硬讀取電壓V i可以為第一ECC解碼步驟S810期間所使用的硬讀取電壓VTH。根據(jù)設計，量化間隔八2至△ 7以及軟讀取電壓^至V 7的數(shù)量都可以改變。
[0156]在步驟S832，存儲器控制器100可以計算目前索引對應于USC數(shù)量USCvth的最佳化量化間隔Alt3如上述，從預設量化間隔表或實時計算，可以獲得目前索引對應于USC數(shù)量USCvth的最佳化量化間隔△ 1<3例如:根據(jù)以下等式I可以計算最佳化量化間隔A113針對另一個范例，可以根據(jù)以下等式I基于估計的USC數(shù)量USCvth而通過預先計算量化間隔八2至△ 7來預設使估計USC數(shù)量USCvth作為其索引的量化間隔表，并且基于與在已失敗第一 ECC解碼步驟S810期間使用的硬讀取電壓Vth相對應的USC數(shù)量USC VTH，可以從預設量化間隔表選擇最佳化量化間隔Alt3
[0157][等式I]
[0158]第一對量化間隔(Δ2和 Δ 3) = 9.48xUSCvth-0.846 [步長]
[0159]第二對量化間隔(Δ4和 Δ 5) = 31.45xUSCvth-2.74 [步長]
[0160]第三對量化間隔(Δ6和 Δ 7) = 53.9xUSCvth-4.038 [步長]
[0161]等式I中使用的系數(shù)值可以通過啟發(fā)式近似法(heuristic approach)獲得，或從存儲單元MCO至MCn-1的特性當中獲得。
[0162]作為范例，當假設存儲單元MCO至MCn-1的每一閾值電壓分布都根據(jù)預定硬讀取電壓V1而對稱、并因此每一對量化間隔△ 2至△ 7都根據(jù)預定硬讀取電壓V 1而對稱時，量化間隔八2至△ 7與等式I的每一對量化間隔中的另一個相同。然而，當存儲單元MCO至MCn-1的每一閾值電壓分布都根據(jù)預定硬讀取電壓1不對稱時，每一對量化間隔△ 2至Δ 7可能不會根據(jù)預定硬讀取電壓V1對稱，并且等式I可以被修改使得每一量化間隔△ 2至Δ 7在每一對量化間隔中可以具有不同值。
[0163]利用上面參閱圖4A所描述的量化間隔產(chǎn)生單元180，可以執(zhí)行步驟S832。
[0164]在步驟S833，可以通過根據(jù)軟讀取電壓V1而從半導體存儲器件200讀取數(shù)據(jù)，其中軟讀取電壓￥1是通過將在步驟S831確定的預定硬讀取電壓V:加至在步驟S832獲得的當前索引的量化間隔A1來確定的。例如:可以對其上已經(jīng)根據(jù)硬讀取電壓Vth執(zhí)行第一 ECC解碼步驟S810的存儲單元執(zhí)行根據(jù)軟讀取電壓V1的額外讀取操作。軟讀取電壓V1可以具有與硬讀取電壓Vth不同的電平。
[0165]在步驟S833，上面參閱圖4A描述的讀取偏置控制單元170可以基于預定硬讀取電壓V1以及當前指數(shù)的量化間隔△ 1來確定當前索引的軟讀取電壓V113
[0166]在步驟S834，可以執(zhí)行作為第二 ECC解碼的軟決策ECC解碼。通過ECC單元130可以對根據(jù)當前索引的軟讀取電壓而從半導體存儲器件200讀取的軟讀取電壓執(zhí)行軟決策ECC解碼。
[0167]在步驟S835，可以確定軟決策ECC解碼成功還是失敗。也就是說，在步驟S835，可以確定在步驟S834已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的錯誤是否已經(jīng)修正，例如:存儲器控制器100可以確定在步驟S834已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的錯誤是否已經(jīng)根據(jù)軟讀取數(shù)據(jù)以及奇偶校驗矩陣來修正。例如:當奇偶校驗矩陣與其上在步驟S834已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的乘積結果為零向量(“O”)，則可以確定其上已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)已經(jīng)修正。在另一方面，當奇偶校驗矩陣與其上已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)的乘積結果并不是零向量(“O”)，則可以確定其上已經(jīng)執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)并未修正。
[0168]當確定在步驟S835已經(jīng)修正其上已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)(Y)，可以在步驟S820確定根據(jù)當前索引的軟讀取電壓V1的額外讀取操作已經(jīng)成功，并且存儲器控制器100的操作可以結束。
[0169]當確定在步驟S835尚未修正其上已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)(N)，則當前索引值可以增大Q++)，并且可以重復步驟S832至S836，直到當前索引值達到最大值Imax^ 即是 7。
[0170]當確定在步驟S835尚未修正其上已執(zhí)行軟決策ECC解碼的軟讀取數(shù)據(jù)(N)并且當前索引具有最大值iMAX，則可以在步驟S840確定存儲器控制器100對存儲單元MCO至MCn-1的讀取操作最終失敗，并且存儲器控制器100的操作可以結束。
[0171]圖SB為例示用于根據(jù)本發(fā)明實施例的存儲系統(tǒng)10的操作的模擬環(huán)境的圖示，并且圖SC為例示用于根據(jù)本發(fā)明實施例的存儲系統(tǒng)10的操作的模擬結果的圖示。
[0172]圖8B和圖8C示出參閱圖8A所描述存儲系統(tǒng)10中的存儲器控制器100的操作的模擬結果。
[0173]請參閱圖8B和圖8C，當存儲單元具有高斯分布型擁有差異12和13的閾值電壓分布PvO和Pvl、并且具有0.935碼率的3位LDPC適用于存儲單元時，使用根據(jù)本發(fā)明實施例的最佳量化間隔(“7級變化△;”)時的塊碼錯誤率(CER，chunk error rate)低于使用根據(jù)現(xiàn)有技術的固定量化間隔(“7級固定△/’)時的塊碼錯誤率(CER)。
[0174]圖9至圖13為示意性例示根據(jù)本發(fā)明實施例的三維(3D)非易失性存儲器件的圖示。圖9至圖13例示根據(jù)本發(fā)明實施例的以3D形式實施的半導體存儲器件，例如快閃存儲器件。
[0175]圖9為圖4B中所示存儲單元陣列210的框圖。
[0176]請參閱圖9，存儲單元陣列210可以包括多個存儲塊BLKl至BLKh，存儲塊BLKl至BLKh的每一個都具有3D結構或垂直結構，例如:多個存儲塊BLKl至BLKh的每一個都可以包括沿著第一至第三方向延伸的結構。
[0177]存儲塊BLKl至BLKh的每一個都可以包括沿著第二方向延伸的多個NAND串NS。沿著第一方向和第三方向可以提供多個NAND串NS，NAND串NS中的每一個都可以耦接至位線BL、一個或多個串選擇線SSL、一個或多個接地選擇線GSL、多個字線WL、一個或多個虛設字線DWL以及共享源極線CSL。也就是，存儲塊BLKl至BLKh中的每一個都可以耦接至多個位線BL、多個串選擇線SSL、多個接地選擇線GSL、多個字線WL、多個虛設字線DWL以及多個共享源極線CSL。
[0178]圖10為圖9中所示存儲塊BLKl至BLKh中的一個存儲塊BLKi的透視圖。圖11為沿著圖10中所示存儲塊BLKi的1-1’線的剖面圖。
[0179]請參閱圖10和圖11，存儲塊BLKi可以包括沿著第一至第三方向延伸的結構。
[0180]可以提供襯底1111。例如:襯底1111可以包括摻雜第一類型雜質的硅材料。例如:襯底1111可以包括摻雜P型雜質的硅材料或P型阱，例如口袋P阱。襯底1111可以進一步包括圍繞P型阱的η型阱。在該描述當中，示范性假設襯底1111為P型硅。然而，襯底1111不受限于P型娃。
[0181]襯底1111之上可以提供沿著第一方向延伸的多個摻雜區(qū)1311至1314，例如:多個摻雜區(qū)1311至1314可以具有與襯底1111的雜質不同的第二類型雜質，例如:多個摻雜區(qū)1311至1314可以摻雜η型雜質。在該描述當中，示范性假設第一摻雜區(qū)至第四摻雜區(qū)1311至1314為η型。然而，第一摻雜區(qū)至第四摻雜區(qū)1311至1314不受限于η型。
[0182]在襯底1111的介于第一摻雜區(qū)與第二摻雜區(qū)1311與1312之間的區(qū)域之上，可以沿著第二方向順序提供沿著第一方向延伸的多個絕緣材料1112，例如:絕緣材料1112與襯底1111可以在第二方向上間隔預定距離。在第二范例中，絕緣材料1112可以在第二方向上彼此間隔。在第三范例中，絕緣材料1112可以包括絕緣體，例如氧化硅。
[0183]在襯底1111的介于第一摻雜區(qū)1311與第二摻雜區(qū)1312之間的區(qū)域之上，可以沿著第一方向順序提供多個柱體1113，并且柱體可以沿著第二方向穿透絕緣材料1112，例如:柱體1113中的每一個都可以穿透絕緣材料1112，與襯底1111接觸，例如:柱體1113的每一個都可以由多種材料構成。柱體1113每一個的表面層1114可以包括具有第一類型雜質的硅材料。柱體1113每一個的表面層1114可以包括摻雜與襯底1111的雜質相同類型的雜質的硅材料。在該描述當中，示范性假設柱體1113每一個的表面層1114包括P型硅。然而，柱體1113每一個的表面層1114不受限于包括P型硅。
[0184]柱體1113每一個的內層1115都可以由絕緣材料形成，例如:柱體1113每一個的內層1115都可以填入絕緣材料，例如氧化硅。
[0185]在第一摻雜區(qū)與第二摻雜區(qū)1311與1312之間的區(qū)域中，沿著絕緣材料1112、柱體1113以及襯底1111的露出表面可以提供絕緣層1116，例如:絕緣層1116的厚度可以小于絕緣材料1112之間距離的一半。換言之，在(i)絕緣材料1112的第一絕緣材料底部表面之上提供的絕緣層1116與(ii)絕緣材料1112的第二絕緣材料頂部表面之上提供的絕緣層1116之間，可以提供其中設置了不同于絕緣材料1112與絕緣層1116的材料的區(qū)域。絕緣材料1112的第一絕緣材料可以設置在絕緣材料1112的第一絕緣材料之上。
[0186]在第一摻雜區(qū)與第二摻雜區(qū)1311與1312之間的區(qū)域中，可以在絕緣層1116的表面之上提供導電材料1211至1291，例如:在襯底1111與相鄰于襯底1111的絕緣材料1112之間，可以提供沿著第一方向延伸的導電材料1211。尤其是，在(i)設置在與襯底1111相鄰的絕緣材料1112的底部表面之處的絕緣層1116與(ii)設置在襯底1111之上的絕緣層1116之間，可以提供沿著第一方向延伸的導電材料1211。
[0187]在(i)設置在絕緣材料1112之中的第一特定絕緣材料的頂部表面的絕緣層1116與(ii)設置在絕緣材料1112之中的第二特定絕緣材料(其設置在第一特定絕緣材料1112之上)的底部表面的絕緣層1116之間，可以提供沿著第一方向延伸的導電材料，例如:在絕緣材料1112之間可以提供沿著第一方向延伸的多個導電材料1221至1281。另外，在最上面絕緣材料1112之上可以提供沿著第一方向延伸的導電材料1291，例如:沿著第一方向延伸的導電材料1211至1291可以為金屬材料。在另一個范例中，沿著第一方向延伸的導電材料1211至1291可以為導電材料，例如多晶硅。
[0188]在第二摻雜區(qū)與第三摻雜區(qū)1312與1313之間，可以提供與設置在第一摻雜區(qū)與第二摻雜區(qū)1311與1312之間結構相同的結構，例如:沿著第一方向延伸的絕緣材料1112、順序排列在第一方向上并且沿著第二方向穿透絕緣材料1112的柱體1113、提供在絕緣材料1112與柱體1113的表面之上的絕緣層1116、以及沿著第一方向延伸的導電材料1212至1292可以被提供在第二摻雜區(qū)與第三摻雜區(qū)1312與1313之間。
[0189]在第三摻雜區(qū)與第四摻雜區(qū)1313與1314之間，可以提供與設置在第一摻雜區(qū)與第二摻雜區(qū)1311與1312之間結構相同的結構，例如:沿著第一方向延伸的絕緣材料1112、順序排列在第一方向上并且沿著第二方向穿透絕緣材料1112的柱體1113、提供在絕緣材料1112與柱體1113的表面之上的絕緣層1116、以及沿著第一方向延伸的導電材料1213至1293可以被提供在第三摻雜區(qū)與第四摻雜區(qū)1313與1314之間。
[0190]在柱體1113之上可以分別提供漏極1320，例如:漏極1320可以為摻雜第二類型材料的硅材料，例如:漏極1320可以為摻雜η型材料的硅材料。在該描述當中，示范性假設漏極1320為摻雜η型材料的硅材料。然而，漏極1320并不受限于η型硅材料，例如:漏極1320的寬度可以寬于其對應的一個柱體1113的寬度，例如:在其對應的一個柱體1113的頂部表面之上，可以提供焊盤形狀的漏極1320。
[0191]在漏極1320之上可以提供往第三方向延伸的導電材料1331至1333，導電材料1331至1333可以沿著第一方向順序設置，導電材料1331至1333可以分別耦接至對應區(qū)域中的漏極1320。例如:漏極1320和沿著第三方向延伸的導電材料1333可以分別通過接觸插塞彼此耦接，例如:沿著第三方向延伸的導電材料1331至1333可以為金屬材料。在其他范例中，導電材料1331至1333可以為例如多晶硅的導電材料。
[0192]請參閱圖10與圖11，柱體1113中的每一個都可以耦接至絕緣層1116以及沿著第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293，來形成串，例如:柱體1113中的每一個可以與絕緣層1116以及沿著第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293 —起形成NAND串NS。該NAND串NS可以包括多個晶體管結構TS。
[0193]圖12為圖11中所示晶體管結構TS的剖面圖。
[0194]請參閱圖10至圖12，絕緣層1116可以包括第一子絕緣層至第三子絕緣層1117、1118 和 1119。
[0195]柱體1113中的每一個中P型硅的表面層1114可以用作本體。與多個柱體1113中的每一個相鄰的第一子絕緣層1117可以用作隧穿絕緣層，例如:與柱體1113中的每一個相鄰的第一子絕緣層1117可以包括熱氧化物層。
[0196]第二子絕緣層1118可以用作電荷儲存層，例如:第二子絕緣層1118可以用作電荷俘獲層。第二子絕緣層1118可以包括氮層或金屬氧化物層，例如氧化鋁層、氧化鋯層等等。
[0197]第三子絕緣層1119與導電材料1233相鄰，可以用作阻擋絕緣層，例如:與沿著第一方向延伸的導電材料1233相鄰的第三子絕緣層1119可以具有單層或多層結構。第三子絕緣層1119可以為高介電層，例如氧化鋁層、氧化鋯層等等，具有大于第一絕緣層和第二子絕緣層1117和1118的介電常數(shù)。
[0198]導電材料1233可以用作柵極或控制柵。換言之，柵極或控制柵1233、阻擋絕緣層1119、電荷俘獲層1118、隧穿絕緣層1117以及本體1114可以形成晶體管或存儲單元晶體管結構，例如:第一子絕緣層至第三子絕緣層1117至1119可以形成氧化物-氮-氧化物(ONO)結構。在該描述當中，多個柱體1113中的每一個中的P型硅的表面層1114可以為在第二方向上延伸的本體。
[0199]存儲塊BLKi可以包括多個柱體1113。換言之，存儲塊BLKi可以包括多個NAND串NS。尤其是，存儲塊BLKi可以包括沿著第二方向或與襯底1111垂直的方向延伸的多個NAND 串 NS。
[0200]NAND串NS每一個都可以包括多個晶體管結構TS，其堆疊在第二方向上。每一 NAND串NS的多個晶體管結構TS中的一個或多個可以用作串選擇晶體管SST。每一 NAND串NS的多個晶體管結構TS中的一個或多個可以用作接地選擇晶體管GST。
[0201]柵極或控制柵可以對應于沿著第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293，換言之，柵極或控制柵可以沿著第一方向延伸，來形成字線WL以及兩個或多個選擇線，例如一個或多個串選擇線SSL以及一個或多個接地選擇線GSL。
[0202]沿著第三方向延伸的導電材料1331至1333可以耦接至NAND串NS的一端，例如:沿著第三方向延伸的導電材料1331至1333可以用作位線BL，換言之，在一個存儲塊BLKi中，單個位線BL可以耦接至多個NAND串。
[0203]沿著第一方向延伸的第二類型摻雜區(qū)1311至1314可以耦接至NAND串NS的另一端。沿著第一方向延伸的第二類型摻雜區(qū)1311至1314可以用作共享源極線CSL。
[0204]總結來說，存儲塊BLKi可以包括沿著一方向(例如，第二方向，垂直于襯底1111)延伸的多個NAND串NS，并可以操作作為NAND快閃存儲塊，例如電荷俘獲型存儲器，其中多個NAND串NS耦接至單個位線BL。
[0205]請參閱圖10和圖12，沿著第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293被提供在9個層上。然而，沿著第一方向延伸的第一導電材料1211至1291、1212至1292以及1213至1293并不受限于9個層，例如:沿著第一方向延伸的導電材料可以被提供在8、16或更多層上。換言之，NAND串可以包括8、16或更多晶體管。
[0206]參閱圖10至圖12，三(3)個NAND串NS耦接至單個位線BL。然而，本實施例并不受限于3個NAND串NS耦接至單個位線BL。在另一個實施例中，在存儲塊BLKi中，m個NAND串NS可以耦接至單個位線BL，m為整數(shù)。在此，沿著第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293的數(shù)量以及共享源極線1311至1314的數(shù)量也可以調整以對應于耦接至單個位線BL的NAND串NS的數(shù)量。
[0207]參閱圖10至圖12，三(3)個NAND串NS耦接至沿著第一方向延伸的單一導電材料。然而，本實施例并不受限于3個NAND串NS耦接至單一導電材料。在另一個實施例中，η個NAND串NS可以耦接至單一導電材料，η為整數(shù)。在此，沿著第三方向延伸的導電材料1331至1333的數(shù)量也可以調整以對應于耦接至單一導電材料的NAND串NS的數(shù)量。
[0208]圖13為例示參考圖10至圖12所述存儲塊BLKi的等效電路圖。
[0209]請參閱圖10至圖13，NAND串NSll至NS31可以提供在第一位線BLl與共享源極線CSL之間。第一位線BLl可以對應于沿著第三方向延伸的導電材料1331。在第二位線BL2與共享源極線CSL之間可以提供NAND串NS12至NS32，第二位線BL2可以對應于沿著第三方向延伸的導電材料1332。在第三位線BL3與共享源極線CSL之間可以提供NAND串NS13至NS33，第三位線BL3可以對應于沿著第三方向延伸的導電材料1333。
[0210]每一 NAND串NS的串選擇晶體管SST都可以耦接至對應的位線BL，每一 NAND串NS的接地選擇晶體管GST都可以耦接至共享源極線CSL。每一 NAND串NS的串選擇晶體管SST與接地選擇晶體管GST之間都可以提供存儲單元MC。
[0211]NAND串NS可以用行與列為單位來定義，共同耦接至單個位線的NAND串NS可以形成單一列，例如:耦接至第一位線BLl的NAND串NSll至NS31可以對應于第一列，耦接至第二位線BL2的NAND串NS12至NS32可以對應于第二列，耦接至第三位線BL3的NAND串NS13至NS33可以對應于第三列。
[0212]耦接至單串選擇線SSL的NAND串NS可以形成單一行，例如:耦接至第一串選擇線SSLl的NAND串NSll至NS31可以形成第一行，耦接至第二串選擇線SSL2的NAND串NS21至NS23可以形成第二行，耦接至第三串選擇線SSL3的NAND串NS31至NS33可以形成第三行。
[0213]每一 NAND串NS都可以定義一高度，例如:在每一 NAND串NS中，接地選擇晶體管GST的高度可以定義為值“I”。在每一 NAND串NS中，當從襯底1111起測量時，越靠近串選擇晶體管SST，存儲單元的高度就越高。在每一 NAND串NS中，與串選擇晶體管SST相鄰的存儲單元MC6的高度可以定義為值“8”，是接地選擇晶體管GST的8倍大。
[0214]相同行中NAND串NS的串選擇晶體管SST可以共享相同的串選擇線SSL，而不同行中NAND串NS的串選擇晶體管SST可以分別與不同的串選擇線SSL1、SSL2和SSL3耦接。
[0215]在相同行的NAND串NS中具有相同高度的存儲單元MC可以共享字線WL。在預定高度處，在不同行但是在相同階層或相同高度處的NAND串NS的存儲單元MC會共享字線WL。在預定高度或相同階層上，相同行的NAND串NS的虛設存儲單元DMC可以共享虛設字線DWL。在預定高度或階層上，不同行的NAND串NS的虛設存儲單元DMC可以共享虛設字線DWL，
[0216]例如:位于相同階層、高度或層上的字線WL或虛設字線DWL都可以在提供了沿著第一方向延伸的導電材料1211至1291、1212至1292以及1213至1293的層上共同耦接。例如:在給定階層、高度或層上提供的導電材料1211至1291、1212至1292以及1213至1293可以通過接觸耦接至上層。在第一方向上延伸的導電材料1211至1291、1212至1292以及1213至1293可以共同耦接在上層。相同行中的NAND串NS的接地選擇晶體管GST可以共享接地選擇線GSL。不同行中的NAND串NS的接地選擇晶體管GST可以共享接地選擇線GSL。換言之，NAND串NSll至NS13、NS21至NS23以及NS31至NS33可以共同耦接至接地選擇線GSL。
[0217]共享源極線CSL可以耦接至NAND串NS，例如:第一摻雜區(qū)至第四摻雜區(qū)1311至1314可以在襯底1111的有源區(qū)耦接。例如:第一摻雜區(qū)至第四摻雜區(qū)1311至1314可以通過接觸耦接至上層。第一摻雜區(qū)至第四摻雜區(qū)1311至1314可以共同耦接在上層。
[0218]如圖13中所示，相同高度或階層上的字線WL可以共同耦接。因此，當特定高度處字線WL被選取時，則耦接至選取字線WL的所有NAND串NS被選取。不同行中的NAND串NS可以耦接至不同的串選擇線SSL。因此，在耦接至相同字線WL的NAND串NS之中，根據(jù)串選擇線SSLl至SSL3的選擇，未選取行的NAND串NS可以與位線BLl至BL3電隔離。換言之，通過選擇串選擇線SSLl至SSL3中之一，就可以選擇一行NAND串NS。根據(jù)位線BLl至BL3的選擇，可以以列為單位選擇選取行的NAND串NS。
[0219]在每一 NAND串NS中，可以提供虛設存儲單元DMC。圖13示出了被提供在每一 NAND串NS中的第三存儲單元MC3與第四存儲單元MC4之間的虛設存儲單元DMC。換言之，在虛設存儲單元DNC與接地選擇晶體管GST之間可以提供第一至第三存儲單元MCl至MC3，在虛設存儲單元DNC與串選擇晶體管SST之間可以提供第四至第六存儲單元MC4至MC6。在該實施例中，示范性假設每一 NAND串NS中的存儲單元MC都通過虛設存儲單元DMC分成存儲單元群組。存儲單元群組之中的，與接地選擇晶體管GST相鄰的存儲單元群組(例如MCl至MC3)可以稱為下方存儲單元群組。存儲單元群組之中的與串選擇晶體管SST相鄰的存儲單元群組(例如MC4至MC6)可以稱為上方存儲單元群組。
[0220]本文將參考圖9至圖13來描述包括一個或多個單元串的非易失性存儲器件操作方法，其中單元串排列在與襯底垂直的方向上，與存儲器控制器、串選擇晶體管和接地選擇晶體管耦接。運用操作方法，所述非易失性存儲器件可以:被提供第一讀取命令，以根據(jù)第一硬讀取電壓來執(zhí)行第一應決策讀取操作；獲取硬決策數(shù)據(jù)；根據(jù)與第一硬決策讀取電壓不同的軟讀取電壓來獲取軟決策數(shù)據(jù)；以及將軟讀取數(shù)據(jù)提供給存儲器控制器。
[0221]圖14至圖16為示意性例示根據(jù)本發(fā)明實施例的3D非易失性存儲器件的圖示。圖14至圖16例示根據(jù)本發(fā)明實施例的以3D形式實施的半導體存儲器件，例如快閃存儲器件。
[0222]圖14為例示圖4A中所示存儲塊211中的一個存儲塊BLKj的透視圖。圖15為例示圖14中所示存儲塊BLKj沿著VI1-Vir線的剖面圖。
[0223]請參閱圖14和圖15，存儲塊BLKj可以包括沿著第一至第三方向延伸的結構。
[0224]可以提供襯底6311。例如:襯底6311可以包括摻雜第一類型雜質的硅材料。例如:襯底6311可以包括摻雜P型雜質的硅材料或P型阱，例如口袋P阱。襯底6311可以進一步包括圍繞P型阱的η型阱。在該實施例當中，示范性假設襯底6311為P型硅。然而，襯底6311將不受限于P型硅。
[0225]沿著X方向與Y方向延伸的第一至第四導電材料層6321至6324可以置于襯底6311之上。第一至第四導電材料層6321至6324可以在Z方向上彼此間隔。
[0226]沿著X方向與Y方向延伸的第五至第八導電材料層6325至6328可以置于襯底6311之上。第五至第八導電材料層6325至6328可以在Z方向上彼此間隔。第五至第八導電材料層6325至6328可以在Y方向上與第一至第四導電材料6321至6324間隔。
[0227]多個下方柱體DP形成，以穿透第一至第四導電材料6321至6324。下方柱體DP每一個都可以在Z方向上延伸。多個上方柱體DP形成，以穿透第五至第八導電材料6325至6328。上方柱體UP每一個都可以在Z方向上延伸。
[0228]下方柱體DP與上方柱體UP中的每一個可以包括內部材料層6361、中間層6362以及表面層6363。中間層6362可以用作單元晶體管的溝道。表面層6363可以包括阻擋絕緣層、電荷儲存層以及隧穿絕緣層。
[0229]下方柱體DP與上方柱體UP可以通過管柵PG耦接。管柵PG可以形成于襯底6311中，例如:管柵PG可以包括與下方柱體DP和上方柱體UP大體上相同的材料。
[0230]摻雜第二類型雜質的摻雜材料層6312可以置于下方柱體DP之上，摻雜材料層6312可以在X方向與在Y方向上延伸。例如:摻雜第二類型雜質的摻雜材料層6312可以包括η型硅材料。摻雜第二類型雜質的摻雜材料層6312可以用作共享源極線CSL。
[0231]在上方柱體1113每一個之上可以形成漏極6340。例如:漏極6340可以包括η型硅材料。在漏極6340之上可以形成第一和第二上方導電材料層6351和6352。第一和第二上方導電材料層6351和6352可以在Y方向上延伸。
[0232]第一和第二上方導電材料層6351和6352可以在X方向上彼此間隔。例如:第一和第二上方導電材料層6351和6352可以由金屬制成。例如:第一和第二上方導電材料層6351和6352可以通過接觸插塞耦接至漏極6340。第一和第二上方導電材料層6351和6352可以分別用作第一和第二位線BLl和BL2。
[0233]第一導電材料層6321可以用作源極選擇線SSL、第二導電材料層6322可以用作第一虛設字線DWLl，并且第三和第四導電材料層6323和6324可以分別用作第一和第二主字線MffLl和MWL2。第五和第六導電材料層6325和6326可以分別用作第三和第四主字線MWL3和MWL4、第七導電材料層6327可以用作第二虛設字線DWL2，并且第八導電材料層6328可以用作漏極選擇線DSL。
[0234]下方柱體DP每一個以及與下方柱體DP相鄰的第一至第四導電材料層6321至6324可以形成下方串。上方柱體UP每一個以及與上方柱體UP相鄰的第五至第八導電材料層6325至6328可以形成上方串，下方串與上方串可以通過管柵PG耦接。下方串的一端可以耦接至用作共享源極線CSL的第二類型摻雜材料層6312。上方串的一端可以通過漏極6340耦接至對應位線。下方串與上方串可以通過管柵PG耦接。單一下方串與單一上方串可以形成單一單元串，其耦接在用作共享源極線CSL的第二類型摻雜材料層6312與用作位線BL的上方導電材料層6351和6352中的對應者之間。
[0235]換言之，下方串可以包括源極選擇晶體管SST、第一虛設存儲單元DMCl以及第一和第二主存儲單元MMCl和MMC2。上方串可以包括第三和第四主存儲單元MMC3和MMC4、第二虛設存儲單元DMC2以及漏極選擇晶體管DST。
[0236]請參閱圖14和圖15，上方串與下方串可以形成具有多個晶體管結構TS的NAND串NS。晶體管結構TS與參閱圖12描述的晶體管大體上相同。
[0237]圖16為例示參考圖14至圖15所述存儲塊BLKj的等效電路圖。圖16示范性示出存儲塊BLKj中所包括串之中的第一和第二串。
[0238]請參閱圖16，存儲塊BLKj可以包括多個單元串，每一單元串都包括通過管柵PG而耦接的單一上方串與單一下方串，如參閱圖14和圖15所描述。
[0239]在存儲塊BLKj中，沿著第一通道層CHl (未示出)堆疊的存儲單元CGO至CG31、一個或多個源極選擇柵SSG以及一個或多個漏極選擇柵DSG可以形成第一串ST1。沿著第二通道層CH2 (未示出)堆疊的存儲單元CGO至CG31、一個或多個源極選擇柵SSG以及一個或多個漏極選擇柵DSG可以形成第二串ST2。
[0240]第一和第二串STl和ST2可以耦接至單一漏極選擇線DSL以及單一源極選擇線SSL0第一串STl可以耦接至第一位線BL1，并且第二串ST2可以耦接至第二位線BL2。
[0241]圖16示出了第一和第二串STl和ST2耦接至單一漏極選擇線DSL以及單一源極選擇線SSL。在另一個實施例中，第一和第二串STl和ST2可以耦接至單一源極選擇線SSL以及單一位線BL。在這種情況下，第一串STl可以耦接至第一漏極選擇線DSL1，并且第二串ST2可以耦接至第二漏極選擇線DSL2。在另一個實施例中，第一和第二串STl和ST2可以耦接至單一漏極選擇線DSL以及單一位線BL。在這種情況下，第一串STl可以耦接至第一源極選擇線SSL1，并且第二串ST2可以耦接至第二源極選擇線SSL2。
[0242]圖17為示意性例示包括根據(jù)本發(fā)明實施例的存儲器控制器15000與半導體存儲器件16000的電子器件10000的框圖。
[0243]請參閱圖17，像是蜂窩電話、智能電話或平板PC的電子器件10000可以包括通過快閃存儲器件實施的半導體存儲器件16000以及用于控制半導體存儲器件16000的存儲器控制器15000。
[0244]半導體存儲器件16000可以對應于上面參閱圖3至圖13所描述的半導體存儲器件200。半導體存儲器件16000可以儲存隨機數(shù)據(jù)。
[0245]存儲器控制器15000可以對應于參閱圖3至圖13所描述的存儲器控制器。存儲器控制器15000可以由處理器11000控制，其控制電子器件10000的整體操作。
[0246]半導體存儲器件16000中儲存的數(shù)據(jù)可以在存儲器控制器15000的控制之下通過顯示器13000來示出。存儲器控制器15000在處理器11000的控制之下操作。
[0247]無線電收發(fā)器12000可以通過天線ANT接收與輸出無線電信號。例如:無線電收發(fā)器12000可以將接收自天線ANT的無線電信號轉換成待由處理器11000處理的信號。因此，處理器11000可以處理來自無線電收發(fā)器12000的轉換信號，并且可以將已處理的信號儲存在半導體存儲器件16000中。否則，處理器11000可以通過顯示器13000示出已處理的信號。
[0248]無線電收發(fā)器12000可以將來自處理器11000的信號轉換成無線電信號，并且可以通過天線ANT將轉換的無線電信號輸出至外部裝置。
[0249]輸入裝置14000可以接收用來控制處理器11000的操作的控制信號，或要由處理器11000處理的數(shù)據(jù)，并且可以由指針設備來實施，例如觸摸板或計算機鼠標、鍵區(qū)或鍵盤。
[0250]處理器11000可以控制顯示器13000，使得可以通過顯示器13000示出來自半導體存儲器件16000的數(shù)據(jù)、來自無線電收發(fā)器12000的無線電信號或來自輸入裝置14000的數(shù)據(jù)。
[0251]圖18為示意性例示包括根據(jù)本發(fā)明實施例的存儲器控制器24000與半導體存儲器件25000的電子器件20000的框圖。
[0252]存儲器控制器24000和半導體存儲器件25000可以分別對應于上面參閱圖3至圖13所描述的存儲器控制器100和半導體存儲器件200。
[0253]請參閱圖18，電子器件20000可以由數(shù)據(jù)處理器件來實施，例如個人計算機(PC)、平板計算機、網(wǎng)絡筆記本電腦、電子書閱讀器、個人數(shù)字助理(PDA)、便攜式多媒體播放器(PMP)、MP3播放器或MP4播放器，并且可以包括例如快閃存儲器件的半導體存儲器件25000以及存儲器控制器24000來控制半導體存儲器件25000的操作的。
[0254]電子器件20000可以包括處理器21000，來控制電子器件20000的整體操作。存儲器控制器24000可以受到處理器21000的控制。
[0255]處理器21000可以根據(jù)來自輸入裝置22000的輸入信號、通過顯示器23000來示出半導體存儲器件25000中儲存的數(shù)據(jù)。例如:輸入裝置22000可以由指針設備來實施，例如觸摸板或計算機鼠標、鍵區(qū)或鍵盤。
[0256]圖19為示意性例示包括根據(jù)本發(fā)明實施例中控制器32000與半導體存儲器件34000的電子器件30000的框圖。
[0257]控制器32000和半導體存儲器件34000可以分別對應于上面參閱圖3至圖13所描述的存儲器控制器100和半導體存儲器件200。
[0258]請參閱圖19，電子系統(tǒng)30000可以包括卡接口 31000、控制器32000以及半導體存儲器件34000，例如快閃存儲器件。
[0259]電子器件30000可以通過卡接口 31000來與主機交換數(shù)據(jù)?？ń涌?31000可以為安全數(shù)字(SD)卡接口或多媒體(MMC)卡接口，這不限制本發(fā)明的范圍。卡接口 31000可以根據(jù)主機的能夠與電子器件30000通信的通信協(xié)議與主機和控制器32000聯(lián)接。
[0260]控制器32000可以控制電子器件30000的整體操作，并且控制卡接口 31000與半導體存儲器件34000之間的數(shù)據(jù)交換?？刂破?2000的緩沖存儲器33000可以緩沖在卡接口 31000與半導體存儲器件34000之間傳輸?shù)臄?shù)據(jù)。
[0261]控制器32000可以通過數(shù)據(jù)總線DATA以及地址總線ADDRESS，與卡接口 31000和半導體存儲器件34000耦接。根據(jù)一個實施例，控制器32000可以通過地址總線ADDRESS從卡接口 31000接收要讀取或寫入的數(shù)據(jù)的地址，并且可以將其傳送至半導體存儲器件34000。進一步，控制器32000可以通過與卡接口 31000或半導體存儲器件34000連接的數(shù)據(jù)總線DATA來接收或傳輸要讀取或寫入的數(shù)據(jù)。
[0262]當電子器件30000與主機連接，例如PC、平板PC、數(shù)字相機、數(shù)字音頻播放器、移動電話、中控臺游戲硬件或數(shù)字機頂盒，則主機可以通過卡接口 31000以及控制器32000與半導體存儲器件34000交換數(shù)據(jù)。
[0263]圖20為示意性例示包括根據(jù)本發(fā)明實施例中存儲器控制器44000與半導體存儲器件45000的電子器件40000的框圖。
[0264]存儲器控制器44000和半導體存儲器件45000可以分別對應于上面參閱圖3至圖13所描述的存儲器控制器100和半導體存儲器件200。
[0265]請參閱圖20，電子器件40000可以包括例如快閃存儲器件的半導體存儲器件45000、控制半導體存儲器件45000的數(shù)據(jù)處理操作的存儲器控制器44000、以及控制電子器件40000整體操作的處理器41000。
[0266]進一步，電子器件40000的圖像傳感器42000可以將光學信號轉換成數(shù)字信號，并且轉換的數(shù)字信號可以在處理器41000的控制之下儲存在半導體存儲器件45000中。否則，轉換的數(shù)字信號可以在處理器41000的控制之下通過顯示器43000示出。
[0267]圖21為示意性例示包括根據(jù)本發(fā)明實施例中存儲器控制器61000與半導體存儲器件62000A、62000B和62000C的電子器件60000的框圖。
[0268]存儲器控制器61000和半導體存儲器件62000A、62000B和62000C可以分別對應于上面參閱圖3至圖13所描述的存儲器控制器100和半導體存儲器件200。
[0269]請參閱圖21，電子器件60000可以由數(shù)據(jù)儲存器件，例如固態(tài)硬盤(SSD)來實施。
[0270]電子器件60000可以包括多個半導體存儲器件62000A、62000B和62000C，以及控制各種半導體存儲器件62000A、62000B和62000C每一個的數(shù)據(jù)處理操作的存儲器控制器
61000ο
[0271]電子器件60000可以由存儲系統(tǒng)或存儲器模塊來實施。
[0272]例如:存儲器控制器61000可以在電子器件60000之外或之中實施。
[0273]圖22為包括參閱圖21所描述電子器件6000的數(shù)據(jù)處理系統(tǒng)的框圖。
[0274]請參閱圖21和圖22，數(shù)據(jù)儲存器件70000可以由獨立磁盤冗余陣列(RAID，redundant array of independent disks)系統(tǒng)來實施。數(shù)據(jù)儲存器件70000可以包括RAID控制器71000以及多個存儲系統(tǒng)72000A至72000N，其中N為自然數(shù)。
[0275]存儲系統(tǒng)72000A至72000N每一個都可以對應于參閱圖21描述的電子器件60000。存儲系統(tǒng)72000A至72000N可以形成RAID系統(tǒng)。數(shù)據(jù)儲存器件70000可以由SSD實施。
[0276]在編程操作期間，RAID控制器71000可以根據(jù)基于從主機輸出的RAID階層信息而從多個RAID階層中選取的一個來將從主機輸出的編程數(shù)據(jù)輸出至存儲系統(tǒng)72000A至72000N 之一。
[0277]在編程操作期間，RAID控制器71000可以基于從主機輸出的RAID階層信息根據(jù)RAID階層之一來將從存儲系統(tǒng)72000A至72000N之一讀取的數(shù)據(jù)傳輸給主機。
[0278]雖然已經(jīng)針對特定實施例來描述本發(fā)明，然而精通技術人士將了解，在不背離如以下權利要求范圍所定義的本發(fā)明精神與領域之下，可以進行各種變更與修改。
[0279]通過以上實施例可以看出，本申請?zhí)峁┝艘韵碌募夹g方案。
[0280]技術方案1.一種控制器的操作方法，包括:
[0281]當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一 ECC解碼失敗時，基于未滿足故障校驗USC的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一ECC解碼的結果；以及
[0282]通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對數(shù)據(jù)執(zhí)行第二 ECC解碼。
[0283]技術方案2.如技術方案I所述的操作方法，其中第一 ECC解碼為低密度奇偶校驗LDPC解碼。
[0284]技術方案3.如技術方案2所述的操作方法，其中USC為由LDPC解碼的故障校驗所產(chǎn)生的向量的非零元素。
[0285]技術方案4.如技術方案3所述的操作方法，其中第一 ECC解碼包括:
[0286]通過根據(jù)硬讀取電壓而從半導體存儲器件讀取數(shù)據(jù)，來執(zhí)行LDPC解碼；以及
[0287]基于故障校驗所產(chǎn)生的向量中所包括的USC，來確定第一 ECC解碼是否成功。
[0288]技術方案5.如技術方案I所述的操作方法，其中根據(jù)以下等式基于USC的數(shù)量來產(chǎn)生量化間隔，
[0289][等式]
[0290]A1= a X USC VTH+b [步長]
[0291]其中“ Δ J代表量化間隔之一、“i”代表量化間隔的索引、“USCVTH”代表USC的數(shù)量并且“a”和“b”為通過啟發(fā)式近似法或自半導體存儲器件的特性所獲得的系數(shù)值。
[0292]技術方案6.如技術方案5所述的操作方法，其中量化間隔是基于量化間隔表來產(chǎn)生的，其中量化間隔表使USC的數(shù)量作為其索引并且由所述等式預設。
[0293]技術方案7.如技術方案I所述的操作方法，其中，對響應于軟讀取電壓而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，其中每一軟讀取電壓都與硬讀取電壓在電壓電平方面相隔量化間隔之中對應的量化間隔。
[0294]技術方案8.如技術方案7所述的操作方法，其中，對根據(jù)軟讀取電壓中的每一個而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，直到第二 ECC解碼成功。
[0295]技術方案9.如技術方案I所述的操作方法，
[0296]其中第一 ECC解碼為硬決策解碼，以及
[0297]其中第二 ECC解碼為軟決策解碼。
[0298]技術方案10.—種控制器，包括:
[0299]裝置，用于:當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一ECC解碼失敗時，基于未滿足故障校驗USC的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及
[0300]裝置，用于:通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對數(shù)據(jù)執(zhí)行第二 ECC解碼。
[0301]技術方案11.如技術方案10所述的控制器，其中第一 ECC解碼為低密度奇偶校驗LDPC解碼。
[0302]技術方案12.如技術方案11所述的控制器，其中USC為由LDPC解碼的故障校驗所產(chǎn)生的向量的非零元素。
[0303]技術方案13.如技術方案12所述的控制器，還包括:
[0304]裝置，用于:根據(jù)硬讀取電壓而從半導體存儲器件讀取數(shù)據(jù)，來執(zhí)行LDPC解碼；以及
[0305]裝置，用于:基于故障校驗所產(chǎn)生的向量中所包括的USC，來確定第一 ECC解碼是否成功。
[0306]技術方案14.如技術方案10所述的控制器，其中用于產(chǎn)生量化間隔的裝置根據(jù)以下等式基于USC的數(shù)量來產(chǎn)生量化間隔，
[0307][等式]
[0308]A1= a X USC VTH+b [步長]
[0309]其中“ Δ J代表量化間隔之一、“i”代表量化間隔的索引、“USCVTH”代表USC的數(shù)量并且“a”和“b”為通過啟發(fā)式近似法或自半導體存儲器件的特性所獲得的系數(shù)值。
[0310]技術方案15.如技術方案14所述的控制器，其中用于產(chǎn)生量化間隔的裝置根據(jù)量化間隔表來產(chǎn)生量化間隔，其中量化間隔表使USC的數(shù)量作為其索引并且由所述等式預設。
[0311]技術方案16.如技術方案10所述的控制器，其中用于執(zhí)行第二 ECC解碼的裝置對根據(jù)軟讀取電壓而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，其中每一軟讀取電壓都與硬讀取電壓在電壓電平方面相隔量化間隔之中的對應的量化間隔。
[0312]技術方案17.如技術方案16所述的控制器，其中用于執(zhí)行第二 ECC解碼的裝置對根據(jù)軟讀取電壓中的每一個而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，直到第二ECC解碼成功。
[0313]技術方案18.如技術方案10所述的控制器，
[0314]其中第一 ECC解碼為硬決策解碼，以及
[0315]其中第二 ECC解碼為軟決策解碼。
[0316]技術方案19.一種半導體存儲系統(tǒng)，包括:
[0317]半導體存儲器件；以及
[0318]控制器，
[0319]其中控制器包括:
[0320]裝置，用于:當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一ECC解碼失敗時，基于未滿足故障校驗USC的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及
[0321]裝置，用于:通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對數(shù)據(jù)執(zhí)行第二 ECC解碼。
[0322]技術方案20.如技術方案19所述的半導體存儲系統(tǒng)，其中USC為由低密度奇偶校驗LDPC解碼的故障校驗所產(chǎn)生的向量的非零元素。
【主權項】
1.一種控制器的操作方法，包括: 當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一 ECC解碼失敗時，基于未滿足故障校驗USC的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及 通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對數(shù)據(jù)執(zhí)行第二 ECC解碼。2.如權利要求1所述的操作方法，其中第一ECC解碼為低密度奇偶校驗LDPC解碼。3.如權利要求2所述的操作方法，其中USC為由LDPC解碼的故障校驗所產(chǎn)生的向量的非零元素。4.如權利要求3所述的操作方法，其中第一ECC解碼包括: 通過根據(jù)硬讀取電壓而從半導體存儲器件讀取數(shù)據(jù)，來執(zhí)行LDPC解碼；以及 基于故障校驗所產(chǎn)生的向量中所包括的USC，來確定第一 ECC解碼是否成功。5.如權利要求1所述的操作方法，其中根據(jù)以下等式基于USC的數(shù)量來產(chǎn)生量化間隔， [等式]A ；= a X USC VTH+b [步長] 其中“ ”代表量化間隔之一、“ i ”代表量化間隔的索引、“USCvth”代表USC的數(shù)量并且“a”和“b”為通過啟發(fā)式近似法或自半導體存儲器件的特性所獲得的系數(shù)值。6.如權利要求5所述的操作方法，其中量化間隔是基于量化間隔表來產(chǎn)生的，其中量化間隔表使USC的數(shù)量作為其索引并且由所述等式預設。7.如權利要求1所述的操作方法，其中，對響應于軟讀取電壓而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，其中每一軟讀取電壓都與硬讀取電壓在電壓電平方面相隔量化間隔之中對應的量化間隔。8.如權利要求7所述的操作方法，其中，對根據(jù)軟讀取電壓中的每一個而從半導體存儲器件讀取的數(shù)據(jù)執(zhí)行第二 ECC解碼，直到第二 ECC解碼成功。9.一種控制器，包括: 裝置，用于:當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一 ECC解碼失敗時，基于未滿足故障校驗USC的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及 裝置，用于:通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對數(shù)據(jù)執(zhí)行第二 ECC解碼。10.一種半導體存儲系統(tǒng)，包括: 半導體存儲器件；以及 控制器， 其中控制器包括: 裝置，用于:當對根據(jù)硬讀取電壓從半導體存儲器件讀取的數(shù)據(jù)所進行的第一 ECC解碼失敗時，基于未滿足故障校驗USC的數(shù)量來產(chǎn)生一個或更多個量化間隔，其中USC的數(shù)量為第一 ECC解碼的結果；以及 裝置，用于:通過根據(jù)由硬讀取電壓與量化間隔所確定的軟讀取電壓而產(chǎn)生軟讀取數(shù)據(jù)，來對數(shù)據(jù)執(zhí)行第二 ECC解碼。
【文檔編號】G06F11/10GK105913879SQ201510671818
【公開日】2016年8月31日
【申請日】2015年10月15日
【發(fā)明人】金宰范
【申請人】愛思開海力士有限公司