應用于dvs系統的抗輻照dice存儲單元的制作方法
【專利摘要】本發明公開一種應用于DVS系統的抗輻照DICE存儲單元，在原有DICE單元基礎上增加讀取管MN9以及控制MN9導通的讀字線和與靈敏放大器相連的讀位線；通過這樣的改動，使讀字線開啟時有且僅有一位存儲節點因位線分壓受到擾動；同時，利用DICE單元“雙節點反饋”的結構特性，對單一節點的擾動會在擾動源消失后自行恢復，不會對存儲單元所存儲的數據造成影響，從而消除了“讀破壞”現象的發生。本發明DICE單元將原本由同一根位線連接的兩個同相位節點的結構改為由讀位線連接一位存儲節點的結構，解決了當字線開啟時由位線分壓造成的兩個同相位節點同時翻轉的問題，在保證數據正常讀出的同時，提高了存儲單元在亞閾值工作時的魯棒性。
【專利說明】
應用于DVS系統的抗輻照DI CE存儲單元
技術領域
[0001]本發明涉及半導體集成電路，具體涉及一種用于靜態隨機訪問存儲器SRAM(Static Random Access Memory)的存儲單元結構。
【背景技術】
[0002]抗輻照SRAM在航天航空領域備受關注，一直是研究熱點。封裝材料中發射出的低能量α粒子和宇宙空間的高能重離子入射到集成電路MOS器件時，會在器件內部敏感節點處淀積能量，出現“單粒子翻轉SElKSingle Event Upset)”現象。在1996年的TRANSACT1NSON NUCLEAR SCIENCE上發表的《Upset Hardened Memory Design for Submicron CMOSTechnology》提出了一種用于深亞微米工藝的DICE(Dual Interlocked Storage cell)結構存儲單元，用來減少單粒子翻轉現象的發生，降低SRAM的軟錯誤率。DICE單元采用4個節點表示一位二進制數據的存儲方式，當某一節點受到重離子作用而發生翻轉時，其相鄰的兩個節點能夠在干擾結束后幫助其恢復正確數值。
[0003]為了實現SRAM的超低功耗，一種名為動態電壓調整DVS(Dynamic VoltageScaling)的實時節能技術被應用到SRAM的設計中。這種技術要求SRAM能夠在從亞閾值到標準電壓的寬電壓范圍內工作，達到低壓工作時功耗低，標準電壓工作時性能高的效果。單端讀取的8管和10管SRAM單元結構被相繼提出，這些存儲單元可以實現SRAM的亞閾值工作，達到低壓低功耗、高壓高性能的效果。然而，如果將具有優秀抗輻照性能的DICE單元結構應用至IjDVS系統中，會出現一些問題。DICE單元在低電壓下工作時，尤其是在亞閾值區，面臨著由位線分壓帶來的“讀破壞”問題。如圖1所示，在圖示的虛線框內，由麗5和麗I，MN6和麗3構成了兩組“有比電路”，假設此時節點X0，X2為低電平，讀操作開始之前，位線和位線非被預充至高電平，接著字線開啟，在字線導通的瞬間，會造成X0，X2兩點電壓的突然升高。若升高電壓達到MN2、MN4的閾值電壓，那么整個單元內部的正反饋結構將會被觸發，造成數據丟失，被稱為“讀破壞”。正是由于這種現象，使DICE型存儲單元在低壓、低功耗的應用領域受到限制。而到目前為止，針對DICE型存儲單元在低壓下的穩定性問題還鮮有研究。
【發明內容】
[0004]本發明的目的在于提供一種應用于DVS系統的抗輻照DICE存儲單元，增強在低壓，特別是亞閾值區工作時的魯棒性，從而減小整體SRAM系統的軟錯誤率，以解決上述技術問題。本發明將該存儲單元應用于分級位線結構中，降低系統功耗，提高運行速度。
[0005]為了實現上述目的，本發明采用如下技術方案:
[0006]應用于DVS系統的抗輻照DICE存儲單元，包括:包括寫字線、讀字線、寫位線、寫位線非、讀位線、PMOS管MPl、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MNl、NMOS管MN2、NMOS管 MN3、NMOS 管 MN4、NMOS 管 MN5、NMOS 管 MN6、NMOS 管 MN7、NMOS 管 MN8 和 NMOS 管 MN9 ；
[0007]PMOS 管 MPl、PM0S 管 MP2、PM0S 管 MP3 和 PMOS 管 MP4 的源極接電源;PMOS 管 MPl、PM0S 管1032、？]\?)5管1033和?]\?)5管1034的漏極分別接節點乂0、乂1、乂2、乂3;?]\?)5管1032、？]\105管1033、？]\105管MP4和PMOS管MPl的柵極分別接節點XO、X1、X2、X3;
[0008]匪05管1^1、匪05管1^2、匪05管麗3、匪05管1財的漏極分別接節點乂0、乂1、乂2、父3;NMOS管MNl、NMOS管MN2、NMOS管MN3、NMOS管MN4的源極接地;NMOS管MN4、NMOS管MNl、NMOS管MN2、NMOS管MN3的柵極分別接節點XO、Xl、X2、X3;
[0009]匪OS管麗5的柵極接寫字線，漏極和源極中一個接寫位線，另一個接節點XO ； NMOS管MN6的柵極接寫字線，漏極和源極中一個接寫位線，另一個接節點X2 ;NM0S管MN7的柵極接寫字線，漏極和源極中一個接寫位線非，另一個接節點X3;NM0S管MN8的柵極接寫字線，漏極和源極中一個接寫位線非，另一個接節點Xl;
[0010]NMOS管MN9的柵極接讀字線，漏極和源極中一個接讀位線，另一個接節點Xl。
[0011 ]進一步的，所述讀位線連接靈敏放大器。
[0012]基于一種應用于DVS系統的抗輻照DICE存儲單元的SRAM，包括:
[0013](I)行/列譯碼電路，用于選定相應的行和列。其中，由于晶體管“堆疊效應”的存在，為減小大容量SRAM中譯碼電路的功耗和加快速度，采用“二級譯碼”方案。同時，第一級譯碼信號可作為“全局字線”的使能信號；
[0014](2)SRAM存儲單元陣列，采用本發明的新的DICE型存儲單元結構；
[0015](3)讀寫輔助電路，包括鎖存型靈敏放大器、抗輻照型RS觸發器以及數據寫入電路，用于數據的讀出和寫入；
[0016](4)復制列電路，結構與實際存儲陣列完全相同，用于模擬位線的充放電過程；
[0017](5)時序產生電路，通過對復制列電路進行虛擬的讀/寫操作，能夠在不同的電源電壓下產生合適的讀/寫字線脈沖信號和適應于最差情況的預充信號，并控制靈敏放大器的適時開啟和關斷。所述行/列譯碼電路與SRAM存儲單元陣列連接;所述讀寫輔助電路與SRAM存儲單元陣列連接;所述時序產生電路與復制列電路連接。
[0018]相對于現有技術，本發明具有以下有益效果:
[0019]本發明利用DICE型單元自身抗“單粒子效應”的特點，僅增加一個讀取管，解決了DICE型單元在低壓下工作時面臨的“讀破壞”問題，增強了單元在低電壓工作的穩定性，減小了SRAM的軟錯誤率。本發明在沒有過多面積消耗的情況下，使傳統的抗輻照DICE型存儲單元在低壓下工作的魯棒性得以提高，消除了 “讀破壞”現象對單元的影響。同時，將復制列技術的時序和分級位線結構(DBL,Divided Bit Line)與本次發明的新DICE型存儲單元結構相結合，既增強了系統穩定性也優化了延遲和功耗。
【附圖說明】
[0020]下面結合附圖和發明人給出的實施實例，對本發明進行詳細說明。
[0021 ]圖1為現有DICE面臨單元的“讀破壞”問題示意圖；
[0022]圖2為根據本發明的實施例的整體電路結構圖；
[0023]圖3改進后應用于DVS系統的DICE存儲單元示意圖；
[0024]圖4分級位線陣列結構示意圖。
【具體實施方式】
[°°25]請參閱圖2所示，本發明的實施例的SRAM的整體電路結構圖，包括:行/列譯碼電路;SRAM存儲單元陣列;讀寫輔助電路;復制列電路;時序控制電路;其中，行/列譯碼電路通過地址信號選中相應的存儲單元，與此同時，時序控制電路開始對復制列進行虛擬的讀/寫操作，產生合適寬度的預充信號和字線脈沖信號，以及靈敏放大器的開啟信號，并將這些信號傳送至SRAM存儲陣列，用于進行真實的讀/寫操作。以讀操作為例，假設此時被選中單元的存儲數據為O，讀字線信號來臨，被選中單元的讀字線變為高電平，讀位線開始放電，當放電至所需要的電平時，讀寫輔助電路中的靈敏放大器開始工作，將數據正常讀出。
[0026]請參閱圖3，本發明一種應用于DVS系統的抗輻照DICE存儲單元，在原有DICE單元基礎上增加讀取管MN9以及控制MN9導通的讀字線和與靈敏放大器相連的讀位線。
[0027]本發明一種應用于DVS系統的抗輻照DICE存儲單元，包括寫字線、讀字線、寫位線、寫位線非、讀位線、PMOS管MPl、PMOS管MP2、PMOS管MP3、PMOS管MP4、NMOS管MNl、NM0S管MN2、NMOS 管 MN3、NMOS 管 MN4、NMOS 管 MN5、NMOS 管 MN6、NMOS 管 MN7、NMOS 管 MN8 和 NMOS 管 MN9。PMOS 管MPl、PM0S 管 MP2、PMOS 管 MP3 和 PMOS 管 MP4 的源極接電源;PMOS 管 MPl、PMOS 管 MP2、PMOS 管 MP3和卩]\?)5管1034的漏極分別接節點乂0、乂1、乂2、乂3;?]\105管1032、？]\?)5管1033、？]\105管1034和?]\?)5管1卩1的柵極分別接節點乂0、乂1、乂2、乂3;匪05管麗1、匪05管麗2、匪05管麗3、匪05管1財的漏極分別接節點 XO、X1、X2、X3; NMOS 管 MNl、NMOS 管 MN2、NMOS 管 MN3、NMOS 管 MN4 的源極接地。NMOS管MN4、WOS管麗1、NMOS管麗2、WOS管MN3的柵極分別接節點XO、X1、X2、X3。NMOS管麗5的柵極接寫字線，漏極和源極中一個接寫位線，另一個接節點XO;匪OS管MN6的柵極接寫字線，漏極和源極中一個接寫位線，另一個接節點X2;NM0S管麗7的柵極接寫字線，漏極和源極中一個接寫位線非，另一個接節點X3;匪OS管MN8的柵極接寫字線，漏極和源極中一個接寫位線非，另一個接節點Xl C3NMOS管MN9的柵極接讀字線，漏極和源極中一個接讀位線，另一個接節點Xl。
[0028]本發明使字線開啟時位線BL不再與兩個同相位節點相連，從而消除觸發單元內部正反饋的可能。本發明在原有DICE單元基礎上增加讀取管MN9以及控制MN9導通的讀字線(RffL,Read Word Line)和與靈敏放大器相連的讀位線(RBL，Read Bit Line)。通過這樣的改動，使讀字線開啟時有且僅有一位存儲節點因位線分壓受到擾動；同時，利用DICE單元“雙節點反饋”的結構特性，對單一節點的擾動會在擾動源消失后自行恢復，不會對存儲單元所存儲的數據造成影響，從而消除了“讀破壞”現象的發生。本發明DICE單元將原本由同一根位線連接的兩個同相位節點的結構改為由讀位線連接一位存儲節點的結構，解決了當字線開啟時由位線分壓造成的兩個同相位節點同時翻轉的問題，在保證數據正常讀出的同時，提高了存儲單元在亞閾值工作時的魯棒性。
[0029 ]請參閱圖4，SRAM存儲陣列的單元結構采用本發明的一種應用于DVS系統的抗輻照DICE存儲單元結構，其陣列連接方式使用的最早由Intel公司的AshishKarandikar提出的分級位線結構。通過把八個單獨的存儲單元進行合并，增加必要的存取管MNO，MN11，MN12，減少與位線直接相連的存儲單元個數，從而降低位線上的寄生電容和電阻，加快數據讀取速度。其中，MPO為讀位線的預充管，由全局讀字線控制。全局位線和全局位線非與讀寫輔助電路中的寫入電路相連;全局讀位線與讀寫輔助電路中的靈敏放大器相連。
[0030]以上內容是結合具體的優選實施方式對本發明所作的進一步詳細說明，不能認定本發明的【具體實施方式】僅限于此，對于本發明所屬技術領域的普通技術人員來說，在不脫離本發明構思的前提下，還可以做出若干簡單的推演或替換，都應當視為屬于本發明所提交的權利要求書確定的專利保護范圍。
【主權項】
1.應用于DVS系統的抗輻照DICE存儲單元，其特征在于，包括:包括寫字線、讀字線、寫位線、寫位線非、讀位線、PMOS 管 MP1、PMOS 管 MP2、PMOS 管 MP3、PMOS 管 MP4、NMOS 管 MNl、NMOS 管MN2、NMOS 管 MN3、NMOS 管 MN4、NMOS 管 MN5、NMOS 管 MN6、NMOS 管 MN7、NMOS 管 MN8 和 NMOS 管 MN9 ； PMOS 管 MPl、PM0S 管 MP2、PM0S 管 MP3 和 PMOS 管 MP4 的源極接電源;PMOS 管 MPl、PM0S 管 MP2、PMOS 管 MP3 和 PMOS 管 MP4 的漏極分別接節點 XO、X1、X2、X3; PMOS 管 MP2、PMOS 管 MP3、PMOS 管 MP4和PMOS管MPl的柵極分別接節點XO、Xl、X2、X3; 匪05管麗1、匪05管麗2、匪05管麗3、匪05管1^4的漏極分別接節點乂0、乂1、乂2、乂3;匪05管MNl、匪OS管MN2、匪OS管MN3、匪OS管MN4的源極接地；匪OS管MN4、匪OS管MNl、匪OS管MN2、NMOS管MN3的柵極分別接節點XO、Xl、X2、X3; NMOS管麗5的柵極接寫字線，漏極和源極中一個接寫位線，另一個接節點X0; WOS管麗6的柵極接寫字線，漏極和源極中一個接寫位線，另一個接節點X2; NMOS管MN7的柵極接寫字線，漏極和源極中一個接寫位線非，另一個接節點X3;NM0S管MN8的柵極接寫字線，漏極和源極中一個接寫位線非，另一個接節點Xl ； NMOS管MN9的柵極接讀字線，漏極和源極中一個接讀位線，另一個接節點Xl。2.根據權利要求1所述的應用于DVS系統的抗輻照DICE存儲單元，其特征在于，所述讀位線連接靈敏放大器。
【文檔編號】G11C11/412GK105869668SQ201610178618
【公開日】2016年8月17日
【申請日】2016年3月25日
【發明人】耿莉, 李廣林, 張 杰, 商中夏, 宋璐雯, 苗孟濤
【申請人】西安交通大學