半導體器件的制作方法

半導體器件的制作方法
【專利摘要】本發明涉及一種半導體器件。非易失性存儲器的解碼電路中的電平移位器的數量減少。半導體器件由電可重寫非易失性存儲器單元陣列和解碼電路構成，解碼電路產生用于存儲器柵極線即字線的驅動器的選擇信號。解碼電路包括在預解碼之后將信號升壓的電平移位器。通過解碼被邏輯運算電路中的電平移位器升壓的預解碼信號，產生選擇信號。在各電平移位器的前一級中，設置用于根據操作模式將預解碼信號的邏輯電平反轉的邏輯門。當解碼升壓后的預解碼信號時，邏輯運算電路根據操作模式執行不同的邏輯運算。
【專利說明】半導體器件
[0001]相關申請的交叉引用
[0002]包括說明書、附圖和摘要的、于2015年I月29日提交的日本專利申請N0.2015-015616的公開的全部內容以引用方式并入本文中。
技術領域
[0003]本發明涉及半導體器件，并且被例如合適地用于設置有非易失性存儲器的半導體器件。
【背景技術】
[0004]在非易失性存儲器中，在寫入和擦除數據的過程中，向字線(或存儲器柵極線)施加高電壓。因此，當解碼低電壓系統的地址信號并且將它供應到字線時，必須將經解碼信號的電平從低電壓轉換成高電壓。
[0005]例如，日本未經審查的專利申請公開N0.2011-165269(專利文獻I)就在與耦合到各存儲器柵極線的驅動器的柵極控制信號的輸入節點之前設置電平移位器。盡管未示出，但還在耦合到各存儲器柵極線的驅動器的電源信號的輸入節點之前設置電平移位器。在這種情況下，電平移位器被設置成與字線驅動器的柵極控制信號的數量和電源線的數量一樣多。
[0006](專利文獻I)日本未經審查的專利申請公開N0.2011-165269

【發明內容】

[0007]電平移位器通常需要大布局面積；因此，期望為了減小電路占用面積而盡可能多地減少電平移位器的數量。作為解決方案之一，可以考慮以下方法:在解碼之前對低電壓信號執行電平轉換并且過在電平轉換之后的高電壓地址信號的邏輯運算執行解碼。然而，在非易失性存儲器中，除了正的高電壓信號之外，還需要將負的高電壓信號用作將要供應到字線(或存儲器柵極線)的信號。因此，在非易失性存儲器的解碼電路中，不可以采用與只使用正的高電壓信號的單個電源系統中采用的邏輯運算電路相同的邏輯運算電路。
[0008]根據本說明書的描述和附圖，本發明的其它問題和新特征將變得清楚。
[0009]根據一個實施例的半導體器件由電可重寫非易失性存儲器單元陣列和解碼電路構成，解碼電路產生用于選擇字線驅動器的選擇信號。解碼電路包括在預解碼之后將信號升壓的電平移位器。在邏輯運算電路中解碼被電平移位器升壓的預解碼信號，以產生選擇信號。在各電平移位器的前一級中，設置邏輯門，以根據操作模式將預解碼信號的邏輯電平反轉。當解碼升壓后的預解碼信號時，邏輯運算電路執行根據操作模式的不同邏輯運算。
[0010]根據上述實施例，可以減少非易失性存儲器的解碼電路中的電平移位器的數量。
【附圖說明】
[0011]圖1是示出根據實施例1的半導體器件的構造的框圖；
[0012]圖2A和圖2B是示出圖1中示出的閃存存儲器模塊中采用的存儲器單元的構造和操作的圖；
[0013]圖3是示出圖1中示出的閃存存儲器模塊的構造的框圖；
[0014]圖4A和圖4B是示出圖3中示出的MG驅動器的具體構造的示例的電路圖；
[0015]圖5是示出圖3中示出的高電壓解碼電路的MG解碼器單元的構造的框圖；
[0016]圖6是示出圖5中示出的MG解碼器單元的MGP/MGN解碼器的構造的框圖；
[0017]圖7是示出MGG解碼器的電路構造的示例的框圖；
[0018]圖8是示出供應到圖5中示出的MG解碼器單元中的高電壓系統的電路的電源電位的示例的表格形式的圖；
[0019]圖9是示出圖5中示出的電平移位器的構造的示例的電路圖；
[0020]圖10是示出圖5中示出的高電壓與(AND)電路的構造的示例的電路圖；
[0021 ]圖11是示出圖5中示出的異或(EXOR)門的構造的示例的電路圖；
[0022]圖12是示出圖5中示出的高電壓邏輯電路的構造的示例的電路圖；
[0023]圖13是在進行寫入的過程中的選擇/未選擇的存儲器單元的偏置狀態的示意圖；
[0024]圖14是在進行寫入的過程中與圖5中示出的MGBP解碼器相關的信號的時序圖；
[0025]圖15是在進行寫入的過程中與圖5中示出的MGBN解碼器相關的信號的時序圖；
[0026]圖16是在進行寫入的過程中與圖7中示出的MGG解碼器相關的信號的時序圖；
[0027]圖17是在進行擦除的過程中的選擇/未選擇的存儲器單元的偏置狀態的示意圖；
[0028]圖18是在進行擦除的過程中與圖5中示出的MGBP解碼器相關的信號的時序圖；
[0029]圖19是在進行擦除的過程中與圖5中示出的MGBN驅動器相關的信號的時序圖；
[0030]圖20是在進行擦除的過程中與圖7中示出的MGG解碼器相關的信號的時序圖；
[0031]圖21是示出根據實施例2的半導體器件中的高電壓邏輯電路的構造的圖；
[0032]圖22是示出圖12中示出的高電壓邏輯電路的各部分的電壓變化的示例的時序圖；以及
[0033 ]圖23是示出圖21中示出的高電壓邏輯電路的各部分的電壓變化的示例的時序圖。
【具體實施方式】
[0034]下文中，將參照附圖詳細描述各實施例。下面，相同或對應的元件附帶相同的符號或參考標號并且省略對其的重復說明。
[0035]〈實施例1>
[0036][半導體器件的整個構造]
[0037]圖1是示出根據實施例1的半導體器件的構造的框圖。圖1示出作為半導體器件示例的微控制器單元(MCU) I的構造。
[0038]參照圖1，例如，通過采用CMOS(互補型金屬氧化物半導體)集成電路制造技術，在諸如單晶硅的一個半導體芯片中形成微控制器單元I。
[0039]如圖1中所示，微控制器單元I包括中央處理單元(CPU)2、隨機存取存儲器(RAM)5和閃存存儲器模塊(FMDL)6。中央處理單元2包括指令控制部和執行部，并且執行指令。隨機存取存儲器5用作中央處理單元2的工作空間。閃存存儲器模塊6被設置為用于存儲數據和程序的非易失性存儲器模塊。
[0040]微控制器單元I還包括直接存儲器訪問控制器(DMAC)3、總線接口電路(BIF)4、閃存定序器(FSQC)7、外部I/O端口(PRT)8和9、定時器(TMR)1、時鐘脈沖發生器(CPG)ll、高速總線(HBUS) 12和外圍總線(PBUS) 13。
[0041]總線接口電路4執行高速總線12和外圍總線13之間的總線接口控制或總線橋控制。閃存定序器7對閃存存儲器模塊(FMDL) 6執行命令訪問控制。時鐘脈沖發生器11形成用于控制微控制器單元I的內部時鐘CLK。
[0042]盡管不受特別限制，但在圖1的情況下微控制器單元I的總線架構具有高速總線(HBUS) 12和外圍總線(PBUS) 13。盡管不受特別限制，但高速總線12和外圍總線13中的每一個具有數據總線、地址總線和控制總線。通過提供高速總線12和外圍總線13這兩個總線，相比于所有電路耦合到公共總線的情況，可以減輕總線負擔并且保障高速訪問操作。
[0043]中央處理單元2、直接存儲器訪問控制器3、總線接口電路4、隨機存取存儲器5和閃存存儲器模塊6耦合到高速總線12。閃存定序器7、外部I/O端口 8和9、定時器10和時鐘脈沖發生器11耦合到外圍總線13。
[0044]微計算機I還包括:時鐘端子XTAL/EXTAL，其耦合振蕩器或被供應外部時鐘；外部硬件待機端子STB，其用于指示待機狀態;外部重置端子RES，其用于指示重置;外部電力端子VCC;外部接地端子VSS。
[0045]在圖1中，使用不同的CAD工具設計作為邏輯電路的閃存定序器7和形成為陣列的閃存存儲器模塊6。因此，為了方便起見，它們被示出為單獨的電路塊。然而，它們組合地構成閃存存儲器16。
[0046]閃存存儲器模塊6經由只讀高速訪問端口(HACSP)15耦合到高速總線(HBUS) 12。CPU 2或DMAC 3可經由高速訪問端口 15從高速總線12讀取訪問閃存存儲器模塊6。當CPU 2或DMAC 3寫入訪問并且初始化閃存存儲器模塊6時，它們通過以總線接口電路4為媒介經由外圍總線(PBUS) 13向閃存定序器7發出命令。響應于這個命令，閃存定序器7從外圍總線PBUS經由低速訪問端口(LACSP)對閃存存儲器模塊執行初始化和寫入操作的控制。
[0047][存儲器單元的構造示例和操作]
[0048]圖2A和圖2B示出圖1中示出的閃存存儲器模塊6中采用的存儲器單元的構造和操作。在本實施例中，說明其中存儲器單元被配置有如圖2中所示的分裂柵極型非易失性存儲器元件的情況作為示例。然而，本實施例中說明的驅動器電路還可應用于堆疊柵極型非易失性存儲器元件的情況。
[0049]參照圖2A，分裂柵極型非易失性存儲器元件包括控制柵極CG和存儲器柵極MG，控制柵極CG和存儲器柵極MG經由柵極絕緣膜布置在源極區和漏極區之間的溝道形成區上。諸如氮化硅(SiN)的電荷捕獲區布置在存儲器柵極MG和柵極絕緣膜之間。控制柵極CG耦合到控制柵極線CGL(也被稱為“讀取字線”)，存儲器柵極MG耦合到存儲器柵極線(也被稱為“重寫字線”)。控制柵極CG側的漏極區(或源極區)耦合到位線BL，存儲器柵極MG側的源極區(或漏極區)耦合到源極線SL。
[0050]圖2B示出在對分裂柵極型非易失性存儲器元件進行讀取、寫入和擦除的過程中位線BL、控制柵極CG、存儲器柵極MG、源極線SL和阱區(WELL)處設定的電壓的示例。如圖2B中所示，相對于阱區的正的高電壓被施加到作為寫入目標的存儲器單元的存儲器柵極，相對于阱區的負的高電壓被施加到作為擦除目標的存儲器單元的存儲器柵極。“高電壓”指示電位差(上述情況下存儲器柵極和阱區之間的電位差)的絕對值大于在進行讀取的過程中的電源電壓電平(VDD電平)。高電壓還被稱為升壓電壓。
[0051]具體地講，為了減小存儲器單元的閾值電壓Vth(在進行擦除的過程中)，例如，位線BL被設定為未耦合狀態(開路)，控制柵極CG被設定為OV，存儲器柵極MG被設定為-3.3V至-8.0V。根據存儲器柵極MG的電壓，源極線SL被設定為3.2V至7.0V并且阱區WELL被設定為OV。因此，在由阱區(WELL)和存儲器柵極MG之間的高電場產生的電子和電子空穴中，電子空穴被從阱區(WELL)注入到電荷捕獲區(SiN)中。這個處理是按共用存儲器柵極線的多個存儲器單元為單位執行的。
[0052]為了增大存儲器單元的閾值電壓Vth(在進行寫入的過程中)，例如，位線被設定為
0.8V，控制柵極CG被設定為1.0V，存儲器柵極MG被設定為6.4V至11V。根據存儲器柵極MG的電壓，源極線SL被設定為3.2V至7.0V并且阱區WELL被設定為0V。在這種情況下，當寫入電流從源極線SL流向位線BL時，在控制柵極CG和存儲器柵極MG的邊界部分中產生熱電子，產生的熱電子被注入電荷捕獲區(SiN)。由于根據位線電流是否流動來決定電子的注入，因此以位為單位控制這個處理。
[0053]在進行讀取的過程中，例如，位線BL被設定為1.5V，控制柵極CG被設定為1.5V，存儲器柵極MG被設定為OV，源極線SL被設定為OV，阱區WELL被設定為OV。當存儲器單元的閾值電壓Vth低時，存儲器單元的電阻變小(導通狀態)，而當閾值電壓Vth高時，存儲器單元的電阻變大(截止狀態)。
[0054]在堆疊柵極型非易失性存儲器元件中，與上述重寫字線和讀取字線二者對應的一條字線耦合到控制柵極。另外，在這種情況下，為了增大存儲器單元的閾值電壓，相對于阱區的正的高電壓類似地被施加到控制柵極(字線)。相反地，為了減小存儲器單元的閾值電壓，相對于阱區的負的高電壓類似地被施加到控制柵極(字線)。
[0055][閃存存儲器模塊]
[0056]圖3是示出圖1中示出的閃存存儲器模塊(FMDL)6的構造的框圖。在下面的說明中，圖3的空間的左右方向被稱為行方向并且該空間的上下方向被稱為列方向。
[0057]如圖3中所示，閃存存儲器模塊(FMDL)6包括左簇(mat)存儲器單元陣列21L、右簇存儲器單元陣列21R、用于左簇存儲器單元陣列21L的感測放大器/寫入控制電路26L、用于右簇存儲器單元陣列21R的感測放大器/寫入控制電路26R、地址控制電路28和數據控制電路29。閃存存儲器模塊(FMDL)6還包括用于左簇存儲器單元陣列21L的CG驅動器電路22L、用于右簇存儲器單元陣列21R的CG驅動器電路22R、低電壓解碼電路23、MG驅動器電路24、高電壓解碼電路25和升壓電路27。
[0058]圖3示出其中存儲器單元陣列在中心分成兩個的兩簇式(two-mat)構造的示例。在認為快速不重要的情況下，還可以采用一簇式(one-mat)構造的存儲器單元陣列。在一簇式構造中，CG驅動器電路22L和22R被組合成一個，并且布置在存儲器單元陣列的左端或右端。
[0059]參照圖3，左簇存儲器單元陣列21L和右簇存儲器單元陣列21R中的每一個包括布置成矩陣的多個存儲器單元MC。存儲器單元MC是圖2中說明的分裂柵極型非易失性存儲器。在下面的說明中，左簇存儲器單元陣列21L可被簡寫為左存儲器簇(left memory mat)21L或左簇(left mat)21L，右簇存儲器單元陣列21R可被簡寫為右存儲器簇(right memorymat)21R或右族(right mat)21R0
[0060]針對左存儲器簇21L和右存儲器簇21R的每列布置位線BL。如圖2中說明的，各位線BL耦合到對應列中設置的各存儲器單元MC的控制柵極CG側的源極區或漏極區。
[0061]與左存儲器簇21L和右存儲器簇21R二者公共地，為存儲器簇21L和21R的每行布置源極線SL。如圖2中說明的，各源極線SL耦合到對應行中設置的各存儲器單元MC的存儲器柵極MG側的源極區或漏極區。
[0062]為每個存儲器簇單獨地設置控制柵極線CGL。為左存儲器簇21L的每行布置控制柵極線CGL_L，為右存儲器簇21R的每行布置控制柵極線CGL_R。各控制柵極線CGL_L.合到左存儲器簇21L的對應行中設置的各存儲器單元MC的控制柵極CG。類似地，各控制柵極線CGL_R耦合到右存儲器簇21R的對應行中設置的各存儲器單元MC的控制柵極CG。
[0063]與左存儲器簇21L和右存儲器簇21R二者公共地，為存儲器簇21L和21R的每行布置存儲器柵極線MGL。如圖2中說明的，各存儲器柵極線MGL耦合到對應行中設置的各存儲單元MC的存儲器柵極MG。
[0064]在認為快速重要的情況下，可以采用位線BL分開用于讀取和寫入的構造，還可以采用位線被分層級并且劃分成主位線和副位線的構造。在圖2中，為每行設置源極線5匕然而，還可以采用重寫單元的多行中共用一條源極線SL的構造，或者還可以采用在一行中將源極線劃分成多條源極線SL以減少干擾的構造。
[0065]感測放大器/寫入控制電路26L經由位線BL耦合到左存儲器簇21L中的存儲器單元MC并且控制存儲器單元MC的數據的讀取和重寫。類似地，感測放大器/寫入控制電路26R經由位線BL耦合到右存儲器簇21R中的存儲器單元MC并且控制存儲器單元MC的數據的讀取和重寫。
[0066]地址控制單元28從外部地址輸入端子34獲取地址(行地址RAR和列地址CAR)。地址控制單元28將行地址信號RAR發送到高電壓解碼電路25和低電壓解碼電路23，并且將列地址信號CAR發送到感測放大器/寫入控制電路26L和26R。
[0067]數據控制電路29將從感測放大器/寫入控制電路26L和26R輸出的讀取數據RD輸出到外部數據輸入/輸出端子35，并且將輸入外部數據輸入/輸出端子35的寫入數據WD輸出到感測放大器/寫入控制電路26L和26R。
[0068]CG驅動器電路22L和22R布置在左存儲器簇21L和右存儲器簇21R之間。具體地講，CG驅動器電路22L被布置成毗鄰左存儲器簇21L的右手側。CG驅動器電路22R被布置成毗鄰右存儲器簇21R的左手側。低電壓解碼電路23布置在CG驅動器電路22L和CG驅動器電路22R之間。
[0069]CG驅動器電路22L包括多個CG驅動器46L，該多個CG驅動器46L分別驅動主要用于讀取的多條控制柵極線CGL_L。類似地，CG驅動器電路22R包括多個CG驅動器46R，該多個CG驅動器46R分別驅動主要用于讀取的多條控制柵極線CGL_R。基于從地址控制電路28供應的行地址信號RAR，低電壓解碼電路23選擇行，選擇并且驅動對應于選擇的行的CG驅動器46L和 46R。
[0070]經由高電位側(也被稱為“高側”)的電源端子32和低電位側(也被稱為“低側”)的電源端子33分別向CG驅動器電路22L和22R和低電壓解碼電路23供應低電壓系統的高側電源電位VDD和低側電源電位VSS。這里，“低電壓”指示在進行讀取的過程中使用的電源電壓電平(VDD電平)。
[0071]MG驅動器電路24布置在環繞左存儲器簇21L和右存儲器簇21R 二者的區域的外側(右手側或左手側)。在圖3的情況下，MG驅動器電路24被布置成毗鄰右存儲器塊21R的右手偵MG驅動器電路24包括多個MG驅動器47，該多個MG驅動器47分別驅動主要用于進行重寫(寫入和擦除)的多個存儲器柵極線MGL。
[0072]基于從地址控制電路28供應的行地址信號RAR，高電壓解碼電路25選擇行，選擇并且驅動對應于選擇的行的MG驅動器47。高電壓解碼電路25還包括SL驅動器48，SL驅動器48驅動選擇的行的源極線SL。
[0073]升壓電路27基于低電壓系統的高側電源電位VDD和低側電源電位VSS，產生用于重寫的高側電源電位和用于重寫的低側電源電位。升壓電路27經由高側電源端子30向MG驅動器電路24和高電壓解碼電路25中的每一個供應用于重寫的高側電源電位VMGBPP、VMGBNP、VMGPP和VBGNP并且經由低側電源端子31供應用于重寫的低側電源電位VMGBPN、VMGBNN、VMGPN和VMGNN。
[0074][MG 驅動器]
[OO75 ]圖4A和圖4B是示出圖3中示出的MG驅動器47的具體構造的示例的電路圖。
[0076]參照圖4A，MG驅動器47A在從高側到低側的方向上包括串聯耦合在高電位側(高側)的電源線MGBP和低電位側(低側)的電源線MGBN之間的PMOS(正型金屬氧化物半導體)晶體管471和匪OS(負型金屬氧化物半導體)晶體管472 JMOS晶體管471的柵極耦合到控制信號線MGP，NM0S晶體管472的柵極耦合到控制信號線MGN JMOS晶體管471和匪OS晶體管472的耦合節點耦合到存儲器柵極線MGL。為了上拉存儲器柵極線MGL的電位，采用PMOS晶體管471，為了下拉存儲器柵極線MGL的電位，采用NMOS晶體管472。
[0077]圖4B中示出的MG驅動器47B具有圖4A中示出的MG驅動器47A中的PMOS晶體管471的柵極和NMOS晶體管472的柵極耦合到信號線MGG的構造。
[0078][MG解碼器單元]
[0079](概況)
[0080]圖5是示出圖3中示出的高電壓解碼電路25的MG解碼器單元25A的構造的框圖。圖5還示出圖3中示出的右簇存儲器單元陣列21R和MG驅動器電路24的構造的示例。
[0081 ]如圖5中所示，右簇存儲器單元陣列21R被劃分成64個塊BK[0]-BK[63]。在各塊BK中，布置N行存儲器單元并且N條存儲器柵極線MGL[0]-MGL[N-1]連線。左簇存儲器單元陣列21L也具有與右簇存儲器單元陣列21R相同的構造。
[0082]MG驅動器電路24包括分別與塊ΒΚ[0]-ΒΚ[ 63]對應的64個MG驅動器組70 [O]-70[63]。驅動器組70中的每一個包括分別驅動N條存儲器柵極線MGL的N個MG驅動器47A。在驅動器組70中的每一個中，圖4中說明的高側電源線MGBP和低側電源線MGBN連線。
[0083 ] MG解碼器單元25A包括預解碼器480L、480U和480G、MGBP/MGBN解碼器54和MGP/MGN解碼器53。
[0084]采用圖3中示出的地址控制電路28輸出的行地址信號RAR中的6位地址信號ADDB[5:0]來選擇塊BK[63:0]。采用用于剩余位的地址信號ADDG來選擇各塊BK中的N條存儲器柵極線MGL[N-1:0]中的一條。
[0085]預解碼器480U通過對用于選擇塊BK的地址信號ADDB[5:0]的上級3位地址信號[5:3]進行解碼來產生八個I位預解碼信號PRMGBU[7:0]。預解碼器480L通過對下級3位地址信號ADDB[2:0]進行解碼來產生八個I位預解碼信號PRMGBL[7:0]。
[0086]盡管圖5示出簡化圖，但用于選擇存儲器柵極線BGL的地址信號ADDG也被劃分成高位和低位。預解碼器480G通過對上級地址信號ADDG進行解碼來產生預解碼信號PRMGU，并且通過對下級地址信號ADDG進行解碼來產生預解碼信號PRMGL。
[0087]基于從預解碼器480L和480U輸出的預解碼信號PRMGBL和PRMGBU，MGBP/MGBN解碼器54將數據重寫所必需的電源電位供應到對應于選擇的塊BK的MG驅動器組70的高側電源線MGBP和低側電源線MGBN。高側電源線MGBP可只被供應正的高電位;然而，低側電源線MGBN可被供應正的高電位和負的高電位。
[0088]基于從預解碼器480G輸出的預解碼信號PRMGL和PRMGU，MGP/MGN解碼器53通過向耦合到MG驅動器47A的控制信號線MGP和MGN輸出控制信號來激活對應的存儲器柵極線MGL。控制信號線MGP耦合到構成對應的MG驅動器47A的圖4A中示出的PMOS晶體管471的柵極，并且可只被供應正的高電位。控制信號線MGN耦合到構成對應的MG驅動器47A的匪OS晶體管472的柵極，并且可被供應正的高電位和負的高電位。
[0089](MGBP/MGBN 解碼器)
[0090]如圖5中所示，MGBP/MGBN解碼器54包括作為低電壓邏輯電路的16個或(OR)門510和16個異或(異0R)門520、17個電平移位器(1^1^?1')511和521、高電壓解碼器60[0]-60
[63]。
[0091]電平移位器511將VDD電平的輸入信號轉換成正的高電壓電平(高側電源電位VMGBPP;低側電源電位VMGBPN)的信號(將在圖8中說明具體的數值示例)。各電平移位器511具有用于保持輸入信號的內置鎖存電路。當切斷信號ENP處于H電平時，輸入到鎖存電路的信號被啟用。在通過將切斷信號ENP設定為L電平而切斷輸入鎖存電路的信號之后，通過改變供應到電平移位器511的電源電位，輸入信號升壓至正的高電壓。
[0092]類似地，電平移位器521將VDD電平的輸入信號轉換成與電平移位器511的情況不同的正或負的高電壓電平(高側電源電位VMGBNP;低側電源電位VMGBNN)的信號(在圖8中將說明具體的數值示例)。各電平移位器521具有用于保持輸入信號的內置鎖存電路。當切斷信號ENN處于H電平時，輸入到鎖存電路的信號被啟用。在通過將切斷信號ENN設定為L電平而切斷輸入鎖存電路的信號之后，通過改變供應到電平移位器521的電源電位，輸入信號升壓至正或負的高電壓。
[0093]從預解碼器480L輸出的八個下級預解碼信號PRMGBL[ 7:0 ]經由八個或門510被輸入到八個電平移位器511。八個電平移位器511將VDD電平的預解碼信號PRMGBL[7:0]轉換成高電壓電平的預解碼信號PRMGBPL[7:0]。這里，各或門510計算對應預解碼信號PRMGBL[7:O]和全選信號ASEL的邏輯求和。因此，當全選信號ASEL處于高電平(H電平)時，選擇所有預解碼信號PRMGBL[7:0]。在擦除的過程中激活全選信號(設定為H電平)。
[0094]八個下級預解碼信號PRMGBL[7:0]分別經由八個異或門520進一步輸入到八個電平移位器521。八個電平移位器521將VDD電平的預解碼信號PRMGBL[7:0]轉換成高電壓電平的預解碼信號PRMGBNL[7:0]。這里，各異或門520計算對應預解碼信號PRMGBL[7:0]和反轉控制信號ENOR的異或。因此，當反轉控制信號ENOR處于H電平時，各異或門520輸出通過將對應預解碼信號PRMGBL[7:0]的邏輯電平反轉而得到的信號，并且當反轉控制信號ENOR處于低電平(L電平)時，各異或門520輸出對應的預解碼信號PRMGBL[7:0]而不改變其邏輯電平。當閃存模塊的操作模式(寫入、擦除)是擦除模式時，反轉控制信號ENOR被設定為H電平，并且當操作模式是寫入模式時，反轉控制信號ENOR被設定為L電平。
[0095]另一方面，從預解碼器480U輸出的八個上級預解碼信號PRMGBU[7:0]分別經由八個或門510輸入到八個電平移位器511。八個電平移位器511將VDD電平的預解碼信號PRMGBU[7:0]轉換成高電壓電平的預解碼信號PRMGBPU[ 7:0 ]。這里，各或門510計算對應預解碼信號PRMGBU [ 7:0 ]和全選信號ASEL的邏輯求和。
[0096]八個上級預解碼信號PRMGBU[7:0]分別經由八個異或門520進一步輸入到八個電平移位器521。八個電平移位器521將VDD電平的預解碼信號PRMGBU[7:0]轉換成高電壓電平的預解碼信號PRMGBNU[7:0]。這里，各異或門520計算對應預解碼信號PRMGBU[7:0]和反轉控制信號ENOR的異或。
[0097]VDD電平的反轉控制信號ENOR被電平移位器521轉換成高電壓電平的反轉控制信號HVENOR。
[0098]高電壓解碼器60[0]-60[63]分別對應于MG驅動器組70[0]-70[63]設置。具體地講，第k高電壓解碼器60[k] (O < k < 63)將高側電源電位和低側電源電位分別供應到第k MG驅動器組70 [ k]中設置的高側電源線MGBP [ k]和低側電源線MGBN[ k]。
[0099]具體地講，高電壓解碼器60[0]_60[63]中的每一個包括高電壓與電路512和高電壓邏輯電路522。高電壓與電路512執行八個高電壓預解碼信號PRMGBPL[7:0]中的每一個和八個高電壓預解碼信號PRMGBPU[7:0]中的每一個的與運算，并且產生將被供應到MG驅動器電路24中設置的64條高側電源線MGBP[63:0]的電源電位。高電壓邏輯電路522執行八個高電壓預解碼信號PRMGBNL[7:0]中的每一個和八個高電壓預解碼信號PRMGBNU[7:0]中的每一個的邏輯運算，并且產生將被供應到MG驅動器電路24中設置的64條低側電源線MGBP[63:O]的電源電位。這里，當反轉控制信號HVENOR處于L電平時，高電壓邏輯電路522執行與運算，并且當反轉控制信號HVENOR處于H電平時，高電壓邏輯電路522執行或運算。
[0100]具體地講，設置在第(i+8 X j)高電壓解碼器60 [ i+8 X j ] (O < i < 7，O < j < 7)中的高電壓與電路512被供應高電壓電平的第i預解碼信號PRMGBPL[i]和高電壓電平的第j預解碼信號PRMGBPU[ j ]。高電壓與電路512執行供應的預解碼信號PRMGBPL [ i ]和PRMGBPU[ j ]的與運算。高電壓與電路512產生的電壓信號(與運算結果)被供應到對應MG驅動器組70[i+8X j ]的高側電源線MGBP [ i+8 X j ]。
[0101]設置在第(i+8 X j)高電壓解碼器60 [ i+8 X j ] (O < i < 7，O < j < 7)中的高電壓邏輯電路522被供應高電壓電平的第i預解碼信號？1??^亂[1]、高電壓電平的第」預解碼信號PRMGBNU[j]和高電壓反轉控制信號HVEN0R。當高電壓反轉控制信號HVENOR處于L電平時，高電壓邏輯電路522執行供應的預解碼信號PRMGBNL[ i ]和PRMGBNU[ j ]的與運算。當高電壓反轉控制信號HVENOR處于H電平時，高電壓邏輯電路522執行供應的預解碼信號PRMGBNL[iWPPRMGBNU[j]的或運算。高電壓邏輯電路522產生的電壓信號(與運算結果或者或運算結果)被供應到對應MG驅動器組70[ i+8 X j ]的低側電源線MGBN[ i+8 X j ]。
[0102]在上述MGBP/MGBN解碼器54中，與MG驅動器電路24的高側電源線MGBP[63:0]的電源電位輸出相關的或門510、電平移位器511和高電壓與電路512被統稱為MGBP解碼器54P。類似地，與MD驅動器電路24的低側電源線MGBN[63:0]的電源電位輸出相關的異或門520、電平移位器521和高電壓邏輯電路522被統稱為MGBP解碼器54N。
[0103](MGP/MGN 解碼器)
[0104]圖6是示出圖5中示出的MG解碼器單元25A的MGP/MGN解碼器53的構造的框圖。圖6還示出圖5中示出的預解碼器480G(包括用于上側地址的預解碼器480CTJ和用于下側地址的預解碼器480GL)、MG驅動器電路24和右存儲器簇21R。
[0105]圖6示出圖5中示出的每個塊BK的控制信號線MGP的數量、控制信號線MGN的數量和存儲器柵極線MGL的數量都是64條(N=64)的情況。因此，采用6位地址信號ADDG[5:0]。預解碼器480⑶將上級3位地址信號ADDG[5:3]解碼成八個I位預解碼信號PRMGU[7:0]。預解碼器480GL將下級3位地址信號ADDG[2:0]解碼成八個I位預解碼信號PRMGL[7:0]。
[0106]如圖6中所示，MGP/MGN解碼器53包括作為低電壓邏輯電路的16個或門530和16個異或門540、33個電平移位器(LVLSFT)531和541，和高電壓解碼器61[0]-61[63]。
[0107]圖6中示出的MGP/MGN解碼器53的構造和操作與圖5中示出的MGTO/MGPN解碼器的構造和操作類似。具體地講，圖6中示出的或門530、異或門540和電平移位器531和541分別對應于圖5中示出的或門510、異或門520和電平移位器511和521。圖6中示出的高電壓解碼器61[0]-61[63]分別對應于圖5中示出的高電壓解碼器60[0]-60[63]。
[0108]此外，圖6中示出的VDD電平的預解碼信號PRMGL和PRMGU分別對應于圖5中示出的VDD電平的預解碼信號PRMGBL和PRMGBU。圖6中示出的高電壓電平的預解碼信號PRMGPL、PRMGPU、PRMGNL和PRMGNU分別對應于圖5中示出的高電壓電平的預解碼信號PRMGBPL、PRMGBPU、PRMGBNL和PRMGBNU。
[0109]然而，電平移位器531和541的輸出信號的電壓電平不同于圖5的情況(將在圖8中說明具體的數值示例)。具體地講，圖6中示出的電平移位器531將VDD電平的輸入信號轉換成正的高電壓電平的信號(高側電源電位VMGPP;低側電源電位VMGPN)。圖6中示出的電平移位器541將VDD電平的輸入信號轉換成正或負的高電壓電平(高側電源電位VMGNP;低側電源電位 VMGNN)。
[0110]圖6中示出的高電壓解碼器61與圖5中示出的高電壓解碼器60的不同之處在于，設置高電壓與非電路532和高電壓邏輯電路542(與非/或非電路)取代高電壓與電路512和高電壓邏輯電路522(與/或電路)。具體地講，設置在第(1+8\」)高電壓解碼器61[1+8\」](0<i<7,0< j< 7)中的高電壓與非電路532被供應高電壓電平的第i預解碼信號PRMGPL[i]和高電壓電平的第j預解碼信號PRMGPU[j]。高電壓與非電路532執行供應的預解碼信號PRMGPL[i]和PRMGPU[j]的與非運算。高電壓與非電路532產生的電壓信號(與非運算結果)被供應到MG驅動器電路24的控制信號線MGP[ i+8 X j ]。
[0111]設置在第(i+8 X j)高電壓解碼器61 [ i+8 X j ] (O < i < 7，O < j < 7)中的高電壓邏輯電路542被供應高電壓電平的第i預解碼信號PRMGNL[i ]、高電壓電平的第j預解碼信號PRMGNU[j]和高電壓反轉控制信號HVEN0R。當高電壓反轉控制信號HVENOR處于L電平時，高電壓邏輯電路542執行供應的預解碼信號PRMGNL[ i ]和PRMGNU [ j ]的與非運算。當高電壓反轉控制信號HVENOR處于H電平時，高電壓邏輯電路542執行供應的預解碼信號PRMGNL[ i ]和PRMGNU[j]的或非運算。高電壓邏輯電路542產生的電壓信號(與非運算結果或或非運算結果)被供應到MG驅動器電路24的控制信號線MGN[ i+8 X j ]。
[0112]圖6中示出的MGP/MGN解碼器53的其它點與圖5中示出的MGBP/MGBN解碼器54的其它點幾乎相同。因此，相同或對應的元件附帶相同的符號或參考標號，不重復對其進行說明。
[0113]在圖6中示出的MGP/MGN解碼器53中，與到MG驅動器電路24的控制信號線MGP[63:O]的控制信號輸出相關的或門530、電平移位器531和高電壓與非電路532被統稱為MGP解碼器53P。類似地，與到MD驅動器電路24的控制信號線MGN[63:0]的控制信號輸出相關的異或門540、電平移位器541和高電壓邏輯電路542被統稱為MGN解碼器53N。
[0114](MGG 解碼器)
[0115]當采用圖4B中示出的構造的MG驅動器47B，設置MGG解碼器53G取代MGP/MGN解碼器53。從MGG解碼器53G抽出N條控制信號線MGG[0]-MGG[N-1]。第s控制信號線MGG[s](0 < s <N-1)耦合到與各塊BK的第s存儲器柵極線MGL [ s ]對應的MG驅動器47B。如圖4B中說明的，控制信號線MGG耦合到構成各MG驅動器組70的對應MG驅動器47B的PMOS晶體管471和NMOS晶體管472的各柵極。
[0116]圖7是示出MGG解碼器53G的電路構造的示例的框圖。圖7還示出圖5中示出的預解碼器480G(包括用于上側地址的預解碼器480CTJ和用于下側地址的預解碼器480GL)、MG驅動器電路24和右存儲器簇21R。
[0117]圖7示出每個塊BK的控制信號線MGG的數量和存儲器柵極線MGL的數量都是64條(N= 64)的情況。如圖6的情況一樣，在6位地址信號ADDG [ 5:0 ]中，預解碼器480⑶將上級3位地址信號ADDG[5: 3]解碼成預解碼信號PRMGU[7:0]，預解碼器480GL將下級3位地址信號ADDG[2:0]解碼成預解碼信號PRMGL[7:0]。
[0118]如圖7中所示，MGG解碼器53包括作為低電壓邏輯電路的16個異或門550、17個電平移位器551和高電壓解碼器62[0]-62[63]。圖7中示出的MGG解碼器53G具有與圖6中示出的MGN解碼器53N相同的構造。具體地講，圖7中示出的異或門550和電平移位器551對應于圖6中示出異或門540和電平移位器541。圖7中示出的高電壓解碼器62[0]-62[63]分別對應于圖6中示出的高電壓解碼器61[0]-61[63]。圖7中示出的高電壓邏輯電路552(與非/或非電路)對應于圖6中示出的高電壓邏輯電路542。此外，圖7中示出的高電壓電平的預解碼信號PRMGGU和PRMGGL分別對應于圖6中示出的高電壓電平的預解碼信號PRMGNU和PRMGNL。
[0119]然而，電平移位器551的輸出信號的電壓電平不同于圖5的情況(將在圖8中說明具體的數值示例)。具體地講，圖7中示出的電平移位器551將VDD電平的輸入信號轉換成正或負的高電壓電平(高側電源電位VMGGP;低側電源電位VMGGN)。
[0120]此外，圖7中示出的高電壓解碼器62與圖6中示出的高電壓解碼器62的不同之處在于，圖7中示出的高電壓解碼器62僅設置有高電壓邏輯電路552(與非/或非電路)而沒有設置高電壓與非電路。具體地講，設置在高電壓解碼器62 [ i+8 X j ] (O < i < 7，OS j < 7)中的第(i+8 Xj)高電壓邏輯電路532被供應高電壓電平的第i預解碼信號PRMGGL[i]、高電壓電平的第j預解碼信號PRMGGU[j]和高電壓反轉控制信號HVEN0R。當高電壓反轉控制信號HVENOR處于L電平時，高電壓邏輯電路552執行供應的預解碼信號PRMGGL[ i]和PRMGGU[j ]的與非運算。當高電壓反轉控制信號HVENOR處于H電平時，高電壓邏輯電路552執行供應的預解碼信號PRMGGL[i]和PRMGGU[j]的或非運算。高電壓邏輯電路552產生的電壓信號(與非運算結果或者或非運算結果)被供應到MG驅動器電路24的控制信號線MGG[i+8Xj]。
[0121]圖7中示出的MGG解碼器53G的其它點與圖6中示出的MGN解碼器53N幾乎相同。因此，相同或對應的元件附帶相同的符號或參考標號，不重復對其進行說明。
[0122][電源電位的示例]
[0123]圖8是示出供應到圖5中示出的MG解碼器單元25A中的高電壓系統的電路的電源電位的示例的表格形式的圖。供應到高電壓系統的電路的電源電位根據操作模式(寫入、擦除和讀取)而不同。通過圖3中示出的升壓電路產生這些類型的電源電位。
[0124]參照圖5和圖8，MGBP解碼器54P的電平移位器511和高電壓與電路512被供應高側電源電位VMGBPP和低側電源電位VMGBPN。在寫入模式下，高側電源電位VMGBPP被設定為6.4V至IIV的正的高電壓。MGBN解碼器54N的電平移位器521和高電壓邏輯電路522被供應高側電源電位VMGBNP和低側電源電位VMGBNN。在擦除模式下，低側電源電位VMGBNN被設定為-3.3V至-8.0V的負的高電壓。
[0125]參照圖6和圖8，MGP解碼器53P的電平移位器531和高電壓與電路532被供應高側電源電位VMGPP和低側電源電位VMGPN。在寫入模式下，高側電源電位VMGPP被設定為6.4V至IIV的正的高電壓。MGN解碼器53N的電平移位器541和高電壓邏輯電路542被供應高側電源電位VMGNP和低側電源電位VMGNN。在擦除模式下，低側電源電位VMGNN被設定為-3.3V至-8.0V的負的高電壓。
[0126]參照圖7和圖8，MGG解碼器53G的電平移位器551和高電壓邏輯電路552被供應高側電源電位VMGGP和低側電源電位VMGGN。在寫入模式下，高側電源電位VMGGP被設定為6.4V至11V的正的高電壓。在擦除模式下，低側電源電位VMGGN被設定為-3.3V至-8.0V的負的高電壓。
[0127][電平移位器511的構造的示例]
[0128]圖9是示出圖5中示出的電平移位器511的構造的示例的電路圖。參照圖9，電平移位器511包括0103(互補型^)3)鎖存電路5111、匪03晶體管1^12-1附5和作為輸出緩沖器的CMOS 反相器5112和5113。
[0129]CMOS鎖存電路5111耦合在被供應高電源電位VMGBPP的高側電源節點ND 10和被供應高電源電位VMGBPN的低側電源節點NDl I之間。CMOS鎖存電路5111包括由PMOS晶體管MPlO和匪OS晶體管MNlO構成的CMOS反相器以及由PMOS晶體管MPl I和匪OS晶體管MNl I構成的CMOS反相器。CMOS鎖存電路5111具有其中這些CMOS反相器的各輸出耦合到另一側的CMOS反相器的輸入的構造。互補數據被保持在晶體管MPlO和MNlO的耦合節點ND12和晶體管MPll和麗11的耦合節點ND13。
[0130]NMOS晶體管麗14經由NMOS晶體管麗12耦合在電源節點NDl I和耦合節點ND12之間，NMOS晶體管麗15經由NMOS晶體管麗13耦合在電源節點NDl I和耦合節點ND12之間。互補輸入信號INPI和INNl被輸入晶體管MNl4和MNl 5的柵極。如圖5中具體說明的，低電壓預解碼信號PRMGBL及其反轉邏輯電平的信號或低電壓預解碼信號PRMGBU及其反轉邏輯電平的信號被作為輸入信號INPl和INNl輸入。通過將輸入信號INPl和INNl的邏輯電平反轉而得到的信號被保持在耦合節點NDl 2和NDl 3。
[0131 ] NMOS晶體管麗12耦合在NMOS晶體管麗14和耦合節點ND12之間，匪OS晶體管麗13耦合在NMOS晶體管麗15和耦合節點ND13之間。公共切斷信號ENP被輸入到晶體管麗12和麗13的柵極。當切斷信號ENP從H電平變成L電平時，輸入信號INPl和INNl到耦合節點ND12和ND13的輸入被切斷。
[0132] CMOS反相器5112包括串聯耦合在電源節點NDlO和NDll之間的PMOS晶體管MP16和WOS晶體管麗16XM0S反相器5112將保持在耦合節點ND12的信號的邏輯電平反轉，并且將它作為輸出信號OUT I輸出。
[0133]CMOS反相器5113包括串聯耦合在電源節點NDlO和NDll之間的PMOS晶體管MP17和NMOS晶體管MNl7。CMOS反相器5113將保持在耦合節點NDl 3的信號的邏輯電平反轉。在圖5中示出的電路中，CMOS反相器5113的輸出節點NCl開路;然而，為了均衡耦合節點ND 12和ND 13的負載，設置CMOS反相器5113。
[0134]接下來，說明電平移位器511的操作。在施加到電源節點ND1和ND 11的電壓的絕對值處于低電平(VDD電平)的狀態下，輸入VDD電平的互補輸入信號INPl和INNl。通過在此刻將切斷信號ENP設定為H電平，輸入信號INPl和INNl的反轉邏輯電平的信號的被輸入到CMOS鎖存電路5111，并且被保持在耦合節點NDl 2和NDl 3。
[0135]隨后，通過將切斷信號ENP改變為L電平，實現輸入信號INPl和INNl被鎖存于CMOS鎖存電路5111的狀態。在這種狀態下，施加到電源節點M)10和NDl I的電位變成所需值(VMGBPP、VMGBPN)。例如，在進行寫入的過程中，電源節點ND 1的電位升高至進行寫入所必需的電源電位VMGBPP ο開始時，低側電源節點ND 11的電位可被供應電源電位VMGBPN，或者可按照高側電源節點NDlO的施加電壓的升高而升高。結果，當輸入信號INPl處于H電平時，高側電源電位VMGBPP被作為輸出信號OUTl輸出，當輸入信號INPl處于L電平時，低側電源電位VMGBPN被作為輸出信號OUTI輸出。
[0136]圖5的電平移位器521對應于圖9中示出的電路，在該電路中，電源電位VMGBNP和VMGBNN被分別輸入到電源節點ND 1和ND 11，切斷信號ENN被輸入到NMOS晶體管MNl 2和麗13的柵極。輸入信號INPl和INNl對應于預解碼信號PRMGBL及其反轉邏輯電平的信號、或預解碼信號PRMGBU及其反轉邏輯電平的信號、或反轉控制信號ENOR及其反轉邏輯電平的信號。當反轉控制信號ENOR處于H電平時，前兩個輸入信號在邏輯電平被反轉之后進行輸入。
[0137]圖6中示出的電平移位器531對應于圖9中示出的電路，在該電路中，電源電位VMGPP和VMGPN被分別輸入到電源節點ND 1和ND 11。此外，輸入信號I NP I和INNI對應于預解碼信號PRMGU及其反轉邏輯電平的信號、或預解碼信號PRMGL及其反轉邏輯電平的信號。
[0138]圖6中示出的電平移位器541對應于圖9中示出的電路，在該電路中，電源電位VMGNP和VMGNN被分別輸入到電源節點NDlO和NDll，切斷信號ENN被輸入到匪OS晶體管麗12和麗13的柵極。此外，輸入信號INPl和INNl對應于預解碼信號PRM⑶及其反轉邏輯電平的信號、或預解碼信號PRMGL及其反轉邏輯電平的信號、或反轉控制信號ENOR及其反轉邏輯電平的信號。當反轉控制信號ENOR處于H電平時，前兩個輸入信號在邏輯電平被反轉之后進行輸入。
[0139]圖7中示出的電平移位器551對應于圖9中示出的電路，在該電路中，電源電位VMGGP和VMGGN被分別輸入到電源節點NDlO和NDll，切斷信號ENN被輸入到匪OS晶體管麗12和MNl 3的柵極。。輸入信號INPI和INNl與圖6中示出的電平移位器541的情況相同。
[0140][高電壓與電路512的構造的示例]
[0141]圖10是示出圖5中示出的高電壓與電路512的構造的示例的電路圖。除了以下幾點夕卜，在低電壓系統的電源電位VDD的情況下，高電壓與電路512具有和與電路相同的構造。第一個不同之處在于，電源電位VMGBPP被施加到高側電源節點ND20，電源電位VMGBPN被施加到低側電源節點ND21。第二個不同之處在于，高電壓與電路512由高耐壓CMOS器件構成。具體地講，高電壓與電路512包括與非電路5121和反相器5122。
[0142]與非電路5121包括相互并聯耦合在高側電源節點ND20和中間節點ND22之間的PMOS晶體管MP20和MP21和相互串聯耦合在中間節點ND22和底側電源節點ND21之間的匪OS晶體管MN21和MN20。晶體管MP20和MN20的柵極耦合到第一輸入節點ND23，晶體管MP21和MN21的柵極耦合到第二輸入節點ND24。在圖5中示出的示例中，兩個對應電平移位器511輸出的高電壓預解碼信號PRMGBPL和PRMGBPU被分別輸入到輸入節點ND23和ND24。
[0143]反相器5122包括相互串聯耦合在電源節點ND20和ND21之間的PMOS晶體管MP25和NMOS晶體管麗25。反相器5122將通過將中間節點ND22處的電壓信號的邏輯電平反轉而得到的信號輸出到圖5中說明的對應MG驅動器組70的高側電源線MGBP。
[0144]圖6中示出的高電壓與非電路532對應于圖10中示出的電路，在該電路中，電源電位VMGPP和VMGPN被分別輸入到電源節點ND20和ND21，預解碼信號PRMGPL和PRMGPU被分別輸入到輸入節點ND23和ND24。此外，圖6中示出的高電壓與非電路532沒有設置反相器5122或者設置串聯耦合的兩級反相器5122。在這種情況下，與非電路5122的中間節點ND22或與非電路512 2的輸出節點耦合到對應控制信號線MGP。
[0145][異或門520的構造的示例]
[0146]圖11是示出圖5中示出的異或門520的構造的示例的電路圖。參照圖11，異或門520包括反相器700、由PMOS晶體管MP30和匪OS晶體管MN30構成的傳輸門TMGl、由PMOS晶體管MP31和匪OS晶體管麗31構成的傳輸門TMG2。在輸入節點ND30和輸出節點ND31之間，設置經過傳輸門TMGl的第一路徑和經過反相器700和傳輸門TMG2的第二路徑。
[0147]在上述構造中，反轉控制信號ENOR被輸入到晶體管MP30和MN31的柵極，通過將反轉控制信號ENOR的邏輯電平反轉而得到的控制信號/ENOR被輸入到晶體管MP31和MN30的柵極。因此，當反轉控制信號ENOR處于H電平時，傳輸門TMGl被設定為截止狀態并且傳輸門TMG2被設定為導通狀態。當反轉控制信號ENOR處于L電平時，傳輸門TMGl被設定為導通狀態并且傳輸門TMG2被設定為截止狀態。結果，當反轉控制信號ENOR處于H電平時，輸出信號0UT3的邏輯電平變成輸入信號IN3的反轉邏輯電平，當反轉控制信號ENOR處于L電平時，輸出信號0UT3的邏輯電平變成與輸入信號IN3的邏輯電平相同。
[0148]圖6和圖7中示出的異或門540和550的構造與圖11中示出的電路構造相同。
[0149][高電壓邏輯電路522的構造的示例]
[0150]圖12是示出圖5中示出的高電壓邏輯電路522的構造的示例的電路圖。高電壓邏輯電路522由高耐壓CMOS器件構成，并且在向高側電源節點ND45供應的高電源電位VMGBNP和向低側電源節點ND46供應的高電源電位VMGBNN進行供應時進行操作。
[0151]高電壓邏輯電路522設置有三個輸入節點ND47、ND48和ND49。兩個對應的電平移位器521輸出的高電壓預解碼信號PRMGBNU和PRMGBNL被分別輸入到輸入節點ND47和ND48。從對應的電平移位器5 21輸出的高電壓反轉控制信號HVENOR被輸入到輸入節點ND49。高電壓邏輯電路522的輸出節點耦合到MG驅動器電路24的對應低側電源線MGBN。
[0152]具體地講，高電壓邏輯電路522包括與非/或非電路5221和CMOS反相器5222。與非/或非電路5221包括PMOS晶體管MP40-MP44和NMOS晶體管MN40-MN44。晶體管MP40和MP41依次串聯耦合在高側電源節點ND45和中間節點ND40之間。晶體管MP42與晶體管MP41并聯耦合。晶體管MP43和MP44依次串聯耦合在高側電源節點ND45和中間節點ND40之間，與晶體管MP40和MP41的整體并聯耦合。類似地，晶體管MN40和MN41依次串聯耦合在低側電源節點ND46和中間節點ND40之間。晶體管麗42與晶體管麗41并聯耦合。晶體管MN43和MN44依次串聯耦合在低側電源節點ND46和中間節點ND40之間，并且與晶體管MN40和MN41的整體并聯耦合。
[0153]輸入節點ND47耦合到晶體管MP41、MP43、MN41和MN43的柵極。輸入節點ND48耦合到晶體管MP42、MP44、MN42和MN44的柵極。輸入節點ND49耦合到晶體管MP40和MN40的柵極。
[0154]CMOS反相器5222包括串聯耦合在高側電源節點ND45和低側電源節點ND46之間的PMOS晶體管MP45和NMOS晶體管麗45XM0S反相器5222將通過將中間節點ND40處的電壓信號的邏輯電平反轉而得到的信號輸出到MG驅動器電路24的對應低側電源線MGBN。
[0155]接下來，說明高電壓邏輯電路522的操作。首先，說明高電壓反轉控制信號HVENOR處于L電平的情況。在這種情況下，PMOS晶體管MP40被設定為導通并且NMOS晶體管MN40被設定為截止。因此，由匪OS晶體管MN40、麗41和麗42構成的電路部分5224停止發揮作用。另一方面，與非/或非電路5221的其它部分發揮作用。因此，與非/或非電路5221作為輸出尚電壓預解碼信號PRMGBNU和PRMGBNL的與非運算結果的與非電路操作，整個高電壓邏輯電路522作為與電路操作。
[0156]當高電壓反轉控制信號HVENOR處于H電平時，PMOS晶體管MP40被設定為截止并且NMOS晶體管麗40被設定為導通。因此，由PMOS晶體管MP40、MP41和MP42構成的電路部分5223停止發揮作用。另一方面，與非/或非電路5221的其它部分發揮作用。因此，與非/或非電路5221作為輸出高電壓預解碼信號PRMGBNU和PRMGBNL的或非運算結果的或非電路操作，整個高電壓邏輯電路522作為或電路操作。
[0157]如上所述，根據高電壓反轉控制信號HVENOR的邏輯電平是L電平還是H電平，高電壓邏輯電路522可切換其功能，以便作為輸出高電壓預解碼信號PRMGBNU和PRMGBNL的與邏輯的與電路操作，或者作為輸出或邏輯的或電路操作。
[0158]圖6中示出的高電壓邏輯電路542對應于圖12中示出的電路，在該電路中，電源電位VMGNP和VMGNN被分別輸入到電源節點ND45和ND46，預解碼信號PRMGNU和PRMGNL被分別輸入到輸入節點ND47和ND48。此外，圖6中示出的高電壓與非電路532沒有設置反相器5222或者設置串聯耦合的兩級反相器5222。在這種情況下，與非/或非電路5221的中間節點ND40或后一反相器5222的輸出節點耦合到對應的控制信號線MGN。
[0159]圖7中示出的高電壓邏輯電路552對應于圖12中示出的電路，在該電路中，電源電位VMGGP和VMGGN被分別輸入到電源節點ND45和ND46，預解碼信號PRMG⑶和PRMGGL被分別輸入到輸入節點ND47和ND48。此外，圖7中示出的高電壓與非電路552沒有設置反相器5222或者設置串聯耦合的兩級反相器5222。在這種情況下，與非/或非電路5221的中間節點ND40或后一反相器5222的輸出節點耦合到對應的控制信號線MGG。
[0160][MG解碼器單元的操作一寫入]
[0161]接下來，說明圖5中示出的MG解碼器單元25A的操作。首先，說明將數據寫入存儲器單元MC的操作。
[0162](操作的概況)
[0163]圖13是在進行寫入的過程中的選擇/未選擇的存儲器單元的偏置狀態的示意圖。參照圖5和圖13，首先，說明由MGBP/MGBN解碼器54對塊BK的選擇。預解碼器480L和480U 二者輸出H電平(“I”)的信號作為對應于選擇的塊BK的預解碼信號PRMGBL和PRMGBU。由于在進行寫入的過程中的反轉控制信號ENOR處于L電平，因此這些預解碼信號PRMGBL和PRMGBU的邏輯電平沒有被異或門520反轉。此外，在進行寫入的過程中，高電壓邏輯電路522作為與電路操作。
[0164]因此，在MG驅動器電路24中，高電壓與電路512的高側電源電位VMGBPP(例如，如圖8中所示的6.4V至11V)被施加到對應于選擇的塊BK的高側電源線MGBP。在MG驅動器電路24中，高電壓邏輯電路522的高側電源電位VMGBNP(例如，如圖8中所示的3.5V)被施加到對應于選擇的塊BK的低側電源線MGBN。
[0165]另一方面，對應于未選擇的塊BK的預解碼信號PRMGBL和PRMGBU中的至少一個變成L電平(“O”)。因此，在MG驅動器電路24中，施加到高電壓與電路512的低側電源電位VMGBPN(例如，如圖8中所示的3.5V)被供應到對應于未選擇的塊BK的高側電源線MGBP。在MG驅動器電路24中，施加到高電壓邏輯電路522的低側電源電位VMGBNN(例如，如圖8中所示的1.5V)被供應到對應于未選擇的塊BK的低側電源線MGBN。
[0166]接下來，說明各塊BK的存儲器柵極線MGL的選擇。下面，為了簡便的緣故，假設設置圖7中示出的MGG解碼器53G取代MGP/MGN解碼器53，并且設置控制信號線MGG取代控制信號線MGP和MGN。對應于選擇的存儲器柵極線MGL(選擇的單元)的預解碼信號PRMGL和PRMGU處于H電平，在進行寫入的過程中，圖7中示出的高電壓邏輯電路552作為與非電路操作。因此，處于L電平的信號，也就是說，圖7中示出的高電壓邏輯電路522的低側電源電位VMGGN(例如，如圖8中示出的3.5V)被供應到對應于選擇的單元的控制信號線MGG。
[0167]另一方面，對應于未選擇存儲器柵極線MGL(未選擇的單元)的預解碼信號PRMGL和PRMGU中的至少一個處于L電平，在進行寫入的過程中，圖7中示出的高電壓邏輯電路552作為與非電路操作。因此，處于H電平的信號，也就是說，圖7中示出的高電壓邏輯電路522的高側電源電位VMGGP (例如，如圖8中示出的6.4V至11V)被供應到對應于未選擇的單元的控制信號線MGG。
[0168]根據以上內容，(A)高側電源線MGBP的電位VMGBPP(例如，6.4V至11V)被施加到選擇的塊BK中的選擇的存儲器柵極線(也就是說，寫入目標的存儲器單元的存儲器柵極MG);(B)低側電源線MGBN的電位VMGBNP (例如，3.5V)被施加到選擇的塊BK中的未選擇的存儲器柵極線。
[0169]另一方面，對應于未選擇的塊BK的高側電源線MGBP的電位VMGBPN(例如，3.5V)和低側電源線MGBN的電位VMGBNN(例如，1.5V)低于控制信號線MGG供應的L電平電位VMGGN(例如，3.5V)(也就是說，一直處于H電平)。因此，(C)(D)與存儲器柵極線MGL的選擇(L電平)/未選擇(H電平)無關，低側電源線MGBN的電位VMGBNN(例如，1.5V)被施加到未選擇的塊BK的存儲器柵極線。
[0170](操作的具體示例)
[0171]下文中，參照圖5和圖14至圖16，說明在進行寫入的過程中MG解碼器單元25A的操作順序的具體示例。在圖14至圖16中，假設MGBP/MGBN解碼器54的輸入地址ADDB [ 5:0 ]在時間TO變成00H。
[0172]圖14是在進行寫入的過程中與圖5中示出的MGBP解碼器54P相關的信號的時序圖。參照圖5和圖14，在時間TO，輸入地址ADDB [5:0]變成OOH，下地址側的預解碼器480L選擇預解碼信號PRMGBL[0]，上地址側的預解碼器480U選擇預解碼信號PRMGBU[0]。不選擇其它預解碼信號PRMGBU 7: I ]和PRMGBU[ 7:1 ]。在進行寫入的過程中，全選信號ASEL未激活。
[0173]在這個時間TO，當前供應到電平移位器511和高電壓與電路512的高側電源電位VMGBPP是5.5V，低側電源電位VMGBPN是3.5V。因此，在電平轉換之后的高電壓預解碼信號PRMGBPU[0]和PRMGBPL[0]的電壓是大約5.5V，其它高電壓預解碼信號PRMGBPU[7:1]和PRMGBPL[7:1]的電壓是大約3.5V。
[0174]在這個時間T0，當前供應到電平移位器511的切斷信號ENP是大約5.5V(H電平)。因此，內置CMOS鎖存電路5111沒有被鎖存，但電平移位器511的輸出信號根據預解碼信號PRMGBL和PRMGBU的選擇/未選擇而變化。
[0175]由高電壓與電路512執行高電壓預解碼信號PRMGBPU和PRMGBPL的與運算，根據計算結果的電壓被供應到高側電源線MGBP[63:0]。因此，只有與被輸入高電壓預解碼信號PRMGBPU[0]和PRMGBPL[0]的高電壓與電路512耦合的高側電源線MGBP[0]的電壓變成大約
5.5V(VMGBPP)，并且其它高側電源線MGBP[63:1 ]的電壓變成大約3.5V(VMGBPN)。
[0176]接下來，在時間T2，切斷信號ENP從H電平(大約5.5V)變成L電平(大約3.5V)。因此，電平移位器511的輸入信號被切斷，實現數據被鎖存到內置CMOS鎖存電路5111的狀態。
[0177]隨后，從時間T3至時間T4，供應到電平移位器511和高電壓與電路512的高側電源電位VMGBPP從大約5.5V升至大約6.4V-1IV即能夠進行寫入的存儲器柵極電壓。低側電源電位VMGBPN保持大約3.5V。隨著電源電位的這個變化，選擇的高電壓預解碼信號PRMGBPU[O ]和PRMGBPL[0]從大約5.5V升至6.4V-11V。其它未選擇的高電壓預解碼信號PRMGBPU[7:1]和PRMGBPL [ 7:1 ]保持大約3.5V。結果，選擇的高側電源線MGBP [ O ]的電位從大約5.5V升至
6.4V-1 lV(VMGBPP)，其它未選擇的高側電源線MGBP[63:1 ]的電位是大約(VMGBPN)3.5V。
[0178]圖15是在進行寫入的過程中與圖5中示出的MGBN解碼器54N相關的信號的時序圖。參照圖5和圖15，在時間TO，輸入地址ADDB [5:0]變成OOH，下地址側的預解碼器480L選擇預解碼信號PRMGBL[0]，上地址側的預解碼器480U選擇預解碼信號PRMGBU[0]。不選擇其它預解碼信號PRMGBL[7:1]和PRMGBU[7:1]。在進行寫入的過程中，反轉控制信號ENOR未激活。
[0179]在這個時間TO，當前供應到電平移位器521和高電壓邏輯電路522的高側電源電位VMGBNP是3.5V，低側電源電位VMGBNN是0V。因此，在電平轉換之后的高電壓預解碼信號PRMGBNU [ O ]和PRMGBNL [ O ]的電壓是大約3.5V，其它未選擇的高電壓預解碼信號PRMGBNU [ 7:1 ]和PRMGBNL[ 7:1 ]的電壓變成OV。
[0180]在這個時間T0，當前供應到電平移位器521的切斷信號ENN是大約3.5V(H電平)。因此，內置CMOS鎖存電路5111沒有被鎖存，但電平移位器521的輸出信號根據低電壓預解碼信號的選擇/未選擇而變化。
[0181]在高電壓邏輯電路522執行高電壓預解碼信號PRMGBNU和PRMGBNL的邏輯運算之后，根據邏輯運算結果的電壓被供應到低側電源線MGBN[63:0]。因此，只有與被輸入高電壓預解碼信號PRMGBNU [ O ]和PRMGBNL [ O ]的高電壓邏輯電路52 2 (等同于與電路)耦合的低側電源線MGBN[0]的電壓變成大約3.5V(VMGBNP)，其它低側電源線MGBN[63:1 ]的電壓變成OV(VMGBNN) ο
[0182]接下來，在時間T2，切斷信號ENN從H電平(3.5V)變成L電平(OV)。因此，電平移位器521的輸入信號被切斷，實現數據被鎖存到內置CMOS鎖存電路5111的狀態。
[0183]隨后，從時間T3至時間T4，供應到電平移位器521和高電壓邏輯電路521的低側電源電位VMGBNN從OV升至大約1.5V。高側電源電位VMGBNP保持大約3.5V。隨著電源電位的這個變化，選擇的高電壓預解碼信號PRMGBNU[0]和PRMGBNL[0]保持大約3.5V。然而，其它未選擇的高電壓預解碼信號PRMGBNU[7:1]和PRMGBNL[7:1]從OV升至大約1.5V。結果，選擇的低側電源線MGBN[ O ]的電位保持大約3.5V(VMGBNP);然而，未選擇的低側電源線MGBN[ 63:1 ]的電位從OV升至大約1.5V(VMGBNN)。
[0184]圖16是在進行寫入的過程中與圖7中示出的MGG解碼器相關的信號的時序圖。如圖16中所示，對應于選擇的塊的MG驅動器電路24的電源線MGBP [ O ]和MGBN [ O ]的電位的波形和對應于未選擇的塊的MG驅動器電路24的電源線MGBP[ I]和MGBN[ I]的電位的波形與圖14和圖15中示出的波形相同。MG驅動器的柵極驅動的控制信號線MGG[0]在時間TO之后處于選擇狀態(L電平)，其它控制信號線MGG[1]-MGG[N-1]在時間TO之后處于未選擇狀態(H電平)。在時間T4之后進行寫入操作時，選擇的控制信號線MGG [ O ]的電位變成VMGGN(3.5V)，未選擇的控制信號線MGG [ I ]的電位變成VMGGP (6.4V至11V)。
[0185]因此，至于選擇的塊ΒΚ[0]，高側電源線MGBP[0]的電位VMGBPP(6.4V至11V)在時間T4之后被施加到選擇的存儲器柵極線MGL [ O ]。低側電源線MGBN[ O ]的電位VMGBNP (3.5V)在時間T4之后被施加到未選擇的存儲器柵極線MGL[ I ]。
[0186]另一方面，至于未選擇的塊BK[I ]，在時間T4之后，高側電源線MGBP[ I ]的電位變成VMGBPN(3.5V)，低側電源線MGBN[ I ]的電位變成VMGBNN(1.5V)。這些電位低于選擇的控制信號線MGG的電位VMGGN (3.5 V )，同時，它們低于未選擇的控制信號線MGG [ I ]的電位VMGGP(6.4V至IIV)。因此，在時間T4之后，未選擇的存儲器柵極線MGL[I]的電位和選擇的存儲器柵極線MGL[0]的電位二者變成等于低側電源線MGBN[ I ]的電位VMGBNN( 1.5V)。結果，在時間T4之后，施加到各存儲器單元的存儲器柵極MG的電壓與圖13的情況相同。
[0187][MG解碼器單元的操作一擦除]
[0188]接下來，說明在進行擦除的過程中圖5中示出的MG解碼器單元25A的操作。
[0189](操作的概況)
[0190]圖17是在進行擦除的過程中的選擇/未選擇的存儲器單元的偏置狀態的示意圖。參照圖5和圖17，首先，說明MGBP/MGBN解碼器54選擇塊BK。預解碼器480L和480U 二者輸出H電平(“I”)的信號作為對應于選擇的塊BK的預解碼信號PRMGBL和PRMGBU。由于在進行擦除的過程中的反轉控制信號ENOR處于H電平，因此這些預解碼信號PRMGBL和PRMGBU的邏輯電平被異或門520反轉，全都變成L電平(“O”)。在進行擦除的過程中，高電壓邏輯電路522作為或電路操作。
[0191]這里，在進行擦除的過程中，全選信號ASEL被激活；因此，高電壓與電路512的輸出一直變成H電平。因此，供應到高電壓與電路512的高側電源電位VMGBPP (例如，如圖8中所示的1.5V)被施加到MG驅動器電路24的全部高側電源線MGBP[63:0](與選擇/未選擇無關)。
[0192]另一方面，在MG驅動器電路24中，供應到高電壓邏輯電路522的低側電源電位VMGBNN(例如，如圖8中所示的-3.3V至-8.0V)被施加到對應于選擇的塊BK的低側電源線MGBN。供應到高電壓邏輯電路522的高側電源電位VMGBNP(例如，如圖8中所示的1.5V)被施加到對應于未選擇的塊BK的低側電源線MGBN。
[0193]接下來，說明各塊BK的存儲器柵極線MGL的選擇。下面，為了簡便的緣故，假設設置圖7中示出的MGG解碼器53G取代MGP/MGN解碼器53并且設置控制信號線MGG取代控制信號線MGP和MGN。對應于選擇的存儲器柵極線MGL(選擇的單元)的預解碼信號PRMGL和PRMGU處于H電平;然而，這些預解碼信號PRMGL和PRMGU被圖7中示出的異或門550反轉成L電平。在進行擦除的過程中，圖7中示出的高電壓邏輯電路552作為或非電路操作。因此，處于H電平的信號，也就是說，圖7中示出的高電壓邏輯電路522的高側電源電位VMGGP(例如，如圖8中示出的1.5V)被施加到對應于選擇的單元的控制信號線。
[0194]另一方面，對應于未選擇的存儲器柵極線MGL(未選擇的單元)的預解碼信號PRMGL和PRMGU中的至少一個處于L電平。然而，由于這些預解碼信號PRMGL和PRMGU被圖7中示出的異或門550反轉，因此其中至少一個變成H電平。在進行擦除的過程中，圖7中示出的高電壓邏輯電路552作為或非電路操作。因此，處于L電平的信號，也就是說，圖7中示出的高電壓邏輯電路522的低側電源電位VMGGN(例如，如圖8中示出的-3.3V至-8.0V)被施加到對應于未選擇的單元的控制信號線MGG。
[0195]根據以上內容，(A)低側電源線MGBN的電位VMGBNN (例如，_3.3 V至-8.0 V)被施加到選擇的塊BK中的存儲器柵極線MGL(也就是說，擦除目標的存儲器單元的存儲器柵極MG);(B)高側電源線MGBP的電位VMGBPP (例如，1.5V)被施加到選擇的塊BK中的未選擇的存儲器柵極線MGL。
[0196]另一方面，對應于未選擇的塊BK的高側電源線MGBP的電位VMGBPP(例如，1.5V)和對應于未選擇的塊BK的低側電源線MGBN的電位VMGBNP(例如，1.5V)被相等地設定。因此，(D)與控制信號線MGG的選擇/未選擇無關，對應于未選擇的塊BK的所有存儲器柵極線MGL被設定為未選擇，在圖8的示例中，電壓被設定為1.5V。在進行擦除的過程中的未選擇的塊BK中，不存在選擇的存儲器單元的狀態，也就是說，圖17的(C)。
[0197](操作的具體示例)
[0198]下文中，參照圖5和圖18至圖20，說明在進行擦除的過程中MG解碼器單元25A的操作順序的具體示例。在圖18至圖20中，在時間TO，假設MGBP/MGBN解碼器54的輸入地址ADDB[5:0]變成 00H。
[0199]圖18是在進行擦除的過程中與圖5中示出的MGBP解碼器54P相關的信號的時序圖。參照圖5和圖18，在時間TO，輸入地址ADDB [5:0]變成OOH，下地址側的預解碼器480L選擇低電壓預解碼信號PRMGBL[0]，上地址側的預解碼器480U選擇低電壓預解碼信號PRMGBU[0]。不選擇其它低電壓預解碼信號PRMGBL[ 7:1 ]和PRMGBU[ 7:1 ]。
[0200]在進行擦除的過程中，當前供應到電平移位器511和高電壓與電路512的高側電源電位VMGBPP固定是1.5V，低側電源電位VMGBPN固定是OV。因此，在時間TO，在電平轉換之后的高電壓預解碼信號PRMGBPU[0]和PRMGBPL[0]的電壓是大約1.5V，其它未選擇的高電壓預解碼信號PRMGBPU[7:1]和PRMGBPL[7:1]的電壓變成OV。
[0201]在這個時間T0，當前供應到電平移位器511的切斷信號ENP是大約3.5V(H電平)。因此，內置CMOS鎖存電路5111沒有被鎖存，但電平移位器511的輸出信號根據預解碼信號PRMGBL和PRMGBU的選擇/未選擇而變化。
[0202]接下來，在時間Tl，全選信號ASEL被激活。因此，與預解碼信號PRMGBU和PRMGBL的邏輯電平無關，高電壓預解碼信號PRMGBPU和PRMGBPL全都變成H電平(1.5V)。由高電壓與電路512執行高電壓預解碼信號PRMGBPU和PRMGBPL的與運算，與運算結果被輸出到MG驅動器電路24的高側電源線MGBP[63:0]。結果，所有高側電源線MGBP[63:0]的電壓被設定為VMGBPP(1.5V)ο
[0203]接下來，在時間T2，切斷信號ENP從H電平(大約3.5V)變成L電平(大約0V)。因此，電平移位器511的輸入信號被切斷，實現數據被鎖存到內置CMOS鎖存電路5111的狀態。
[0204]隨后，供應到電平移位器511和高電壓與電路512的高側電源電位VMGBPP沒有變化。因此，MG驅動器電路24的全部高側電源線MGBP[63:0]的電壓保持VMGBPP( 1.5V)。
[0205]圖19是在進行擦除的過程中與圖5中示出的MGBN驅動器54N相關的信號的時序圖。參照圖5和圖19，在時間TO，輸入地址ADDB [5:0]變成OOH，下地址側的預解碼器480L選擇低電壓預解碼信號PRMGBL[0]，上地址側的預解碼器480U選擇低電壓預解碼信號PRMGBU[0]。不選擇其它預解碼信號PRMGBL[ 7:1 ]和PRMGBU[ 7:1 ]。
[0206]在這個時間T0，當前供應到電平移位器521和高電壓邏輯電路522的高側電源電位VMGBNP是1.5V，低側電源電位VMGBNN是0V。因此，在電平轉換之后的高電壓預解碼信號PRMGBNU[O]和PRMGBNL[O]的電壓是大約I.5V，其它未選擇的高電壓預解碼信號PRMGBNU[7:1 ]和PRMGBNL[ 7:1 ]的電壓變成OV。
[0207]在這個時間T0，當前供應到電平移位器521的切斷信號ENN是大約3.5V(H電平)。因此，內置CMOS鎖存電路5111沒有被鎖存，但電平移位器521的輸出信號根據預解碼信號PRMGBL和PRMGBU的選擇/未選擇而變化。
[0208]在接下來的時間Tl，反轉控制信號ENOR被激活。因此，異或門520將預解碼信號PRMGBU和PRMGBL的邏輯電平反轉。結果，只有選擇的高電壓預解碼信號PRMGBNU[0]和PRMGBNL[0]變成L電平(電位￥1\?^顯:0￥)，其它未使用的高電壓預解碼信號?1??^順[7:1]和PRMGBNLt 7:1 ]變成H電平(電位VMGBNP:1.5V)。
[0209]當反轉控制信號ENOR被激活時，高電壓邏輯電路522作為或門操作。因此，只有被輸入選擇的高電壓預解碼信號PRMGBNU[ O ]和PRMGBNL [ O ]的高電壓邏輯電路522將低側電源電位VMGBnn(OV)輸出到對應的電源線MGBN[0]。其它高電壓邏輯電路522將高側電源電位VMGBNP (1.5V)輸出到對應的電源線MGBN [ O ]。
[0210]在接下來的時間T2，切斷信號ENN從H電平(3.5V)變成L電平(OV)。因此，電平移位器521的輸入信號被切斷，實現數據被鎖存到內置CMOS鎖存電路5111的狀態。
[0211]隨后，從時間T3至時間T4，供應到電平移位器521和高電壓邏輯電路521的低側電源電位VMGBNN從OV降至存儲器柵極電壓-3.3V至-8.0V，以能夠進行擦除。高側電源電位VMGBNP保持在大約1.5V。隨著電源電位的這個變化，選擇的高電壓預解碼信號PRMGBNU[O ]和PRMGBNL[ O]降至大約-3.3V至-8.0V。然而，其它未選擇的高電壓預解碼信號PRMGBNU[7:1]和PRMGBNL[7:1]保持在大約1.5V不變。結果，選擇的低側電源線MGBN[O]降至大約-3.3V至-8.0V(VMGBnn)。與此相反，未選擇的低側電源線MGBN[63:1 ]保持在大約1.5V(VMGBNP)。
[0212]圖20是在進行擦除的過程中與圖7中示出的MGG解碼器53G相關的信號的時序圖。如圖20中所示，對應于選擇的塊的MG驅動器電路24的電源線MGBP[0]和MGBN[0]的電位的波形和對應于未選擇的塊的MG驅動器電路24的電源線MGBP[ I ]和MGBN[ I ]的電位的波形與圖18和圖19中示出的波形相同。MG驅動器的柵極驅動的控制信號線MGG[0]在時間TO之后處于選擇狀態(H電平)，其它控制信號線MGG[1]-MGG[N-1]在時間TO之后處于未選擇狀態(L電平)。在時間T4之后進行擦除操作時，選擇的控制信號線MGG[0]的電壓保持在1.5V。然而，未選擇的控制信號線MGG [ I ]的電壓降至-3.3V至-8.0V。
[0213]因此，至于選擇的塊BK[O]，低側電源線MGBN[O]的電位VMGBNN(-3.3V至-8.0V)在時間T4之后被施加到選擇的存儲器柵極線MGL [ O ]。高側電源線MGBP [ O ]的電位VMGBPP(I.5V)在時間T4之后被施加到未選擇的存儲器柵極線MGL[ I ]。
[0214]另一方面，至于未選擇的塊BK[ I ]，在時間T4之后，高側電源線MGBP [ I ]的電位VMGBPP(1.5V)和低側電源線MGBN[ I ]的電位VMGBNP(1.5V)在時間TI之后變得相等。因此，與控制信號線MGG的電位無關，存儲器柵極線MGL[O]-MGL[N-1 ]的各電壓變得等于1.5V，即，高側電源線MGBP[ I ]和低側電源線MGBN[ I ]的電壓。結果，在時間T4之后，施加到各存儲器單元的存儲器柵極MG的電壓與圖17的情況相同。
[0215][效果]
[0216]下文中，說明實施例1的效果。下面說明其中6位地址信號ADDB[5:0]輸入到圖5中示出的MGBN解碼器54N的情況或6位地址信號ADDG [5:0]輸入到圖6中示出的MGN解碼器53N或者圖7中示出的MGG解碼器53G的情況作為示例。在這種情況下，在相關技術的技術中，必須執行通過解碼整個6位而得到的VDD電平的64條解碼信號的電平轉換，從而需要64個電平移位器。相比于此，在實施例1中，只需要執行組合兩組八個預解碼信號和反轉控制信號ENOR的17條信號的電平轉換。因此，電平移位器所需的數量可減至17條。以這種方式，根據本實施例，可以減少具有相當大面積的電平移位器的數量。
[0217]這里，非易失性存儲器的解碼電路中的問題在于，必需輸出正和負的高電壓。具體地講，從圖5中示出的MGBN解碼器54N輸出到MG驅動器電路24的低側電源線MGBN的電壓可取正和負的高電壓。在諸如在進行寫入的過程中輸出電壓是正的高電壓的情況下，必需將選擇信號而非未選擇信號設定為高電壓。因此，選擇信號對應于H電平并且未選擇信號對應于L電平。在這種情況下，解碼預解碼信號的解碼電路必需采用與邏輯，以便當所有預解碼信號處于H電平時進行選擇。與此相反，當諸如在進行擦除的過程中輸出電壓是非的高電壓時，必需將選擇信號而非未選擇信號設定為低電壓。因此，選擇信號對應于L電平并且未選擇信號對應于H電平。在這種情況下，解碼預解碼信號的解碼電路必需采用或邏輯。
[0218]在實施例1中，通過在電平移位器521的前一級中設置異或門520并且在電平移位器521的后一級中設置高電壓邏輯電路522來解決上述問題。在這種情況下，基于反轉控制信號ENOR，控制異或門520和高電壓邏輯電路522的操作。具體地講，當負的高電壓被輸出到電源線MGBN時，異或門520將預解碼信號反轉。當正的高電壓被輸出到電源線MGBN時(當反轉控制信號ENOR處于L電平時)，高電壓邏輯電路522執行預解碼信號的與運算，并且當負的高電壓被輸出到電源線MGBN時(當反轉控制信號ENOR處于H電平時)，高電壓邏輯電路522執行預解碼信號的或運算。
[0219]從圖5中示出的MGBP解碼器54P輸出到MG驅動器電路24的高側電源線MGBP的電壓可只取正的高電壓。因此，在本情況下，只是必需設置高電壓與電路512來執行被電平移位器511轉換成高電壓的預解碼信號的與運算；因此，相比于低側電源線MGBN的情況，電路構造變得簡單。
[0220]下文中，更詳細地說明面積減小的效果。在圖5中示出的MGBN解碼器54N的情況下，如上所述，相關技術的技術中所需的64個電平移位器可減至17個。然而，在實施例中，需要額外的64個高電壓邏輯電路522。事實上，相比于電平移位器的電路面積，高電壓邏輯電路522的電路面積足夠小；因此，即使考慮額外增大高電壓邏輯電路522的電路面積，根據實施例I的非易失性存儲器占用的面積相比于相關技術的技術的對方占用的面積進一步減小。原因如下。
[0221]首先，MG解碼器單元25A不需要高速操作；因此，可以用大小最小的MOS晶體管形成幾乎所有部分。因此，可以用大小最小的12個MOS晶體管形成圖12中示出的高電壓邏輯電路522。相比于此，圖9中示出的電平移位器521需要相比于NMOS晶體管的柵極寬度增大PMOS晶體管的柵極寬度，以確保操作余量。另一方面，為了確保反轉余量，必需相比于鎖存電路部分中的PMOS晶體管，增強輸入部分中的MOS晶體管的驅動能力。以這種方式，電平移位器521由于構造不平衡而需要大小相當大的晶體管。
[0222]將參照圖9更具體地討論這一點。首先，當考慮電平移位器511(521)的反轉余量時，重要的是構成鎖存電路5111的PMOS晶體管MPlO和MPl I和輸入匪OS晶體管麗12、麗14、MNl 3和MNl 5的比率。在將鎖存電路5 111反轉時，施加到電平移位器的高側電源電位(VMGBPP、VMGBNP)處于VDD電平，低側電源電位(VMGBPN、VMGBNN)處于GND電平，輸入信號INP/INN是VDD-GND電平的信號。另一方面，構成電平移位器511 (521)的MOS晶體管是預期在高電壓下使用的厚膜MOS晶體管；因此，相比于以在VDD電壓下使用為前提的薄膜MOS晶體管，厚膜MOS晶體管的閾值電平高。在這種狀況下，NMOS晶體管表現出比PMOS晶體管弱的驅動能力。為此原因，在圖9中示出的示例中，當PMOS晶體管MPlO和MPll被設計成具有最小柵極寬度和最小柵極長度時，匪OS晶體管MN12、MN14、MN13和MN15需要放大柵極寬度，以提高驅動能力。這是因為不然就會變得不可以將鎖存電路反轉。
[0223]小型化進展越大且VDD電平減小越多，NMOS晶體管的驅動能力變得越弱。因此，PMOS晶體管與匪OS晶體管的比率往往會進一步增大。例如，當假設匪OS晶體管的大小必須放大成PMOS晶體管的大小的4倍時，對于為I的PMOS晶體管MPlO和MPll的柵極寬度，必須將NMOS晶體管麗12、麗14、麗13和麗15的柵極寬度設定為8。
[0224]接下來，當考慮電平移位器的穩定性時，至于構成鎖存電路5111的晶體管，期望將PMOS晶體管MPlO和MPll的能力與匪OS晶體管麗10和MNll的能力保持幾乎恒定。一般來講，WOS晶體管的驅動能力大致是PMOS晶體管的驅動能力的兩倍。因此，一般將PMOS晶體管的柵極寬度設定為大致是NMOS晶體管的柵極寬度的兩倍。然而，在圖9中示出的電平移位器511(521)的情況下，當PMOS晶體管MPlO和MPlI的柵極寬度被放大時，輸入NMOS晶體管麗12、MN14、MN13和MN15的柵極寬度必須進一步放大。因此，通過均衡柵極寬度并且將NMOS晶體管的柵極長度設定為是PMOS晶體管的柵極長度的兩倍，得到更好的面積效率。在圖9的示例中，當PMOS晶體管MPO和MPl的柵極長度被設定為I時，NMOS晶體管MNO和MNl的柵極長度被設定為2。
[0225]為了使電平移位器511和521的交叉耦合節點ND12和ND13處的負載恒定，必需分別將CMOS反相器5112(晶體管MP16和MN16)和CMOS反相器5113(晶體管MP7和MN7)添加到節點ND12和ND13。然而，如果構成這些CMOS反相器的晶體管MP16、MN16、MP17和MN17的大小極小，就沒有什么關系。
[0226]在上述示例中，當高電壓邏輯電路522的大小和電平移位器511(521)的大小只是源自柵極寬度/柵極長度之比時，變成下面的情況。
[0227]第一，至于高電壓邏輯電路522，晶體管MP40-MP44、麗40-MN44中的每一個的柵極寬度/柵極長度之比是I。因此，總大小變成10 (在評估大小時將由晶體管MP45和MN45構成的緩沖器排除在外，因為在根據相關技術的技術的構造中，它們也是必需的。)
[0228]接下來，至于電平移位器511和512，晶體管MPlO和MPll中的每一個的柵極寬度/柵極長度之比是I，晶體管MNlO和MNll中的每一個的柵極寬度/柵極長度之比是2。晶體管麗12-MN15中的每一個的柵極寬度/柵極長度之比是8，晶體管MP16、MP17、MN16和MN17中的每一個的柵極寬度/柵極長度之比是I。因此，總大小變成42。盡管在圖9中未示出，但會出現以下情況:從可靠性的觀點來看，需要用額外元件來弛豫耐壓并且必需使交叉耦合部分的MOS晶體管的柵極長度大于最小值。因此，電平移位器的電路面積變得更加大。
[0229]根據以上討論，假設面積比是電平移位器511和512的面積是高電壓邏輯電路522的面積的5倍。然后，基于一個高電壓邏輯電路522的面積，根據相關技術的技術的64個電平移位器的面積是64X5 = 320。與此相反，根據實施例1的電平移位器和高電壓邏輯電路522的面積變成17X5+64X1 = 149。因此，相比于相關技術的技術的情況，實施例1的情況下的面積效率大超過兩倍。
[0230]作為更具體的示例，下面檢驗行方向上的4k位X列方向上的4k位的8M字節閃存模塊的情況。在本情況下，使用12位地址解碼4k條存儲器柵極線MGL。具體地講，在圖5中示出的MG解碼器單元25A中，向MGBP/MGBN解碼器54分派6位(也就是說，選擇塊BK)，向MGG解碼器分派6位(也就是說，選擇存儲器柵極線MGL)。必需在這些解碼器電路中輸出正的高電壓和負的高電壓。因此，可以將實施例1合適地應用于所關注的閃存存儲器，預期相比于根據相關技術的技術的解碼器電路，如上所述可實現50%或更大的面積減小。
[0231]〈實施例2>
[0232][高電壓邏輯電路522A的構造]
[0233]圖21是示出根據實施例2的半導體器件中的高電壓邏輯電路522A的構造的圖。圖21中示出的高電壓邏輯電路522A(與非/或非電路5221A)是圖12中示出的高電壓邏輯電路522(與非/或非電路5221)的修改例。也就是說，根據實施例2的半導體器件與根據實施例1的半導體器件的不同之處在于，用圖21中示出的構造取代高電壓邏輯電路522的構造。像圖21的情況一樣，還可修改圖6中示出的高電壓邏輯電路542和圖7中示出的高電壓邏輯電路552。實施例2的其它點與實施例1的其它點相同。
[0234]參照圖21，高電壓邏輯電路522A與圖12中示出的高電壓邏輯電路522的不同之處在于，還包括NMOS晶體管MN46、PM0S晶體管MP46、MP47和MP48。
[0235]具體的講，NMOS晶體管MN46耦合在PMOS晶體管MP40和MP41的中間節點ND41和中間節點ND40之間ePMOS晶體管MP46耦合在NMOS晶體管MN40和MN41的中間節點ND42和中間節點ND40之間。反轉控制信號HVENOR被供應到晶體管MN46和MP46的柵極。
[0236]PMOS晶體管MP47耦合在PMOS晶體管MP43和MP44的中間節點ND43和預解碼信號PRMGBNL的輸入節點ND48之間。PMOS晶體管MP47耦合到中間節點ND43。PMOS晶體管MP48耦合在NMOS晶體管MN43和MN44的中間節點ND44和低側電源節點ND48之間JM0S晶體管MP48的柵極耦合到中間節點ND44。圖21的其它部分的構造與圖12的其它部分的構造相同。因此，相同或對應的元件附帶相同的符號或參考標號并且不重復對其進行說明。
[0237][高電壓邏輯電路522A的效果]
[0238]通過如上所述用圖21中示出的高電壓邏輯電路522A取代圖12中示出的高電壓邏輯電路522，帶來的優點是，處理超過圖5中示出的MGBP/MGBN解碼器54中的MOS晶體管的耐壓的高電壓。
[0239]例如，假設MOS晶體管的耐壓是大約10V。在這種情況下，當供應到MGBP/MGBN解碼器54中的電平移位器511和高電壓與電路512的低側電源電位VMGBPN保持在VSS( = OV)時，這些電路的高側電源電位VMGBPP可最大只升至1V。因此，MG驅動器電路24中的各高側電源線MGBP的最高電位也變成大約1V。然而，當在電源電位VMGBPP和VMGBPN的絕對值小(VDD電平)的狀態下針對鎖存型電平移位器511設定數據之后，低側電源電位VMGBPN升至4V時，高側電源電位VMGBPP可升至大約14V。結果，MG驅動器電路24中的各高側電源線MGBP的電位也可被設定為大約14V。
[0240]類似地，當供應到電平移位器521和高電壓邏輯電路522的高側電源電位VMGBNP保持VSDD ( = 1.5V)時，這些電路的低側電源電位VMGBNN可只降至大約_8.5V。因此，MG驅動器電路24中的各低側電源線MGBN的最低電位也變成大約-8.5 V。然而，當在電源電位VMGBNP和VMGBNN的絕對值小(VDD電平)的狀態下針對鎖存型電平移位器521設定數據之后，高側電源電位VMGBNP降至-4V時，低側電源電位VMGBNN可逐步降至大約-14V。結果，MG驅動器電路24中的各低側電源線MGBN的電位也可被設定為大約-14V。
[0241 ] 如上所述，在圖5中示出的MGBP/MGBN解碼器54和MGP/MGN解碼器53中，通過將低側電源電位設定為比VSS高的電位，或者將高側電源電位設定為比VSS低的電位，變得可以將另一側的電源電位設定為比MOS晶體管的耐壓高的值。
[0242]然而，高電壓邏輯電路522的中間節點ND41-ND44的電位在此時出現問題。具體地講，在圖12中示出的高電壓邏輯電路522的情況下，根據輸入信號(PRMGBNU、PRMGBNL)的組合，中間節點ND41-ND44可以為浮動。如果電源電位VMGBNP和VMGBNN在這種浮動狀態下大范圍變化，則在中間節點ND41-ND44和其它節點之間會產生大電位差，可在MOS晶體管上建立比耐壓高的電壓。
[0243]在圖21中示出的高電壓邏輯電路522A中，在四個箝位MOS晶體管MN46、MP46、MP47和MP48的幫助下避免這種狀態。這是因為，這些MOS晶體管MN46、MP46、MP47和MP48用于將中間節點ND42、ND43和ND44的電位分別箝位至適宜電位。下文中，更詳細地進行說明，將圖12中示出的高電壓邏輯電路522的各部分的電壓變化與圖21中示出的高電壓邏輯電路522A的各部分的電壓變化進行比較。
[0244][高電壓邏輯電路的操作的示例]
[0245](圖12的高電壓邏輯電路522的操作一比較例)
[0246]圖22是示出圖12中示出的高電壓邏輯電路522的各部分的電壓變化的示例的時序圖。圖22的時序圖示出當將輸出到電源線MGBN的電壓減小至-14V時，高電壓邏輯電路522的輸入信號和中間節點ND40、ND41和ND43處的電壓隨時間的變化。
[0247]參照圖12和圖22，在時間TO，處于VDD電平的預解碼信號PRMGBU和PRMGBL 二者變成L電平，高電壓預解碼信號PRMGBNU和PRMGBNL 二者變成L電平(也就是說，圖12中示出的電源線MGBN處于未選擇狀態)ο結果，PMOS晶體管MP40、MP41、MP42和MP43都變成導通狀態。因此，中間節點ND40、ND41和ND43處的所有電壓變成等于高側電源節點ND45處的電位VMGBNP( =1.5V)。
[0248]在接下來的時間Tl，反轉控制信號ENOR被設定為H電平，電平轉換后的反轉控制信號HVENOR也被設定為H電平。反轉控制信號ENOR被激活成H電平，VDD電平的預解碼信號PRMGBU和PRMGBL二者從L電平反轉成H電平。因此，高電壓預解碼信號PRMGBNU和PRMGBNL 二者從L電平反轉成H電平。結果，PMOS晶體管MP40、MP41、MP42和MP43都變成截止狀態，NMOS晶體管麗43和麗44變成導通狀態。因此，中間節點ND40處的電位變成等于低側電源節點ND46處的電位VMGBNN( =OV)。此外，中間節點ND41和ND43變成浮動。
[0249]在接下來的時間T2，切斷信號ENN變成L電平，數據被鎖存到電平移位器522。
[0250]隨后，從時間T3至時間T4，高側電源節點ND45處的電位VMGBNP從OV降至-4V，低側電源節點ND46處的電位VMGBNN從OV降至-14V。在這個時間段期間，中間節點ND41和ND43保持浮動。因此，持續保持1.5V的原始電位值。因此，在PMOS晶體管MP41、MP42和MP44的源極和漏極之間建立1.5V-(-14V) = 15.5V的電壓。這個電壓高于當前假設的MOS晶體管的耐壓10V。為了避免這樣，在實施例2中，采用圖21的高電壓邏輯電路522A。
[0251](圖21的高電壓邏輯電路522A的操作一減小低側電源電位的情況)
[0252 ]圖23是示出圖21中示出的高電壓邏輯電路5 22A的各部分的電壓變化的示例的時序圖。圖23中示出的時序圖對應于圖22中示出的時序圖。也就是說，在圖23中，預解碼信號PRMGBU和PRMGBL、反轉控制信號ENOR、高電壓預解碼信號PRMGBNU和PRMGBNL、高電壓反轉控制信號HVEN0R、切斷信號ENN和電源電位VMGBNP和VMGBNN隨時間的變化與圖22的情況一樣。圖23的時序圖示出當將輸出到電源線MGBN的電壓減小至-14V時，高電壓邏輯電路522的輸入信號和中間節點ND40、ND41和ND43處的電壓隨時間的變化。
[0253]當反轉控制信號HVENOR處于L電平時，圖21的NMOS晶體管MN46被設定為截止。當反轉控制信號HVENOR處于H電平時，匪OS晶體管麗46被設定為導通，并且有效地將中間節點ND41充電直至通過將匪OS晶體管MN46的閾值電壓Vthn與中間節點ND40處的電壓相加而得到的值。當預解碼信號PRMGBNL處于L電平時，PMOS晶體管MP47被設定為截止。當預解碼信號PRMGBNL處于H電平時，PMOS晶體管MP47被設定為導通，并且將中間節點ND43有效充電至通過從預解碼信號PRMGBNL的電位中減去PMOS晶體管MP47的閾值電壓Vthp的絕對值而得到的值。
[0254]根據以上特性，從圖23的時間TO至時間TI，反轉控制信號HVENOR處于L電平并且預解碼信號PRMGBNU和PRMGBNL 二者處于L電平。因此，所有PMOS晶體管MP40-MP44變成導通，NMOS晶體管匪46和PMOS晶體管MP47變成截止。結果，所有中間節點ND40、ND41和ND43處的電壓變成等于高側電源節點ND45處的電位VMGBNP( = 1.5V)。迄今為止，這與圖22的情況相同。
[0255]在時間Tl，當反轉控制信號HVENOR變成H電平時，預解碼信號PRMGBNU和PRMGBNL二者也從L電平反轉為H電平(等于電源節點ND45處的電位VMGBNP)。因此，PMOS晶體管MP40-MP44都被設定為截止。然而，NMOS晶體管NM46和PMOS晶體管MP47被設定為導通。此外，匪OS晶體管麗40-MN44都被設定為導通。因此，在時間Tl或之后，中間節點ND40處的電位變成等于低側電源節點ND46的電位VMGBNN。中間節點ND41處的電位被箝位成通過將閾值電壓Vthn與中間節點ND40處的電位(等于電源電位VMGBNN)相加而得到的值。中間節點ND43處的電位被箝位成通過從預解碼信號PRMGBNL(等于高側電源電位VMGBNP)中減去閾值電壓Vthp的絕對值而得到的值。
[0256]因此，在圖23的情況下，中間節點ND41和ND43沒有像圖22的情況一樣浮動，但是電壓隨電源電位VMGNBP和VMGNBN的變化而變化。具體地講，從時間T3至時間T4，低側電源電位VMGBNN從OV降至-14V;因此，中間節點ND41處的電位降至_ 14V+Vthn。高側電源電位VMGBNP從1.5V降至-4V;因此，中間節點ND43處的電位降至-4V+Vthp =-4V-Vthn。因此，施加到PMOS晶體管MP44的最高電壓變成-4V-Vthn-(-14V) = 1V-Vthn;因此，可以將最高電壓限制在MOS晶體管的耐壓內。
[0257](圖21的高電壓邏輯電路522A的操作一升高高側電源電位的情況)
[0258]圖22和圖23的上述說明是關于減小低側電源節點ND46處的電位的情況。相反，說明升高圖21中示出的高側電源節點ND45處的電位VMGBNP的情況。
[0259 ]首先，如圖21中所示，當反轉控制信號HVENOR處于L電平(未激活)時，PMOS晶體管MP46被設定為導通，并且將中間節點ND42有效充電至通過從中間節點ND40處的電位中減去PMOS晶體管MP46的閾值電壓Vthp的絕對值而得到的值。PMOS晶體管MP48隨著低側電源電位VMGBNN升高被設定為導通，并且將中間節點ND44有效充電至通過從電源電位VMGBNN中減去PMOS晶體管MP48的閾值電壓Vthp的絕對值而得到的值。
[0260]因此，假設在預解碼信號PRMGBNU和PRMGBNL和反轉控制信號HVENOR處于L電平的狀態下，例如，高側電源節點ND45的電位從1.5V升至14V，并且低側電源節點ND46的電位從OV升至4V。然后，中間節點ND42處的電位升至14V-Vthn，中間節點ND44處的電位升至4V+Vthp = 4V-Vthn。因此，施加到NMOS晶體管MN44的最高電壓變成14V-(4V-Vthn) = 10V+Vthn;因此，可以將最高電壓主要限制在MOS晶體管的耐壓內。以這種方式，在箝位PMOS晶體管MP46和MP48的幫助下，可以將中間節點ND42和ND44處的電位箝位，從而避免耐壓有失。
[0261][實施例2的總結]
[0262]在實施例2中，在根據實施例1的半導體器件中設置的高電壓邏輯電路522中，分別添加用于將中間節點ND41、ND42、ND43和ND44箝位的箝位MOS晶體管MN46、MP46、MP47和MP48。因此，即使當高電壓邏輯電路的電源節點處的電位相對于地電位大幅度擺動以致其超過MOS晶體管的耐壓時，高電壓邏輯電路522A的中間節點ND41、ND42、ND43和ND44也跟隨電源電位的變化。因此，這些中間節點變成浮動，而沒有保持初始電位。結果，可以避免MOS晶體管的耐壓有失。
[0263]從操作順序的觀點來看，當不必產生正的高電壓時，可省去箝位MOS晶體管MP46和MP48，并且當不必產生負的高電壓時，可省去箝位MOS晶體管MP46和MP47。
[0264]如上所述，已經基于實施例具體說明了本發明的發明人所完成的發明。然而，無須說，本發明不限于如上所述的實施例，可在不偏離主旨的范圍內以各種方式改變本發明。
【主權項】
1.一種半導體器件，包括: 存儲器陣列，所述存儲器陣列設置有被布置成矩陣的電可重寫非易失性存儲器單元；驅動器電路，所述驅動器電路可操作以驅動每一個均與所述存儲器陣列的行對應的多條字線；以及 解碼電路，所述解碼電路可操作以產生多個選擇信號，用于基于多個預解碼信號來選擇所述字線中的每一條，并且可操作以向所述驅動器電路供應產生的選擇信號， 其中，所述解碼電路包括: 多個第一邏輯門，所述多個第一邏輯門每一個均可操作以根據操作模式反轉對應的預解碼信號的邏輯電平； 多個第一電平移位器，所述多個第一電平移位器每一個均可操作以將對應的預解碼信號及其反轉信號中的一個轉換成根據所述操作模式的電壓電平的升壓信號；以及 多個第一邏輯電路，所述多個第一邏輯電路可操作以通過執行從所述第一電平移位器分別輸出的所述升壓信號當中的對應的升壓信號的邏輯運算，來產生所述選擇信號，并且其中，所述第一邏輯電路中的每一個根據所述操作模式執行不同的邏輯運算。2.根據權利要求1所述的半導體器件， 其中，所述存儲器陣列按所述存儲器陣列的每多個行被劃分成多個塊， 其中，所述驅動器電路包括: 多個驅動器組，所述多個驅動器組分別對應于所述塊， 其中，所述驅動器組中的每一個包括: 低電位側的第一電源線； 高電位側的第二電源線；以及 多個驅動器，所述多個驅動器利用從所述第一電源線和所述第二電源線供應的電壓操作，并且每一個均可操作以驅動對應的塊的對應的行的存儲器單元， 其中，所述解碼電路包括: 第一解碼電路，所述第一解碼電路可操作以將第一電源電位供應到所述驅動器組中的每一個的所述第一電源線；以及 第二解碼電路，所述第二解碼電路可操作以將第二電源電位供應到所述驅動器組中的每一個的所述第二電源線，并且其中，所述第一解碼電路包括: 所述第一邏輯門； 所述第一電平移位器；以及 所述第一邏輯電路，所述第一邏輯電路每一個均可操作以將所述第一電源電位作為所述選擇信號供應到對應的第一電源線。3.根據權利要求2所述的半導體器件， 其中，所述第二解碼電路包括: 多個第二電平移位器，所述多個第二電平移位器每一個均可操作以將對應的預解碼信號轉換成根據所述操作模式的電壓電平的升壓信號；以及 多個第二邏輯電路，所述多個第二邏輯電路每一個均可操作以執行從所述第二電平移位器分別輸出的所述升壓信號當中的對應的升壓信號的邏輯運算，以產生所述第二電源電位，并且可操作以將產生的第二電源電位作為所述選擇信號供應到對應的第二電源線，并且 其中，所述第二邏輯電路中的每一個與所述操作模式無關地執行相同的邏輯運算。4.根據權利要求3所述的半導體器件， 其中，每一個所述驅動器組中的每一個所述驅動器根據柵極控制信號將所述第一電源線和所述第二電源線中的一個的電位供應到對應的字線， 其中，所述解碼電路包括: 第三解碼電路，所述第三解碼電路被設置為對于所述驅動器組是公共的，并且可操作以將所述柵極控制信號供應到構成每一個所述驅動器組中的每一個所述驅動器， 其中，所述第三解碼電路包括: 多個第二邏輯門，所述多個第二邏輯門每一個均可操作以根據操作模式反轉對應的預解碼信號的邏輯電平； 多個第三電平移位器，所述多個第三電平移位器每一個均可操作以將對應的預解碼信號及其反轉信號中的一個轉換成根據所述操作模式的電壓電平的升壓信號；以及 多個第三邏輯電路，所述多個第三邏輯電路每一個均可操作以執行從所述第三電平移位器分別輸出的所述升壓信號當中的對應的升壓信號的邏輯運算，以產生所述柵極控制信號，并且可操作以將產生的柵極控制信號作為所述選擇信號供應到對應的驅動器，并且其中，所述第三邏輯電路中的每一個根據所述操作模式執行不同的邏輯運算。5.根據權利要求1所述的半導體器件， 其中，所述驅動器電路包括: 低電位側的第一電源線； 高電位側的第二電源線；以及 多個驅動器，所述多個驅動器利用從所述第一電源線和所述第二電源線供應的電壓操作，并且每一個均可操作以驅動對應的行的存儲器單元， 其中，所述驅動器中的每一個包括: CMOS(互補型金屬氧化物半導體)反相器， 其中，所述解碼電路包括: 第一解碼電路，所述第一解碼電路可操作以將第一柵極信號供應到構成所述CMOS反相器中的每一個的N型晶體管的柵極；以及 第二解碼電路，所述第二解碼電路可操作以將第二柵極信號供應到構成所述CMOS反相器中的每一個的P型晶體管的柵極，以及其中，所述第一解碼電路包括: 所述第一邏輯門； 所述第一電平移位器；以及 所述第一邏輯電路，所述第一邏輯電路可操作以將所述第一柵極信號作為所述選擇信號供應到對應的驅動器。6.根據權利要求5所述的半導體器件， 其中，所述第二解碼電路包括: 多個第二電平移位器，所述多個第二電平移位器每一個均可操作以將對應的預解碼信號轉換成根據所述操作模式的電壓電平的升壓信號；以及 多個第二邏輯電路，所述多個第二邏輯電路每一個均可操作以執行從所述第二電平移位器分別輸出的所述升壓信號當中的對應升壓信號的邏輯運算，以產生所述第二柵極信號，并且可操作以將產生的第二柵極信號作為所述選擇信號供應到對應的驅動器，并且其中，所述第二邏輯電路中的每一個與所述操作模式無關地執行相同的邏輯運算。7.根據權利要求1所述的半導體器件， 其中，所述驅動器電路包括: 低電位側的第一電源線； 高電位側的第二電源線；以及 多個驅動器，所述多個驅動器利用從所述第一電源線和所述第二電源線供應的電壓操作，并且每一個均可操作以驅動對應的行的存儲器單元，并且 其中，所述驅動器中的每一個根據對應的選擇信號將所述第一電源線和所述第二電源線中的一個的電位供應到對應的字線。8.根據權利要求2所述的半導體器件， 其中，所述半導體器件具有寫入模式和擦除模式作為所述操作模式，在所述寫入模式下，數據被寫入選擇的存儲器單元中，在所述擦除模式下，選擇的存儲單元的寫入數據被擦除， 其中，在所述寫入模式下，所述第二解碼電路將所述第二電源電位設定在比數據讀取時高的電位， 其中，在所述擦除模式下，所述第一解碼電路將所述第一電源電位設定在負電位， 其中，所述第一邏輯門在所述寫入模式下不反轉對應的預解碼信號的邏輯電平，但是在所述擦除模式下反轉對應的預解碼信號的邏輯電平，并且 其中，所述第一邏輯電路在所述寫入模式下執行與運算作為所述邏輯運算，并且在所述擦除模式下執行或運算作為所述邏輯運算。9.根據權利要求7所述的半導體器件， 其中，所述半導體器件具有寫入模式和擦除模式作為所述操作模式，在所述寫入模式下，數據被寫入選擇的存儲器單元中，在所述擦除模式下，選擇的存儲單元的寫入數據被擦除， 其中，在所述寫入模式下，所述第二電源線的電位被設定在比讀取時高的電位， 其中，在所述擦除模式下，所述第一電源線的電位被設定在負電位， 其中，所述第一邏輯門在所述寫入模式下不反轉對應的預解碼信號的邏輯電平，但是在所述擦除模式下反轉對應的預解碼信號的邏輯電平，并且 其中，所述第一邏輯電路在所述寫入模式下執行與非運算作為所述邏輯運算，并且在所述擦除模式下執行或非運算作為所述邏輯運算。10.根據權利要求8所述的半導體器件， 其中，所述第一邏輯電路包括: 第一 N型晶體管和第二 N型晶體管，所述第一 N型晶體管和所述第二 N型晶體管串聯耦合在所述第一電源線與輸出節點之間； 第三N型晶體管和第四N型晶體管，所述第三N型晶體管和所述第四N型晶體管串聯耦合在所述第一電源線與所述輸出節點之間并且與所述第一 N型晶體管和所述第二 N型晶體管的整體并聯耦合； 第五N型晶體管，所述第五N型晶體管與所述第四N型晶體管并聯耦合； 第一 P型晶體管和第二 P型晶體管，所述第一 P型晶體管和所述第二 P型晶體管串聯耦合在所述第二電源線與所述輸出節點之間； 第三P型晶體管和第四P型晶體管，所述第三P型晶體管和所述第四P型晶體管串聯耦合在所述第二電源線與所述輸出節點之間并且與所述第一 P型晶體管和所述第二 P型晶體管的整體并聯耦合；以及 第五P型晶體管，所述第五P型晶體管與所述第四P型晶體管并聯耦合， 其中，被升壓的第一預解碼信號及其反轉信號中的一個被供應到所述第一N型晶體管和所述第四N型晶體管以及所述第一 P型晶體管和所述第四P型晶體管的每一個柵極， 其中，被升壓的所述第二預解碼信號及其反轉信號中的一個被供應到所述第二N型晶體管和所述第五N型晶體管以及所述第二 P型晶體管和所述第五P型晶體管的每一個柵極，其中，向所述第三P型晶體管和所述第三N型晶體管的每一個柵極供應反轉控制信號，并且 其中，所述反轉控制信號在所述寫入模式下變成低電平，并且在所述擦除模式下變成高電平。11.根據權利要求10所述的半導體器件， 其中，所述第一邏輯電路進一步包括: 第六晶體管，所述第六晶體管耦合在所述第一 N型晶體管和所述第二 N型晶體管之間的第一中間節點與所述第一電源線之間； 第七晶體管，所述第七晶體管耦合在所述第一 P型晶體管和所述第二 P型晶體管之間的第二中間節點與所述第二P型晶體管之間； 第八晶體管，所述第八晶體管耦合在所述第三N型晶體管和所述第四N型晶體管之間的第三中間節點與所述輸出節點之間；以及 第九晶體管，所述第九晶體管耦合在所述第三P型晶體管和所述第四P型晶體管之間的第四中間節點與所述輸出節點之間。12.一種半導體器件，包括: 存儲器陣列，所述存儲器陣列設置有被布置成矩陣的電可重寫非易失性存儲器單元， 其中，所述存儲器陣列包括: 多條字線，所述多條字線每一條均對應于所述存儲器陣列的行，并且按所述存儲器陣列的每多個行被劃分成多個塊， 其中，所述半導體器件進一步包括: 驅動器電路，所述驅動器電路可操作以驅動所述字線， 其中，所述驅動器電路包括: 分別對應于所述塊的多個驅動器組， 其中，所述驅動器組中的每一個包括: 低電位側的第一電源線； 高電位側的第二電源線；以及 多個驅動器，所述多個驅動器可操作以分別驅動對應的塊中設置的所述字線， 其中，所述半導體器件進一步包括: 第一解碼電路，所述第一解碼電路可操作以基于多個第一預解碼信號，將根據操作模式的第一電源電位供應到所述第一電源線中的每一條， 其中，所述第一解碼電路包括: 多個第一邏輯門，所述多個第一邏輯門每一個均可操作以根據所述操作模式反轉對應的第一預解碼信號的邏輯電平； 多個第一電平移位器，所述多個第一電平移位器每一個均可操作以將對應的第一預解碼信號及其反轉信號中的一個轉換成根據所述操作模式的電壓電平的升壓信號；以及多個第一邏輯電路，所述多個第一邏輯電路每一個均可操作以執行從所述第一電平移位器分別輸出的所述升壓信號當中的對應的升壓信號的邏輯運算，以產生所述第一電源電位，并且可操作以將產生的第一電源電位供應到對應的第一電源線，并且 其中，所述第一邏輯電路中的每一個根據所述操作模式執行不同的邏輯運算。13.根據權利要求12所述的半導體器件，進一步包括: 第二解碼電路，所述第二解碼電路可操作以基于所述第一預解碼信號，將根據所述操作模式的第二電源電位供應到所述第二電源線中的每一條， 其中，所述第二解碼電路包括: 多個第二電平移位器，所述多個第二電平移位器每一個均可操作以將對應的第一預解碼信號及其反轉信號中的一個轉換成根據所述操作模式的電壓電平的升壓信號；以及多個第二邏輯電路，所述多個第二邏輯電路每一個均可操作以執行從所述第二電平移位器分別輸出的所述升壓信號當中的對應的升壓信號的邏輯運算，以產生所述第二電源電位，并且可操作以將產生的第二電源電位供應到所對應的第二電源線，并且 其中，所述第二邏輯電路中的每一個與所述操作模式無關地執行相同的邏輯運算。14.根據權利要求13所述的半導體器件， 其中，每一個所述驅動器組中的每一個所述驅動器接收所述驅動器組中公共的柵極控制信號，并且根據所述柵極控制信號將所述第一電源線和所述第二電源線中的一個的電位供應到對應的字線， 其中，所述半導體器件進一步包括: 第三解碼電路，所述第三解碼電路可操作以基于第二預解碼信號，將根據所述操作模式的電壓電平的所述柵極控制信號供應到每一個所述驅動器組中的每一個所述驅動器， 其中，所述第三解碼電路包括: 多個第二邏輯門，所述多個第二邏輯門每一個均可操作以根據所述操作模式反轉對應的第二預解碼信號的邏輯電平； 多個第三電平移位器，所述多個第三電平移位器每一個均可操作以將對應的第二預解碼信號及其反轉信號中的一個轉換成根據所述操作模式的電壓電平的升壓信號；以及多個第三邏輯電路，所述多個第三邏輯電路每一個均可操作以執行從所述第三電平移位器分別輸出的所述升壓信號當中的對應的升壓信號的邏輯運算，以產生所述柵極控制信號，并且可操作以將產生的柵極控制信號供應到對應的驅動器，并且 其中，所述第三邏輯電路中的每一個根據所述操作模式執行不同的邏輯運算。
【文檔編號】G11C8/16GK105845178SQ201610051314
【公開日】2016年8月10日
【申請日】2016年1月26日
【發明人】樫原洋次
【申請人】瑞薩電子株式會社