半導體存儲裝置的制造方法

半導體存儲裝置的制造方法【專利摘要】實施方式的半導體存儲裝置具備第1至第3頁、第1至第3字線、向第1存儲單元以及第2存儲單元的柵施加電壓的行解碼器。在數據的寫入時，向第1頁寫入數據，然后向第2頁寫入數據。行解碼器在編程校驗動作時，向第1存儲單元至第3存儲單元的柵施加第1至第3校驗電壓。【專利說明】半導體存儲裝置
技術領域：
[0001]本發明的實施方式涉及半導體存儲裝置。【
背景技術：
】[0002]已知有存儲單元呈三維排列而成的NAND型閃存。【
發明內容】[0003]發明要解決的問題[0004]提供一種能夠提高工作可靠性的半導體存儲裝置。[0005]用于解決問題的技術方案[0006]實施方式的半導體存儲裝置是一種以頁為單位寫入數據的半導體存儲裝置，所述頁為多個存儲單元的集合。半導體存儲裝置具備:第I頁，為多個第I存儲單元的集合;第2頁，為多個第2存儲單元的集合;第3頁，為多個第3存儲單元的集合；以及行解碼器，向第I存儲單元至第3存儲單元的柵施加電壓。在數據的寫入時，向第I頁寫入數據，然后向第2頁寫入數據。數據的寫入動作包含編程動作和編程校驗動作。行解碼器在進行對第I頁編程的校驗動作時，向第I存儲單元的柵施加第I校驗電壓，在對第2頁進行編程校驗動作時，向第2存儲單元的柵施加與第I校驗電壓不同的第2校驗電壓。在進行對第3頁的編程校驗動作時，向第3存儲單元的柵施加與第I校驗電壓和第2校驗電壓不同的第3校驗電壓。第2校驗電壓是相對于第I校驗電壓至少變動了第I系數的值。第3校驗電壓是相對于第I校驗電壓至少變動了與第I系數不同的第2系數的值。【附圖說明】[0007]圖1是第I實施方式的存儲系統的框圖。[0008]圖2是第I實施方式的半導體存儲裝置的框圖。[0009]圖3是第I實施方式的存儲單元陣列(memorycellarray)的電路圖。[0010]圖4是第I實施方式的存儲單元陣列的剖視圖。[0011]圖5是表示第I實施方式的存儲單元(memorycell)的閾值分布的圖。[0012]圖6是第I實施方式的寫入動作的流程圖。[0013]圖7是第I實施方式的寫入動作時的時間圖。[0014]圖8是第I實施方式的區塊(block)的剖視圖。[0015]圖9是第I實施方式的偏移表(offsettable)的概念圖。[0016]圖10是表示第I實施方式的校驗電平(verifylevel)的變化的時間圖。[0017]圖11是表示存儲單元的閾值分布的變化的圖。[0018]圖12是表示第I實施方式的存儲單元的閾值分布的變化的圖。[0019]圖13是第2實施方式的區塊的剖視圖。[0020]圖14是第2實施方式的偏移表的概念圖。[0021]圖15是表示第2實施方式的校驗電平的變化的時間圖。[0022]圖16是第2實施方式的區塊的剖視圖。[0023]圖17是第2實施方式的偏移表的概念圖。[0024]圖18是表示第2實施方式的校驗電平的變化的時間圖。[0025]圖19是第2實施方式的區塊的剖視圖。[0026]圖20是第2實施方式的偏移表的概念圖。[0027]圖21是表示第2實施方式的校驗電平的變化的時間圖。[0028]圖22是第2實施方式的區塊的剖視圖。[0029]圖23是第2實施方式的偏移表的概念圖。[0030]圖24是表示第2實施方式的校驗電平的變化的時間圖。[0031]圖25是表示第3實施方式的字線地址與靈敏度系數的關系的圖。[0032]圖26是NAND串(string)的剖視圖。[0033]圖27是表示存儲單元的閾值分布的變動的圖。[0034]圖28是第3實施方式的NAND串的剖視圖。[0035]圖29是表示第3實施方式的字線地址與靈敏度系數的關系的圖。[0036]圖30是表示第3實施方式的字線地址與靈敏度系數的關系的圖。[0037]圖31是表示第3實施方式的字線地址與靈敏度系數的關系的圖。[0038]圖32是第4實施方式的感測電路的電路圖。[0039]圖33是第4實施方式的寫入動作的流程圖。[0040]圖34是第4實施方式的校驗時的時間圖。[0041]圖35是與第4實施方式的第I寫入方式相應的偏移表的概念圖。[0042]圖36是與第4實施方式的第2寫入方式相應的偏移表的概念圖。[0043]圖37是與第4實施方式的第3寫入方式相應的偏移表的概念圖。[0044]圖38是與第4實施方式的第4寫入方式相應的偏移表的概念圖。[0045]圖39是與第4實施方式的第5寫入方式相應的偏移表的概念圖。[0046]圖40是第4實施方式的半導體存儲裝置的框圖。[0047]圖41是第4實施方式的感測電路的電路圖。[0048]圖42是第4實施方式的校驗時的各種信號的時間圖。[0049]圖43是第4實施方式的校驗時的信號SEN和XXL的時間圖。[0050]圖44是第5實施方式的半導體存儲裝置的剖視圖。[0051]圖45是第5實施方式的區塊的電路圖。[0052]圖46是表示第5實施方式的字線地址與靈敏度系數的關系的圖。[0053]圖47是第5實施方式的第I變形例的存儲單元陣列的剖視圖。[0054]圖48是第5實施方式的第I變形例的存儲單元陣列的電路圖。[0055]圖49是第5實施方式的第2變形例的存儲單元陣列的剖視圖。[0056]圖50是表示第5實施方式的第2變形例的字線地址與靈敏度系數的關系的圖。[0057]圖51是第6實施方式的存儲單元陣列的電路圖。[0058]圖52是第6實施方式的存儲單元陣列的立體圖。[0059]圖53是第6實施方式的存儲單元陣列的平面圖。[0060]圖54是沿著圖53的54-54線的剖視圖。[0061]圖55是沿著圖53的55-55線的剖視圖。[0062]圖56是沿著圖53的56-56線的剖視圖。[0063]圖57是第6實施方式的寫入動作的流程圖。[0064]圖58是第6實施方式的校驗時的存儲單元陣列的電路圖。[0065]圖59是第6實施方式的校驗時的各種信號的時間圖。[0066]圖60是第6實施方式的存儲單元的平面圖。[0067]圖61是第6實施方式的存儲單元的平面圖。[0068]圖62是第6實施方式的存儲單元的平面圖。[0069]圖63是第6實施方式的存儲單元的平面圖。[0070]圖64是第7實施方式的存儲單元陣列的立體圖。[0071]圖65是第7實施方式的存儲單元陣列的平面圖。[0072]圖66是沿著圖65的66-66線的剖視圖。[0073]圖67是沿著圖65的67-67線的剖視圖。【具體實施方式】[0074]以下，關于實施方式參照附圖進行說明。在進行該說明時，在整個附圖的范圍內，對共同的部分標注共同的參照標號。[0075]1.第丨實施方式[0076]針對第I實施方式的半導體存儲裝置進行說明。以下，作為半導體存儲裝置，列舉存儲單元在半導體基板的上方層疊而成的三維層疊型NAND型閃存為例進行說明。[0077]1.1關于結構[0078]1.1.1關于存儲系統的結構[0079]首先，針對包含本實施方式的半導體存儲裝置的存儲系統的結構，使用圖1進行說明。圖1是本實施方式的存儲系統的框圖。[0080]如圖所示，存儲系統I具備NAND型閃存100和控制器200。控制器200和NAND型閃存100例如也可以通過它們的組合構成一個半導體裝置，作為例子能列舉SD?卡這樣的存儲卡(memorycard)、SSD(solidstatedrive:固態硬盤)等。[0081]NAND型閃存100具備多個存儲單元，對數據進行非易失地存儲。NAND型閃存100的結構的詳細情況將在后面敘述。[0082]控制器200對來自外部的主機設備的命令進行響應，對NAND型閃存100發出讀出、寫入、擦除等命令。另外，管理NAND型閃存100的存儲空間。[0083]控制器200具備主機接口電路210、內存(RAM)220、處理器(CPU)230、緩存240、NAND接口電路250以及ECC電路260。[0084]主機接口電路210經由控制總線與主機設備連接，掌管與主機設備之間的通信。并且，將從主機設備接收到的命令和數據分別向CPU230和緩存240傳送。另外對CPU230的命令進行響應，將緩存240內的數據向主機設備傳送。[0085]NAND接口電路250經由NAND總線與NAND型閃存I連接，掌管與NAND型閃存100之間的通信。并且，將從CPU230接收到的命令向NAND型閃存100傳送，另外在寫入時將緩存240內的寫入數據向NAND型閃存100傳送。進而在讀出時，將從NAND型閃存100讀出的數據向緩存240傳送。[0086]CPU230對控制器200整體的動作進行控制。例如，在從主機設備接收到寫入命令時，對此進行響應，發出基于NAND接口的寫入命令。在讀出和擦除時也同樣如此。另外，CPU230執行損耗均衡(wearleveling)等用于管理NAND型閃存100的各種處理。進而CPU230執行各種運算。例如，執行數據的加密處理、隨機化(randomize)處理等。[0087]ECC電路260執行數據的糾錯(ECC:ErrorCheckingandCorrecting)處理。即ECC電路260在數據的寫入時基于寫入數據生成奇偶校驗，在讀出時根據奇偶校驗生成校驗子(syndrome)來檢測錯誤，并訂正該錯誤。此外，CPU230也可以具有ECC電路260的功能。[0088]內存220例如是DRAM等的半導體存儲器，作為CPU230的工作區域使用。并且內存220保持用于管理NAND型閃存100的固件、各種管理表等。本實施方式的內存220保持偏移表。偏移表是表示在后述的數據的編程校驗時所使用的校驗電壓的偏移(offset)的表。就偏移表而言，在下述的1.3項中詳細地進行說明。[0089]1.1.2關于半導體存儲裝置的結構[0090]接著，針對半導體存儲裝置100的結構進行說明。[0091]1.1.2.1關于半導體存儲裝置的整體結構[0092]圖2是本實施方式的NAND型閃存100的框圖。如圖所示NAND型閃存100大致具備芯部110和周邊電路120。[0093]芯部110具備存儲單元陣列111、行解碼器112、以及感測放大器113。[0094]存儲單元陣列111具備多個(在圖2的例子中為3個)區塊隊1((81^0、81^1、BLK2、…)，所述區塊BLK(BLKO、BLK1、BLK2、…)為分別與字線以及位線進行了關聯的多個非易失性存儲單元的集合。區塊BLK成為數據的擦除單位，同一區塊BLK內的數據被一并擦除。區塊BLK的每一個具備多個串單元(stringunit)SU(SUO、SUl、SU2、…)，所述串單元SU(SU0、SU1、SU2、...)為將存儲單元(memorycell)串聯連接而成的NAND串114的集合。當然，存儲單元陣列111內的區塊數、I區塊BLK內的串單元數是任意的。[0095]行解碼器112對區塊地址、頁地址進行解碼，選擇對應的區塊的任一條字線。并且，行解碼器112對選擇字線以及非選擇字線施加適當的電壓。[0096]感測放大器113在數據的讀出時，對從存儲單元讀出至位線的數據進行感測和放大。另外在數據的寫入時，將寫入數據傳送給存儲單元。向存儲單元陣列111的數據的讀出以及寫入以多個存儲單元為單位進行，該單位為頁。[0097]周邊電路120具備程序裝置(Sequencer)121、電荷栗(Chargepump)122、寄存器(1^區18七61')123、以及驅動器(01'；^61')124。[0098]驅動器124將數據的寫入、讀出、以及擦除所需的電壓供給至行解碼器112、感測放大器113、以及未圖示的源線驅動器。該電壓被行解碼器112、感測放大器113、以及源線驅動器施加給存儲單元(后述的字線、選擇柵線、背柵線、位線、以及源線)。[0099]電荷栗122對從外部提供的電源電壓進行升壓，將必要的電壓供給至驅動器124。[0100]寄存器123保持各種信號。例如，保持數據的寫入、擦除動作的狀態，由此向控制器通知動作是否正常完成。或者，寄存器123也能夠保持各種表。[0101]程序裝置121控制NAND型閃存100整體的動作。[0102]1.1.2.2關于存儲單元陣列111[0103]接著，針對上述存儲單元陣列111的結構的詳細內容進行說明。圖3是區塊BLKO的電路圖。其他的區塊BLK也具有同樣的結構。[0104]如圖所示，區塊BLKO例如包含4個串單元SU(SU0?SU3)。另外各個串單元SU包含多個NAND串I14。[0105]NAND串114的每一個包含例如8個存儲單元晶體管ΜΤ(ΜΤ0?MT7)、選擇晶體管STl、ST2、背柵晶體管BT。存儲單元晶體管MT具備層疊柵，非易失地保持數據，所述層疊柵包含控制柵和電荷蓄積層。此外，存儲單元晶體管MT的個數不限于8個，也可以是16個、32個、64個、128個等、并不對該數量進行限定。背柵晶體管BT也與存儲單元晶體管MT同樣地具備包含控制柵和電荷蓄積層的層疊柵。其中，背柵晶體管BT并不是用于保持數據，而是在數據的寫入、讀出、以及擦除時僅僅作為電流路徑發揮功能。存儲單元晶體管MT以及背柵晶體管BI1配置為其電流路徑在選擇晶體管ST1、ST2之間串聯連接。此外，背柵晶體管BT設置在存儲單元晶體管MT3和MT4之間。該串聯連接的一端側的存儲單元晶體管MT7的電流路徑連接于選擇晶體管STl的電流路徑的一端，另一端側的存儲單元晶體管MTO的電流路徑連接于選擇晶體管ST2的電流路徑的一端。[0106]串單元SUO?SU3各自的選擇晶體管STl的柵分別與選擇柵線SGDO?SGD3共同連接，選擇晶體管ST2的柵分別與選擇柵線SGSO?SGS3共同連接。而位于同一區塊BLKO內的存儲單元晶體管MTO?MT7的控制柵分別與字線WLO?WL7共同連接，背柵晶體管BT的控制柵與背柵線BG(在區塊BLKO?BLK2中分別為BGO?BG2)共同連接。[0107]S卩，字線WLO?WL7以及背柵線BG在同一區塊BLKO內的多個串單元SUO?SU3之間共同連接，而選擇柵線SGD、SGSBP使在同一區塊BLKO內也按每個串單元SUO?SU3而獨立。[0108]另外，在存儲單元陣列111內呈矩陣狀配置的NAND串114中、位于同一行的NAND串114的選擇晶體管STl的電流路徑的另一端與某一位線BL(BL0?BL(L-1)，(L-1)是I以上的自然數)共同連接。即，位線BL在多個區塊BLK間將NAND串114共同連接。另外，選擇晶體管ST2的電流路徑的另一端與源線SL共同連接。源線SL例如在多個區塊間將NAND串114共同連接。[0109]如前所述，位于同一區塊BLK內的存儲單元晶體管MT的數據被一并擦除。而數據的讀出以及寫入按照任一區塊BLK的任一串單元SU中的、任一字線WL所共同連接的多個存儲單元晶體管MT而一并進行。將該單位稱為“頁”。[0110]就存儲單元陣列111的結構而言，例如，記載在“三維層疊非易失性半導體存儲器”這一于2009年3月19日申請的美國專利申請12/407，403號中。另外，記載在“三維層疊非易失性半導體存儲器”這一于2009年3月18日申請的美國專利申請12/406，524號、“非易失性半導體存儲裝置及其制造方法”這一于2010年3月25日申請的美國專利申請12/679，991號“半導體存儲器及其制造方法”這一于2009年3月23日申請的美國專利申請12/532，030號中。這些專利申請整體在本申請說明書中通過參照而引用。[0111]關于存儲單元陣列111的一個結構例，使用圖4進行簡單說明。圖4是NAND串114的剖視圖。圖4所示的構造為，NAND串114在記載了圖4的紙面的深度方向(D2)排列多個且它們共有字線WL、選擇柵線SGD、SGS、以及背柵線BG而形成I個串單元SU。[0112]在半導體基板上例如形成感測放大器113等的周邊電路，在該周邊電路上形成存儲單元陣列111。即，如圖4所示，在半導體基板上方，形成作為背柵線BG發揮功能的導電層(例如多晶硅層)21。進而在導電層21上形成作為字線WL發揮功能的多個導電層(例如多晶硅層)23a?23d。進而在導電層23d上，形成作為選擇柵線SGS以及SGD發揮功能的導電層(例如多晶硅層)27a以及27b。[0113]并且，貫通上述導電層27a、27b、以及23a?23d而形成內存空洞22。在該內存空洞22的側面依次形成區塊絕緣膜25a、電荷蓄積層(絕緣膜)25b、以及柵絕緣膜25c，進而在內存空洞22內埋入有導電膜26。導電膜26作為NAND串114的電流路徑發揮功能，是在存儲單元晶體管MT工作時形成信道的區域。[0114]進而，在導電膜26上形成導電膜30a以及30b，在導電膜30a上形成源線層31，在導電膜30b上經由導電膜32形成位線層33。[0115]1.1.2.3關于存儲單元晶體管的閾值分布[0116]圖5表示本實施方式的存儲單元晶體管MT的能夠取得的閾值分布。如圖所示存儲單元晶體管MT能夠根據該閾值保持例如2位(bit)數據。該兩位數據按照閾值從低到高的順序依次為例如“E”電平、“A”電平、“B”電平、以及“C"電平。[0117]“E”電平是數據被擦除了的狀態下的閾值，例如具有負值(也可以具有正值)，比校驗電壓EV低。“A”?“C”電平是向電荷蓄積層內注入了電荷的狀態的閾值，“A”電平具有比讀出電平“AR”高且比讀出電平“BR”低的閾值。“B”電平具有比讀出電平“BR”高且比讀出電平“CR”低的閾值。電平具有比讀出電平“CR”高的閾值。[0118]這樣，能夠取得4個閾值電平，由此，各個存儲單元晶體管MT能夠存儲兩位的數據(4-leveldata,4等級數據)。[0119]1.2關于數據的寫入動作[0120]接著，關于本實施方式的數據的寫入動作，參照圖6進行說明。圖6是本實施方式的寫入動作的流程圖。寫入動作大致包含將電荷向電荷蓄積層注入使閾值上升的編程動作和確認作為編程動作的結果的閾值分布的變化的編程校驗動作。此外，圖6所示的處理主要通過程序裝置121的控制來執行。[0121]如圖所示，首先NAND型閃存100從控制器200加載數據，并將該數據保持在感測放大器113中(步驟S10)。[0122]接著，對程序裝置121的命令進行響應，行解碼器112向字線WL施加電壓，感測放大器113向位線BL施加電壓，由此將在步驟SlO加載了的數據以頁為單位對存儲單元晶體管進行編程(步驟SII)。[0123]接著，對程序裝置121的命令進行響應，電荷栗122根據頁地址以及寫入順序，設定并產生校驗電壓Vpvfy(步驟S12)。然后，行解碼器112將校驗電壓Vpvfy施加到選擇字線WL，執行編程校驗動作(步驟S13)。即，例如按照程序裝置113的命令，感測放大器113從選擇頁中讀出數據。然后，程序裝置113基于讀出數據，確認存儲單元晶體管MT的閾值是否上升到所希望的值。以下，在校驗中將上升到了所希望的值的情況稱為“通過”，將沒有上升到的情況稱為“未通過”。[0124]若選擇頁中的全部的位在校驗中通過(步驟S14，是)，則對該頁的寫入動作結束。另一方面，若任一位在校驗中未通過(步驟S14，否)，即，在存在寫入尚未完成的位的情況下，程序裝置121返回至步驟Sll，再次執行編程。此時，例如按照程序裝置121的命令，電荷栗122根據頁地址以及寫入順序使校驗電壓Vpvfy變動(shift)。即，將校驗電壓Vpvfy更新為(Vpvfy+ΔVx)ο[0125]在步驟S14中，若全部的位在校驗中通過(步驟S14，是)，則程序裝置121執行下一頁的編程(步驟S15，否)。并且若全部的頁的編程結束(步驟S15，是)，則寫入動作完成。[0126]圖7是表示數據的寫入時的各種配線的電位變化的時間圖。[0127]首先執行編程動作。即，在時刻t0，對選擇串單元SU中的選擇柵線SO)賦予“H”電平(VSGD_prog)，將選擇晶體管STl設為導通狀態。將選擇柵線SGS設為“L”電平(例如OV)，將選擇晶體管ST2設為截止狀態。[0128]感測放大器113對在校驗中沒有通過的位線BL施加“L”電平(例如OV)，對已經通過的位線BL施加“H”電平(VbI)(時刻11)。[0129]然后，行解碼器112使選擇柵線SGD的電位降低至VS⑶(時刻t3)。電壓VS⑶是使被賦予了“L”電平的位線BL所對應的選擇晶體管STl導通、而使被賦予了“H”電平的位線BL所對應的選擇晶體管ST2截止的電壓。由此，在校驗中已經通過的位線BL成為電浮動(floating)的狀態。[0130]然后，行解碼器112對選擇字線、非選擇字線以及背柵線BG施加電壓VPASS(時刻t4)，接著，使選擇字線WL的電位上升至編程電壓VPGM。電壓VPASS是與保持數據無關而使存儲單元晶體管MT導通的電壓，編程電壓是用于通過FN隧穿(FNtunneling)將電荷注入電荷蓄積層的、比VPASS大的電壓。[0131]通過施加電壓VPGM，對存儲單元晶體管MT進行數據編程。然后，行解碼器112將全部的字線WL的電位設為OV，結束編程動作。[0132]接著，程序裝置121執行編程校驗動作。即行解碼器112對選擇串單元SU中的選擇柵線SGD以及SGS施加“H”電平(例如VSG)(時刻t8)。電壓VSG是將選擇晶體管STl以及ST2設為導通狀態的電壓。[0133]接下來，行解碼器112對選擇字線施加校驗電壓Vpvfy，對非選擇字線施加電壓VREAD。校驗電壓Vpvfy是與編程數據相應的值，電壓VREAD是與保持數據無關而使存儲單元晶體管MT導通的電壓。[0134]并且，感測放大器113對讀出至位線BL的數據進行感測和放大。按照該讀出結果，程序裝置121判定對選擇頁的編程是否完成(也就是說在校驗中是否通過)。若編程沒有完成，則反復進行對選擇頁的編程動作。[0135]另外，如前所述，行解碼器112根據頁地址和寫入順序，控制校驗電壓Vpvfy。更具體而言，基于偏移表，隨著頁地址推進(增加)，使校驗電壓Vpvfy上升。[0136]1.3關于校驗電壓[0137]接著，針對上述校驗電壓Vpvfy進行說明。校驗電壓Vpvfy例如由存儲于控制器200的內存220的偏移表決定。該偏移表中的偏移(offset)量基于校驗對象頁和區塊BLK內的頁寫入順序而決定。[0138]首先，針對本實施方式的寫入順序，使用圖8進行說明。圖8是沿著任一區塊BLK的位線方向的剖視圖。并且，通過沿紙面的深度方向排列多個圖8所示的結構而構成I個區塊BLK。另外，在圖中用粗體表示的數字示出了以頁為單位的寫入順序。[0139]如圖所示，在本實施方式中，首先選擇任一字線WL，在該字線WL被選擇的狀態下，依次選擇串單元SUO?SU3。然后，選擇下一條字線WL，同樣在該字線WL被選擇的狀態下，依次選擇串單元SUO?SU3。[0140]更具體而言，當選擇字線WLO時，選擇選擇柵線SGDO，對串單元SUO內的存儲單元晶體管MTO進行編程。接著，在字線WLO被選擇的狀態下，選擇選擇柵線SGDI，對串單元SUI內的存儲單元晶體管MTO進行編程。然后同樣地，依次選擇選擇柵線SGD2以及SGD3。在對串單元SU3內的存儲單元晶體管MTO進行了編程后，接著在字線WLl被選擇的狀態下，依次選擇SGDO?SGD3ο然后，在對串單元SU3內的存儲單元晶體管MTl進行了編程后，接著在字線WL2被選擇的狀態下，依次選擇SGDO?S⑶3。以下，同樣地，選擇到字線WL7為止。然后，按照上述的寫入順序，對各頁分配頁地址。因此，在圖8所示的區塊BLK中，對串單元SUO的字線WLO分配最前頭頁地址PGl，接著對串單元SUl的字線WLl分配第二個頁地址PG2，最后對串單元SU3的字線WL7分配最終頁地址PG32。[0141]圖9是本實施方式的偏移表的概念圖。如圖所示，偏移表按每個字線WL和串單元SU而保持有相對于某初始的校驗電壓Vinit的偏移(offset)量相關的信息。[0142]在圖中，記載為“USELVPGM”的欄表示在串單元SU為非選擇狀態下受到編程電壓VPGM的編程干擾(PD:ProgramDisturb)，記載為“SEL/USELVPASS”的欄表示在選擇狀態或非選擇狀態下受到電壓VPASS的編程干擾。并且，AVl表示在非選擇狀態下因受到編程電壓VPGM的編程干擾而引起的閾值的變動(shift)量，△V2表示在選擇狀態或非選擇狀態下因受到編程電壓VPGM的編程干擾而引起的閾值的變動量。進而，α表示相對于因VPGM引起的應力的靈敏度系數，β表示相對于因VPASS引起的應力的靈敏度系數。α以及β的值越大，則閾值因VPGM以及VPASS而越容易變動。另外在圖9中用圓形記號表示的數字示出了某區塊BLK中的頁的選擇順序。并且校驗電壓Vpvfy被設定為對某初始的值Vinit加上了各欄的值而得到的值。[0143]使用圖9以及圖10，針對校驗電SVpvfy的變化進行說明。圖1O是表示從圖8中的最前頭頁地址PGl(串單元SUO的字線WL0)到最終頁地址PG32(串單元SU3的字線WL7)為止寫入數據時的、校驗電壓Vpvfy的變化的時間圖。[0144]如圖所示，在向最前頭頁地址PGl寫入數據時，校驗電壓Vpvfy被設定為初始的值Vinit，該值通過行解碼器112被施加給選擇字線WL。在向下一頁地址PG2寫入數據時，校驗電壓Vpvfy按照圖9所示的偏移表，提升(stepup)了α.I.ΔVl。也就是說，設為Vpvfy=(Vinit+a.I.AVI)。同樣地，在向下一頁地址PG3寫入數據時，設為Vpvfy=(Vinit+a.2.AV1)，進而在向下一頁地址PG4寫入數據時，設為Vpvfy=(Vinit+a.3.AVI)。這樣，依次提升校驗電壓Vpvfy。到此為止的4頁PGl?PG4是全部被分配給同一字線WLl的頁。[0145]接下來數據將被寫入的頁是分配給字線WLl的頁PG5?PG8。因此，校驗電壓Vpvfy按照偏移表提升，被設為Vpvfy=(Vinit+β.4.ΔV2)。然后，Vpvfy隨著頁地址增加而提升。即，在向下一頁地址PG6寫入數據時，設為Vpvfy=(Vinit+a.I.Δν?+β.5.AV2)，進而在向下一頁地址PG7寫入數據時，設為Vpvfy=(Vinit+a.2.ΔVl+β.6.AV2)，進而在向下一頁地址PG8寫入數據時，設為Vpvfy=(Vinit+a.3.Δν?+β.7.AV2)。[0146]之后，同樣地，寫入數據直到最終頁地址PG32為止。[0147]1.4本實施方式的效果[0148]根據本實施方式，能夠提高半導體存儲裝置的工作可靠性。關于本效果，進行以下說明。[0149]在三維層疊型NAND型閃存中，與存儲單元在半導體基板上呈二維排列而成的類型的NAND型閃存(以下，稱為平面NAND型閃存)相比，區塊大小變大。因此，在三維層疊型NAND型閃存中，寫入結束了的頁受到編程干擾的次數比平面NAND型閃存大幅度增加。因此，即使進行使用了ISPP(IncrementalStepPulseProgramming,增量步進脈沖編程)的編程，寫入動作結束后的閾值分布在頁間也有很大的偏差，不良位率有可能增加。[0150]使用圖11說明該情況。圖11是表示例如在圖8所示的NAND型閃存中，適用一般的數據寫入方法，從擦除電平到執行了寫入“A”電平的情況下的存儲單元晶體管MT的閾值分布的變化的圖。在圖11中，示出了最前頭頁PGl(串單元SUO的字線WL0)、中間頁PG16(串單元SU3的字線WL3)、以及最終頁PG32(串單元SU3的字線WL7)。[0151]如圖所示，首先針對最前頭頁PGl進行數據編程。此時，將校驗電平(校驗電壓)設定為“AR”，剛寫入后的閾值分布在以“AR”為最小值的某一定的范圍內。對于中間頁PG16以及最終頁PG32也同樣如此。[0152]但是，最前頭頁PGl的存儲單元晶體管MT，在寫入后，因對之后的頁PG2?PG32的寫入動作而受到應力。更具體而言，在向頁PG2?PG4寫入時受到VPGM的干擾，在向頁PG5?PG32寫入時受到VPASS的干擾。由于該干擾，頁PGl的閾值上升至圖11的“最終的Vthl分布”。[0153]而中間頁PG16的存儲單元晶體管MT在寫入后，因對之后的頁PG17?PG32的寫入動作而受到應力。然而，不會受到向頁PGl?PG16寫入時的影響(受到影響的是寫入前的擦除電平，擦除電平的閾值變動因之后的寫入而消失)。因此，中間頁PG16受到的干擾量是最前頭頁PGI的大致一半，頁PG16的最終閾值成為比頁PGI的最終閾值低的值。[0154]進而若著眼于最終頁PG32，則由于在向頁PG32寫入時對頁PGl?PG31的寫入已經結束，所以頁PG32不會受到其他頁的編程干擾的影響。[0155]這樣，因受到編程干擾的次數，存儲單元晶體管MT的閾值分布大幅不同，有可能損害數據的寫入可靠性。[0156]這一點，若是本實施方式，則通過使用偏移表就能夠消除上述問題。也就是說，在本實施方式中，如圖11所示，著眼于，越是頁地址小的存儲單元晶體管閾值就越向正方向變動這一情況，將校驗電平設定為預先考慮了該變動(shift)量的值。[0157]將該情況在圖12中示出。圖12與圖11同樣地，是表示圖8所示的NAND型閃存中的存儲單元晶體管MT的閾值分布的變化的圖。[0158]如圖所示，將“A”電平的閾值分布中的理想的下限值設為了“AR”。于是在本實施方式中，在向最前頭頁PGl寫入時，將校驗電平設定為初始值Vinit。該初始值相當于在圖11中說明的頁PGl的閾值變動量。也就是說，剛向最前頭頁PGl寫入后的閾值分布如圖12所示設定地大幅低于所希望的值”AR”，更具體而言，為(“AR”_(α.3.Δν?+β.31.AV2))。[0159]然后，因在向之后的頁PG2?PG32寫入時受到的編程干擾，頁PGl的閾值分布向所希望的分布變動。[0160]對其他頁PG2?PG32也同樣如此。例如在中間頁PG16的情況下，將校驗電平設定地比“AR”低(α.3.Δν?+β.15.ΔV2)。然后，通過在向頁PG17?PG32寫入時受到的編程干擾，頁PG16的閾值分布向所希望的分布變動。[0161]就最終頁PG32而言，將校驗電平設定為Vinit+(a.3.ΔΥ1+β.31.AV2)，該值與“AR”相等。將校驗電平設定為該值的理由是，最終頁PG32不會受到在向其他頁PGl?PG31寫入時的編程干擾的影響。[0162]這樣，根據本實施方式，預先預測由編程干擾導致的閾值分布的變動，將校驗電平設定為與此相應的值。因此，能夠減少寫入動作完成后的頁間的閾值分布的偏差，能夠提高數據的寫入動作可靠性。[0163]2.第2實施方式[0164]接著，針對第2實施方式的半導體裝置進行說明。本實施方式是在上述第I實施方式中與區塊內的頁的寫入順序相關的一些變化所涉及的方式。以下僅針對與第I實施方式不同之處進行說明。另外，在第I實施方式中將使用圖8說明的寫入順序稱為“第I寫入方式”，在本實施方式中針對第2至第5寫入方式這4個方式進行說明。[0165]2.1關于第2寫入方式[0166]首先，針對第2寫入方式，使用圖13進行說明。圖13是沿著某區塊BLK的位線方向的剖視圖，與在第I實施方式中說明的圖8相對應。[0167]如圖所示，在本實施方式中，首先選擇任一串單元SU，在該串單元SU內依次選擇字線WLO?WL7ο然后，選擇下一個串單元SU，同樣地在該串單元SU內依次選擇字線WLO?WL7。[0168]更具體而言，選擇選擇柵線SGDO，由此選擇串單元SUO，依次選擇字線WLO?WL7，由此向串單元SUO的存儲單元晶體管MTO?MT7依次寫入數據。[0169]接著，選擇選擇柵線SGDl，由此選擇串單元SUl，依次選擇字線WLO?WL7，由此向串單元SUl的存儲單元晶體管MTO?MT7依次寫入數據。[0170]然后，同樣地向串單元SU2以及SU3的存儲單元晶體管MT依次寫入數據。[0171]圖14是第2寫入方式的偏移表的概念圖。與圖9同樣地，在圖中用圓形記號表示的數字示出了某區塊BLK中的頁的選擇順序。另外，圖15是表示從圖13中的最前頭頁地址PGl向最終頁地址PG32寫入數據時的、校驗電SVpvfy的變化的時間圖。[0172]如圖所示，在向最前頭頁地址PGl寫入數據時，將校驗電壓Vpvfy設定為初始的值Vinit。在向下一頁地址PG2(串單元SUO的字線WLl)寫入數據時，校驗電壓Vpvfy按照圖14所示的偏移表，提升了β.I.ΔVl。也就是說，設為Vpvfy=(Vinit+β.I.AVI)。同樣地，在向下一頁地址PG3寫入數據時，設為Vpvfy=(Vinit+0.2.ΔVI)，在向頁地址PG8寫入數據時，設為Vpvfy=(Vinit+0.7.ΔVl)。這樣，依次提升校驗電壓Vpvfy。到此為止的8頁PGl?PG8全部是被分配給同一串單元SUO的頁。[0173]接下來數據將被寫入的頁是被分配給串單元SUl的頁PG9。因此，校驗電壓Vpvfy按照偏移表進一步提升，設為Vpvfy=(Vinit+a.I.Δν?+β.8.ΔV2)。然后，隨著頁地址增加，Vpvfy也被提升。即，在向下一頁地址PGlO寫入數據時，設為Vpvfy=(Vinit+a.I.ΔVl+β.9.AV2)，進而在向下一頁地址PGll寫入數據時，設為Vpvfy=(Vinit+a.I.AVl+β.10.AV2)0[0174]之后，同樣地，寫入數據直到最終頁地址PG32為止。在本例的情況下，與第I寫入方式不同，始終提升校驗電平。[0175]2.2關于第3寫入方式[0176]接著，針對第3寫入方式，使用圖16進行說明。圖16是沿著某區塊BLK的位線方向的剖視圖，與在第I實施方式說明的圖8相對應。[0177]如圖所示在第3寫入方式中，與第2寫入方式同樣地，首先選擇任一串單元SU，在該串單元SU內依次選擇字線WL。其中，在第2寫入方式中字線WL以距選擇柵線SGS由近到遠的順序(即字線WLO?WL7的順序)被選擇，而在第3寫入方式中，從位于上層的層(layer)的字線(WL0、WL7)向位于下層的層的字線進行選擇。[0178]更具體而言，選擇選擇柵線SGD0，由此選擇串單元SU0。并且，依次選擇位于最上位層的字線WLO(PGI)以及WL7(PG2)，接著依次選擇位于第2層的字線WLI(PG3)以及WL6(PG4)，接著依次選擇位于第3層的字線WLl(PG5)以及WL5(PG6)，最后依次選擇位于最下層的字線WL3(PG7)以及WL4(PG8)。通過以上，首先向串單元SUO內的全部的頁寫入數據。[0179]接著，選擇選擇柵線SGDl，由此選擇串單元SUl。并且與串單元SUO的情況同樣地，從位于上位層的字線WL依次寫入數據。[0180]圖17是第3寫入方式的偏移表的概念圖。與圖9同樣地，在圖中用圓形記號表示的數字示出了某區塊BLK中的頁的選擇順序。另外，圖18是表示從圖16中的最前頭頁地址到最終頁地址為止寫入數據時的、校驗電壓Vpvfy的變化的時間圖。[0181]如圖所示，第3寫入方式中的偏移表以及校驗電壓Vpvfy的變化與在第2寫入方式說明的圖14以及圖15中調換了字線WL的選擇順序而得到的等同。[0182]2.3關于第4寫入方式[0183]接著，針對第4寫入方式，使用圖19進行說明。圖19是沿著某區塊BLK的位線方向的剖視圖，與在第I實施方式說明的圖8相對應。[0184]如圖所示在第4寫入方式中，與第I寫入方式同樣，首先選擇任一字線WL，依次選擇與該字線WL連接的各串單元SUO?SU3中的存儲單元晶體管MT。其中，在第I寫入方式中，字線WL以距選擇柵線SGS由近及遠的順序(即字線WLO?WL7的順序)被選擇，而在第4寫入方式中，從位于上層的層的字線(WL0、WL7)向位于下層的層的字線進行選擇。[0185]更具體而言，首先選擇位于最上層的字線WL0。并且，依次選擇選擇柵線SGDO?S⑶3，由此，依次選擇串單元SUO?SU3(PG1?PG4)。接著，選擇同樣位于最上層的字線WL7。并且同樣依次選擇串單元SUO?SU3(PG5?PG8)。通過以上，在區塊BLK中向最上層的字線WL所對應的頁的寫入完成。[0186]接著，選擇位于第2層的字線WLl。并且，依次選擇選擇柵線SGDO?S⑶3，由此，依次選擇串單元SUO?SU3(PG9?PG12)。接著，選擇同樣位于第2層的字線WL6。并且同樣依次選擇串單元SUO?SU3(PG13?PG16)。通過以上，在區塊BLK中向第2層的字線WL所對應的頁的與入完成。[0187]以下，同樣向第3層以及最下層的字線WL所對應的頁依次寫入數據。[0188]圖20是第4寫入方式的偏移表的概念圖。與圖9同樣地，在圖中中用圓形記號表示的數字示出了某區塊BLK中的頁的選擇順序。另外，圖21是表示在從圖19中的最前頭頁地址到最終頁地址為止寫入數據時的、校驗電壓Vpvfy的變化的時間圖。[0189]如圖所示，第4寫入方式中的偏移表以及校驗電壓Vpvfy的變化與在第I寫入方式說明的圖9以及圖10中調換了字線WL的選擇順序而得到的等同。[0190]2.4關于第5寫入方式[0191]接著，針對第5寫入方式，使用圖22進行說明。圖22是沿著某區塊BLK的位線方向的剖視圖，與在第I實施方式說明的圖8相對應。[0192]如圖所示在第5寫入方式中，與第4寫入方式同樣地，首先選擇最上層的字線WL，依次選擇與該字線WL連接的各串單元SU中的存儲單元晶體管MT。其中，在第4寫入方式中以字線為單位從最上層按順序選擇存儲單元晶體管MT，而在第5寫入方式中，以串單元SU為單位進行選擇。[0193]更具體而言，首先選擇串單元SU0。并且，依次選擇位于最上層的字線WLO以及WL7(PGl以及PG2)。接著選擇串單元SU1。并且，再次依次選擇字線WLO以及WL7(PG3以及PG4)。接著選擇串單元SU2。并且，再次依次選擇字線WLO以及WL7(PG5以及PG6)。接著選擇串單元SU3。并且，再次依次選擇字線WLO以及WL7(PG7以及PG8)。通過以上，在區塊BLK中向最上層的字線WLO以及WL7所對應的頁的寫入完成。[0194]接著，再次選擇串單元SUO。并且，依次選擇位于第2層的字線WLl以及WL6(PG9以及PG10)。接著選擇串單元SU1。并且，再次依次選擇字線WLl以及WL6(PG11以及PG12)。接著選擇串單元SU2。并且，依次選擇字線WLl以及WL6(PG13以及PG14)。接著選擇串單元SU3。并且，依次選擇字線WLl以及WL6(PG15以及PG16)。由此，向第2層目的字線WLl以及WL6所對應的頁的與入完成。[0195]以下，同樣地也向第3層以及最下層的字線所對應的頁寫入數據。[0196]圖23是第5寫入方式的偏移表的概念圖。與圖9同樣地，在圖中用圓形記號表示的數字示出了某區塊BLK中的頁的選擇順序。另外，圖24是表示在從圖21中的最前頭頁地址到最終頁地址為止寫入數據時的、校驗電壓Vpvfy的變化的時間圖。[0197]如圖所示，在為第5寫入方式時，對位于同一層的字線的寫入的期間、校驗電平增加。但是，當切換選擇層時，即，當選擇位于更低層的字線時，校驗電平降低了靈敏度系數α的項的值，從那起再次增加下去。[0198]2.5本實施方式的效果[0199]如上所述，第2實施方式能夠適用于各種寫入方式。[0200]3.第3實施方式[0201]接著，針對第3實施方式的半導體存儲裝置進行說明。本實施方式是與在上述第I以及第2實施方式說明的靈敏度系數α以及β相關的方式。以下，僅針對與第I以及第2實施方式不同之處進行說明。[0202]3.1關于靈敏度系數α以及β[0203]圖25是表示本實施方式的靈敏度系數α以及β與字線地址(或者頁地址)的對應關系的圖。圖25的頁地址的分配是在第I實施方式說明的圖8的情況，隨著字線地址(或者頁地址)增加，所選擇的字線WL的層按照上層—中層—下層—中層—上層的順序變化。[0204]在本實施方式中，如圖25所示，越是下層的字線，則使靈敏度系數α以及β越高，越是上層的字線，則使靈敏度系數α以及β越低。[0205]3.2本實施方式的效果[0206]在為本實施方式的靈敏度系數時，能夠實現更高精度的編程校驗，并且能夠進一步減小閾值電壓的分布幅度。關于本效果進行以下說明。[0207]圖26是NAND串114的剖面構造的概略圖。在圖26中，示出了字線WL的層疊數是(m+I)，字線條數是(2m+l)條的例子。本結構通過如下方法制造。即，首先形成背柵線BG。然后，層間絕緣膜和字線層交替各形成(m+1)層，接著，以貫通(m+1)層的層間絕緣膜和字線層的方式形成內存空洞MH。然后，在內存空洞MH內埋入多晶硅層。[0208]在三維層疊型NAND型閃存中，通過增加該字線的層數，能夠提高存儲單元的集成度。然而，層數越增加，則內存空洞MH越成為錐狀的形狀，越是下層，則內存空洞MH的直徑dMH越小，越是上層，則內存空洞MH的直徑dMH越大。其結果，存儲單元受到的干擾在層間不同。更具體而言，越是下層干擾越大，越是上層干擾越小。因該干擾的差異，閾值的變動量也按每層而不同。使用圖27說明該情況。[0209]圖27是表示存儲單元的閾值分布的圖，示出了與最上層的字線、中間層的字線、以及最下層的字線連接的存儲單元的、剛寫入后到寫入完成時為止的閾值的變化。在圖27中，為了表示閾值變化與層之間的關系，示出了受到的編程干擾次數均相同的情況。[0210]如圖所示，在位于最上層的存儲單元晶體管中，由于編程干擾小，所以閾值的變動也最少。而在最下層的存儲單元晶體管中，由于受到很大的編程干擾的影響，閾值的變動也成為最大。[0211]在本實施方式中，著眼于這一點，越是干擾大的下層，則越增大靈敏度系數α以及β的值。通過增大靈敏度系數α以及β，能夠增大剛寫入后的閾值分布與在區塊整體的寫入完成時的閾值分布之差，能夠抵消圖27所示的大的閾值變動。[0212]3.3本實施方式的變形例[0213]此外，能夠在靈敏度系數α以及β的設定中選擇各種方法。例如在上述實施方式中如在圖25說明的那樣，使靈敏度系數α以及β這兩方具有層依賴性，但是也可以是至少僅使任一方具有層依賴性的情況。[0214]另外在上述實施方式中將多個字線作為I個區(zone)管理，以該區為單位管理α以及β。在圖28中示出了該情況。如圖所示，對字線WL按每4層進行匯總管理。即，將形成在從最上層到第4層為止的層的字線WLO?WL3以及WL(2m-2)?WL(2m+l)作為區ZNl進行處理。另外將形成在從第5層到第8層為止的層的字線WL4?WL7以及WL(2m_6)?WL(2m_3)作為區ZN2進行處理。以下同樣，將形成在位于最下層的4個層的字線WL(m-3)?WLm以及WL(m+l)?WL(m+4)作為區ZN((m+l)/4)進行處理。并且，對各區ZN分別設定靈敏度系數α以及β。[0215]當然，靈敏度系數α以及β也可以不以區為單位，而以I條字線為單位。在圖29中示出了該情況。圖29是表示靈敏度系數α以及β相對于字線地址(或者頁地址)的變化的圖。在圖29中，簡單示出了在最下層的層中，內存空洞徑dMH成為最小，越是上層的層，則內存空洞徑dMH越大的情況。但是，內存空洞徑dMH與層之間的關系并不是這樣簡單的關系，也有可能是更加復雜的情況。[0216]例如，也可以是如下情況:從最下層到第N層為止直徑dHM依次增大，在第(N+1)層中直徑dMH變小，從那起直徑dMH再次增大。在這樣的情況下，靈敏度系數α以及β也并不是根據層的深度進行控制，而使根據直徑dMH本身進行控制。即，并不特別限定內存空洞MH的直徑dMH與層之間的關系。并且上述實施方式中，也可以根據依賴于直徑dMH的干擾的大小使字線電壓變化。因此，靈敏度系數α以及β相對于頁地址的關系例如也可以是由如圖30所示的圖表示的情況。?02^7]進而，在存儲單元晶體管MT為能夠保持兩位以上的數據的MLC(mult1-levelcell，多級單元)的情況下，也可以針對各個寫入電平分別設定靈敏度系數α以及β。[0218]例如，在存儲單元晶體管MT為能夠保持兩位數據的情況下，能對“Α”電平、“B”電平、以及“C”電平的每一個電平分別執行校驗動作。并且一般來說，“A”電平(閾值最低的寫入電平)的存儲單元晶體管MT最容易受到編程干擾的影響，“C"電平(閾值最高的寫入電平)的存儲單元晶體管MT最難受到編程干擾的影響。[0219]因此，如圖31所圖示，也可以按每個寫入電平準備靈敏度系數α以及β。并且，在進行閾值高的寫入電平的校驗時，能使用更大值的靈敏度系數α以及β。[0220]4.第4實施方式[0221]接著，針對第4實施方式的半導體存儲裝置進行說明。本實施方式并不是在上述第I至第3實施方式中，根據頁地址以及寫入順序改變校驗電壓而使改變感測期間的實施方式。以下，針對兩種類型的感測放大器進行說明，另外，僅針對與上述第I至第3實施方式不同之處進行說明。[0222]4.1關于感測放大器的第I例[0223]首先，針對感測放大器113的第I結構例進行說明。第I結構例是感測流經位線BL的電流的類型的感測放大器。感測放大器113例如具備與位線BL關聯設置的多個感測電路。感測電路形成在半導體基板上，例如設置在上述說明的存儲單元陣列111正下方。圖32是感測電路的電路圖。[0224]如圖所示，感測電路50具備感測放大器部51以及鎖存電路52。此外，在各個存儲單元晶體管保持兩位以上的數據時，設置兩個以上鎖存電路。[0225]感測放大器部51對讀出至位線BL數據進行感測和放大，另外根據鎖存電路52保持的數據向位線BL施加電壓。即感測放大器部51是直接控制位線BL的模塊。鎖存電路52暫時保持數據。鎖存電路52在數據的寫入時，保持從控制器200接收到的寫入數據。在數據的讀出時，保持經感測放大器部51感測和放大的數據，并向控制器200發送。[0226]感測放大器部51具備η信道MOS晶體管60?68、ρ信道MOS晶體管69、以及電容元件70ο[0227]晶體管60的柵被施加信號BLS，電流路徑的一端與對應的位線BL連接。晶體管61的電流路徑的一端與晶體管60的電流路徑的另一端連接，柵被施加信號BLC，電流路徑的另一端與節點SCOM連接。晶體管61用于將對應的位線BL電平固定(clamp)為與信號BLC相應的電位[0228]晶體管69是用于對位線BL以及電容元件70充電的晶體管，在柵連接有節點INV_S，漏與節點SSRC連接，源被提供電源電壓VDD。晶體管62是用于對位線BL進行預充電的晶體管，柵被提供信號BLX，漏與節點SSRC連接，源與節點SCOM連接。晶體管64是用于對電容元件70充電的晶體管，柵被提供信號HLL，漏與節點SSRC連接，源與節點SEN連接。晶體管63是用于在數據感測(datasense)時對節點SEN進行放電的晶體管，柵被提供信號XXL，漏與節點SEN連接，源與節點SCOM連接。晶體管68是用于將位線BL固定為一定電位的晶體管，柵與節點INV_S連接，漏與位線BL連接，源與節點SRCGND連接。[0229]電容元件70在位線BL預充電時被充電，一方電極與節點SEN連接。另一方電極被提供信號CLK。[0230]晶體管65的柵被提供信號BLQ，源與節點SEN連接，漏與節點LBUS連接。節點LBUS是用于將感測放大器部51和數據鎖存器52連接的信號路徑。晶體管66是用于將讀出數據存儲于數據鎖存器52的晶體管，柵被提供信號STB，漏與節點LBUS連接。[0231]晶體管67是用于對讀出數據是“O”還是“I”進行感測(sense)的晶體管，柵與節點SEN連接，漏與晶體管66的源連接，源接地。[0232]節點INV_S是鎖存電路52內的節點，能夠取得與鎖存電路52的保持數據相應的電平。例如，在數據的讀出時選擇存儲單元成為接通(on)狀態，若節點SEN充分降低，則節點INV_S成為“H”電平。另一方面，選擇存儲單元為斷開(off)狀態，若節點SEN保持一定電位，則節點INV_S成為“L”電平。[0233]在以上的結構中，各種控制信號通過例如程序裝置121提供。就感測電路50的動作而言，在以下的4.2章詳細進行說明。[0234]4.2關于數據的寫入動作[0235]接著，針對使用了第I結構例的感測放大器113的數據的寫入方法，使用圖33進行說明。圖33是表示本實施方式的數據寫入方法的流程圖。如圖所示，本實施方式與在第I實施方式說明的圖6的方法的不同之處在于，變更感測期間Tpvfy而非變更校驗電壓Vpvfy。即，在數據的編程后(步驟Sll)，例如程序裝置121根據頁地址以及寫入順序設定感測期間Tpvfy(步驟S20)。然后，感測電路50僅在所設定的感測期間Tpvfy感測位線電流，由此執行編程校驗動作(步驟S21)。[0236]若選擇頁中的全部位在校驗中通過(步驟S14，是)，則對該頁的寫入動作結束。另一方面，若任一位在校驗中未通過(miss)(步驟S14，否)，則例如程序裝置121返回步驟Sll再次執行編程。此時，例如程序裝置121根據頁地址以及寫入順序使感測期間Tpvfy變動。即，將感測期間Tpvfy更新為(Tpvfy+ΔTx)。[0237]若在步驟S14中全部位在校驗中通過(步驟S14，是)，則程序裝置121執行下一頁的編程(步驟S15，是)。并且若全部頁的編程結束(步驟S15，是)，則寫入動作完成。[0238]圖34是表示進行編程校驗動作時的各配線的電壓變化的時間圖。如圖所示，通過行解碼器112向選擇字線、非選擇字線、以及選擇柵線SGD、SGS施加預定的電位(時刻t0)。即行解碼器112向選擇字線施加校驗電壓Vpvfy，向非選擇字線施加電壓VREAD。進而行解碼器112向選擇柵線SGD、SGS施加電壓。即行解碼器112向與選擇串單元SU對應的選擇柵線SGD以及SGS施加電壓VSG，使選擇晶體管STl以及ST2導通。另一方面，行解碼器112向與非選擇串單元SU對應的選擇柵線SGD以及SGS施加例如OV或負電壓VBB，使選擇晶體管STl以及ST2截止。[0239]接著，程序裝置121將信號BLS設為“H”電平，將感測電路50與對應的位線BL連接。另外將節點INV_S復位(reset)，設為“L”電平。[0240]然后，感測電路50對位線BL進行預充電。即程序裝置121將信號BLX以及BLC設為“H”電平(時刻11)。由此，經由晶體管60?62、69的電流路徑，位線BL利用電壓VDD進行預充電。另外，電壓Vclamp是決定位線電壓的電壓，位線電壓成為通過電壓Vclamp被電平固定了的電壓Vbl。[0241]接著，感測電路50對節點SEN進行充電。即，程序裝置121將信號HLL設為“H”電平(時刻t2)。“H”電平的信號HLL的電位是電壓VH，并且是能夠對晶體管64傳送電壓VDD的電壓。由此，晶體管64成為導通狀態，節點SEN被電壓VDD充電。進行節點SEN的充電直到時刻t3為止。通過節點SEN的電位成為VDD，晶體管67成為導通狀態。[0242]接著，感測電路50對位線BL進行感測。即，程序裝置121將信號XXL設為“H”電平(時刻t4)。由此晶體管63成為導通狀態，節點SEN與位線BL電連接。于是，若選擇存儲單元為接通狀態，則電流從節點SEN流向源線SL，節點SEN的電位降低。另一方面，若選擇存儲單元為斷開狀態，則電流不從節點SEN流向源線SL，節點SEN的電位大致維持VDD。程序裝置121僅在先前敘述過的期間Tpvfy內將信號XXL設為“H”電平(生效)。[0243]最后，感測電路50對數據進行選通(strobe)。即程序裝置121將信號STB設為“H”電平(時刻t6)。由此，晶體管66成為導通狀態。若晶體管67成為導通狀態(也就是說SEN=“H”)，則對節點LBUS進行放電直到成為大致VSS，在節點INV_S存儲“L”電平。若晶體管67為截止狀態(也就是說SEN=“L”)，則節點LBUS的電位維持VDD，在節點INV_S存儲“H”電平。[0244]4.3關于偏移表[0245]本實施方式的感測期間Tpvfy存儲于在第I至第3實施方式說明的偏移表。圖35至圖39分別是在第I以及第2實施方式說明的第I至第5寫入方式中所使用的偏移表的概念圖。[0246]在圖中，Atl與在串單元SU為非選擇狀態下因受到編程電壓VPGM的編程干擾而引起的閾值的變動量對應。另外，At2與在選擇狀態或非選擇狀態下因受到編程電壓VPGM的編程干擾而引起的閾值的變動量對應。[0247]如圖所示，本實施方式的偏移表保持相對于初始的感測期間Tinit的偏移(offset)量。例如在第I寫入方式中，如圖35所示，在選擇串單元SUO的字線WLO(PGl)時，將感測期間設為初始的值Tinit。在選擇串單元SUI的字線WLO(PG2)時，感測期間相對于初始值延長了a.Atl，設為(Tinit+α.Δtl)。另外，在選擇串單元SUl的字線WLl(PG6)時，感測期間設為(Tinit+a.Atl+β.5.Δt2)。并且在最后選擇串單元SU3的字線WL7(PG32)時，感測期間設為最長的(Tinit+a.3.Atl+β.31.At2)。[0248]各寫入方式中的偏移(offset)量相當于在圖9、圖14、圖17、圖20、以及圖23中將ΔVl以及AV2分別改寫為Atl以及At2而得到的偏移(offset)量。因此，各寫入方式中的感測期間Tpvfy的變化相當于在圖10、圖15、圖18、圖21、以及圖24中同樣將AVl以及AV2替換為Atl以及At2，將Vinit替換為Tinit，并且將縱軸替換為感測期間Tpvfy而得到的變化。[0249]4.4關于感測放大器的第2例[0250]接著，針對感測放大器113的第2結構例進行說明。第2結構例是對位線BL的電壓進行感測的類型的感測放大器。[0251]在電壓感測方式的感測放大器中，屏蔽(shield)鄰接的位線而進行感測動作。即，在電壓感測方式中，對位線的電壓變動進行感測。在此，在對一方的位線進行放電的情況下，與其鄰接的位線由于親合(coupIing)而受到被放電的位線的電位變動的影響。其結果，有可能發生數據的誤讀出。因此，在電壓感測方式中，按每個偶數位線、以及奇數位線讀出數據。并且，在從偶數位線讀出數據時將奇數位線固定為一定電位(屏蔽)，在從奇數位線讀出數據時將偶數位線固定為一定電位。[0252]在屏蔽該鄰接的位線的方法(以下，稱為“位線屏蔽法”)中，如圖40所示，感測放大器113具有多個感測電路(S/A&latch)，l個感測電路(S/A&latch)由2條位線所共有。也就是說，將鄰接的位線分類為偶數(EVEN)和奇數(0DD)，采用了鄰接的偶數和奇數的位線共有I個感測電路的結構。[0253]在該位線屏蔽法的讀出動作中，在讀出第偶數條位線的數據的情況下，將偶數位線用轉移柵(BLSe)接通，將偶數位線與感測放大器連接。此時，通過將接地用晶體管(BIASo)導通，使奇數位線與BLCRL連接而設為預定的電位。在該狀態下，在感測放大器(S/A)對偶數位線進行預充電時，由于奇數位線的電位仍然保持為預定的電位，所以偶數位線不會受到奇數位線的影響，能適當進行預充電。該預充電電位由信號BLC這一柵電壓決定，例如為0.7V。[0254]另一方面，在讀出奇數位線的數據的情況下，將奇數位線用轉移柵(BLSo)接通，將奇數位線與感測放大器連接。此時，通過將接地用晶體管(BIASe)導通，由此將偶數位線與BLCRL連接。在該狀態下，在感測放大器(S/Α)對奇數位線進行預充電時，由于偶數位線的電位仍然保持為一定，所以奇數位線不會受到偶數位線的影響，能適當進行預充電。該預充電電位也與對偶數位線進行預充電時同樣，為通過信號BLC進行電平固定的電壓。[0255]這樣，在位線屏蔽法中，在讀出動作時將鄰接的非選擇位線設為接地狀態，由此不會受到鄰接的位線的信號的影響，能夠進行準確的讀出動作。[0256]圖41是與圖40所示的一組位線對BLe以及BLo(例如BLO和BLl)對應的感測電路(S/A&latch)的電路圖。[0257]如圖所示，感測電路具有主要數據緩存(PrimaryDataCache:roC)430、二級數據緩存(SecondaryDataCache:SDC)431、3個動態數據緩存(DynamicDataCache:DDC)433(433-1?433-3)、以及臨時數據緩存(TemporaryDataCache:TDC)434。此外，動態數據緩存433以及臨時數據緩存434根據需要設置即可。另外，動態數據緩存433在編程時也能夠作為保持用于向位線寫入VDD(高電位)和VSS(低電位)的中間電位(VQPW)的數據的緩存而使用。[0258]主要數據緩存430具有時鐘反相器(clockedinverter)CLIl、CLI2以及η信道型晶體管NM0S5。二級數據緩存431具有時鐘反相器CLI3、CLI4和η信道型晶體管NM0S6、匪0S7。動態數據緩存433具有η信道型晶體管匪0S4、NM0S9。另外，臨時數據緩存434具有電容Cl。此夕卜，主要數據緩存430、二級數據緩存431、動態數據緩存433以及臨時數據緩存434的電路結構并不限定于圖41所示的結構，也可以采用其他電路結構。[0259]另外，在圖41的例子中，在數據緩存(datacache)中作為控制數據的輸入輸出的晶體管而使用η信道MOS晶體管，但也可以使用P信道MOS晶體管。[0260]并且，感測放大器通過η信道MOS晶體管HN2e以及ΗΝ2ο，與對應的偶數位線BLe以及奇數位線BLo分別連接。向晶體管HN2e以及HN2o的柵分別輸入信號BLSe以及BLSo。另外，偶數位線BLe以及奇數位線BLo連接有η信道MOS晶體管HNle以及HNlo的源。分別向晶體管HNle以及HNlο的各自的柵輸入信號BIASe以及BIASo，向漏輸入信號BLCRL。[0261]4.5關于編程校驗動作[0262]圖42表示第2結構例的感測放大器的、編程校驗時的各種信號的時間圖。該校驗動作與在圖33說明的步驟S21的處理相對應。另外，各信號由例如在圖2說明的程序裝置141提供。[0263]如圖所示，在時刻tO，首先，將選擇區塊的選擇串單元的選擇柵線(SGD)設為“高”電平。另外，在感測放大器中，將預充電電源電位VPRE設為VDD。向非選擇選擇柵線SGD施加OV或非選擇電壓VBB(例如負電壓)。[0264]接下來在時刻tl，在芯部進行字線WL的創建(setup)。即，行解碼器112向選擇字線施加校驗電壓Vpvfy，向非選擇字線施加電壓VREAD。[0265]另外，感測放大器預先對作為讀出對象的位線(在圖42的例子中為偶數位線BLe)進行預充電。具體而言，將信號BLPRE設為“高”電平而使晶體管NMOSlI導通，由此以電壓VDD對臨時數據緩存(TDC)434進行預充電。[0266]接著在時刻t2?t3，進行位線選擇信號BLSe以及BLSo、偏置選擇信號BIASe以及BIASo的設定。由于在圖42的例子中選擇偶數位線BLe，所以將偶數位線選擇信號BLSe設為“高”電平，由于將奇數位線BLo固定為BLCRL(=Vss)，所以將信號BIASo設為“高”。?0267]另外，向信號BLC施加位線預充電用的鉗位電壓(clampvoltage)Vclamp，由此將偶數位線BLe例如預充電至0.7V。[0268]以上，在芯部中，將偶數位線BLe充電至0.7V，將奇數位線BLo固定為Vss。[0269]接著，在時刻t4，將信號BLC設定為OV，將位線BLe設為電浮動的狀態。[0270]接著，在時刻t5，向所選擇的串單元的源側的選擇柵線SGS施加Vsg。向其他非選擇選擇柵線SGS施加OV或非選擇電壓VBB(例如負電壓)。由此，若存儲單元的閾值比校驗電平高，則位線不放電，若比校驗電平低，則讀出電流流動而對位線進行放電。[0271]接著，在時刻t9?tlO，在信號VPRE成為VDD的狀態下，通過將信號BLPRE設為Vsg，將臨時數據緩存TDC預充電為VDD。[0272]接下來在時刻til?tl2，向信號BLC施加感測用電壓Vsen。此時，若選擇位線BLe的電位比Vsen-Vth高，則晶體管NM0S10(被提供了信號BLC的晶體管)保持截止的狀態，在節點TDC中保持VDDJth是存儲單元晶體管的閾值電壓。另一方面，若選擇位線BLe的電位比Vsen-Vth低，則由于晶體管NMOSlO導通，所以節點TDC被放電而大致與位線BLe的電位(例如0.4V)相等。[0273]接著在時刻tl3?tl4，感測到的數據被二級數據緩存SDC獲取。具體而言，一旦將信號SEN2以及LAT2設為斷開(off)狀態，將信號EQ2設為VDD，由此，節點SENl與節點N2電位相同。然后，設為信號BLC2=VDD+Vth，將TDC的數據傳送給SDC。其結果，在原本節點TDC為“高”的情況下，SDC的數據成為“I”。另外，在節點TDC為“低”(例如0.4V)的情況下，SDC的數據成為“O”。[0274]以上，從偶數位線BLe讀出數據。然后，在時刻114?tl5進行修復(recovery)動作，對各節點以及信號進行復位。[0275]奇數位線BLo的讀出也同樣進行。該情況下，與圖42的例子相反，將信號BLSo設為“高”、將信號BLSe設為“低”。另外，將信號BIASe設為“高”，將信號BIASo設為“低”。[0276]這樣，也能夠適用于在感測放大器113中具備電壓感測方式的感測放大器的半導體存儲裝置。并且在該情況下，感測期間Tpvfy成為向信號BLC施加了電壓Vsen的期間。該期間通過與圖35至圖39所示的寫入方式相應的偏移表，例如由程序裝置121設定。[0277]4.6本實施方式的效果[0278]即使是本實施方式的結構，也能夠得到與上述第I至第3實施方式同樣的效果。[0279]S卩，在上述第I至第3實施方式中，通過根據頁地址以及寫入順序使校驗電壓變化，如圖12所說明的那樣，將向全部的頁的寫入結束后的閾值電壓設為所希望的范圍內的值。[0280]而在本實施方式中，通過使感測期間Tpvfy根據頁地址以及寫入順序變化，得到同樣的效果。關于這一點，使用圖43進行說明。圖43是表示感測放大器的上述第I結構例(電流感測型的感測放大器)的校驗時的節點SEN的電位以及信號XXL的電位變化的時間圖。[0281]作為一例，假定在校驗時，從對節點SEN預充電起到放電為止的電位變化如圖43所不O[0282]此時，在感測放大器中，通過將信號XXL設為“高”電平，對節點SEN進行放電而感測數據。在本實施方式中，該信號XXL生效的期間Tpvfy因頁地址以及寫入順序而變化。例如就最前頭頁PGl而言，期間Tpvfy設為最短，就最終頁PG32而言設為最長。[0283]于是，在為圖43所示的例子時，在最前頭頁PGl中，由于期間Tpvfy短，所以在信號XXL設為“低”電平的時刻12，節點SEN比數據判定閾值Vsen_th高。因此，頁PGI在校驗中通過。由此，不執行對頁PGl的進一步的編程動作。[0284]另一方面，在最終頁PG32中，由于期間Tpvfy長，所以在信號XXL設為“低”電平的時亥Ijt3，節點SEN比數據判定閾值Vsen_th低。因此，頁PG32在校驗中未通過。由此，對頁PG32進一步執行編程動作。[0285]以上，在因干擾的影響而閾值電壓容易變動的頁中，通過縮短感測期間Tpvfy，節點SEN的電位以更高的電平與閾值Vsen_th進行比較。另一方面，在閾值電壓難以變動的頁中，通過延長感測期間Tpvfy，節點SEN的電位以充分降低的電平與閾值Vsen_th進行比較。由此，能夠進行與在第I實施方式說明的圖12同樣的寫入動作。[0286]以上，針對電壓感測型的第2結構例中的感測放大器也同樣。即在為第2結構例時，由于頁地址以及寫入順序而使節點TDC的放電期間變化的結果是，能得到同樣的效果。[0287]當然，對本實施方式也能夠適用第2、第3實施方式。即，能夠適用第2至第5寫入方式，也能夠如在第3實施方式說明的那樣設定靈敏度系數α以及β。[0288]5.第5實施方式[0289]接著，針對第5實施方式的半導體存儲裝置進行說明。本實施方式是在第I至第4實施方式中將存儲單元陣列111的結構進行了變形得到的方式。以下，僅針對與第I至第4實施方式不同之處進行說明。[0290]5.1關于存儲單元陣列的結構[0291]圖44是本實施方式的存儲單元陣列111的、沿著位線方向的剖視圖，與在第I實施方式說明的圖4相對應。[0292]如圖所示，半導體層26可以是I條柱狀的形狀而不是如在圖4說明的那樣的U字型的形狀。該情況下，如圖44所示，在半導體基板的上方形成源線層31，在該源線層31上形成多個柱狀的半導體層30以及26。并且，在半導體層30以及26的周圍，按從下向上的順序形成選擇晶體管ST2、存儲單元晶體管MTO?ΜΤ7、以及選擇晶體管STl，進而形成位線層33。在本結構的情況下，無需背柵晶體管ΒΤ。[0293]圖45是沿著本實施方式的某區塊BLK的位線方向的等價電路圖，在圖中用圓形記號表示的數字示出了寫入的順序。在圖45中，示出了適用了在上述第I實施方式說明的第I寫入方式的情況。[0294]如圖所示，數據的寫入從最下層的字線WLO開始，在最上層的字線WL7完成。即，首先選擇最下層的字線WL0，在該字線WLO被選擇的狀態下，依次選擇串單元SUO?SU3(選擇柵線SGDO?SGD3)。然后，選擇位于字線WLO的上層的字線WLl，同樣在該字線WLl被選擇的狀態下，依次選擇串單元SUO?SU3。以下，同樣地直到選擇到最上層的字線WL7為止。[0295]因此，在圖45所示的區塊BLK中，對串單元SUO的字線WLO分配最前頭頁地址PGI，接著對串單元SUl的字線WLO分配第2個頁地址PG2，最后對串單元SU3的字線WL7分配最終頁地址PG32。該頁地址的分配與第I寫入方式同樣。[0296]5.2關于校驗電壓[0297]本實施方式的偏移表與在第I實施方式說明的圖9同樣，頁地址與校驗電壓的關系也與圖10同樣。[0298]其中，在靈敏度系數α以及β具有層依賴性的情況下，在第3實施方式說明的圖25的關系在本實施方式中如圖46那樣。即，靈敏度系數α以及β與頁地址一起減少。其原因在于，頁地址越大，則所選擇的字線位于越上層。換言之，是因為頁地址越大，則內存空洞的直徑越大，干擾的影響越小。[0299]5.3本實施方式的效果[0300]如上所述，第I至第4實施方式也能夠適用于具有圖44所示的構造的NAND型閃存。[0301]此外，上述實施方式以適用第I寫入方式的情況為例進行了說明，但是當然也可以適用第2至第5寫入方式。適用了第2至第5寫入方式時的偏移表以及校驗電壓如圖14以及圖15、圖17以及圖18、圖20以及圖21、圖23以及圖24所示。[0302]5.4本實施方式的變形例[0303]5.4.1第I變形例[0304]圖47以及圖48示出了本實施方式的第I變形例的存儲單元陣列的結構，圖47是與圖44對應的剖視圖，圖48是與圖45對應的電路圖。[0305]如圖所示，NAND串114例如也可以在P型阱區域50上形成。在阱區域50上形成立柱30a。另外在阱區域50內形成η+型雜質擴散層51以及P+型雜質擴散層52。并且在擴散層51上形成接觸塞(contactplug)53，以與接觸塞53連接的方式形成作為源線SL發揮功能的金屬配線層55。另外在擴散層52上形成接觸塞54，以與接觸塞54連接的方式形成作為阱線CPWELL發揮功能的金屬配線層56。講線CPWELL是用于對阱區域50提供電位的配線。金屬配線層55以及56與作為位線BL發揮功能的金屬配線層33例如在同一層形成。[0306]另外在區塊BLK內，選擇柵線SGS共同連接。選擇晶體管ST2的柵絕緣膜29a不僅形成在立柱30a的側面，還形成阱區域50上，在串單元SU間共同連接。進而選擇晶體管ST2的柵電極27a埋入鄰接的立柱30a間的區域，形成至擴散層51附近。[0307]根據本結構，選擇晶體管ST2作為4端子器件(柵、源、漏、基板)發揮功能。并且，能夠通過阱線CPWELL向阱區域50以及立柱26提供電壓。因此，通過向阱線CPWELL賦予正電壓，向字線WL賦予OV或負電壓，能夠進行由FN隧穿實現的數據擦除。[0308]另外，在數據的讀出時，選擇晶體管ST2的信道不僅形成在立柱30a側面，還沿著柵絕緣膜29a形成在阱區域50的表面。由此，各NAND串114的電流路徑經由擴散層51以及接觸塞53與源線SL電連接。因此，阱區域50和柵電極27a之間的柵絕緣膜29a的膜厚、與立柱30a和柵電極27a之間的柵絕緣膜29a的膜厚程度相同。[0309]此外，接觸塞53以及54可以在區塊BLK的邊界部分形成，也可以在區塊BLK內的某特定的區域形成。[0310]5.4.2第2變形例[0311]接著，針對第2變形例使用圖49進行說明。圖49示出了在圖47的例子中將內存空洞分為兩個步驟形成的情況下的存儲單元陣列的剖面構造，強調圖示了在內存空洞產生的錐形狀。[0312]如在第3實施方式說明的那樣，在三維層疊型NAND型閃存中，越增加字線層數，則越能夠提高集成度，而另一方面內存空洞MH的深度也越深。并且深度越深，則內存空洞MH的底部與上部的直徑的差異也越大。其結果，為了使內存空洞MH切實開口至底部，內存空洞MH的上部的直徑變大，鄰接的內存空洞MH容易短路。另一方面，若減小內存空洞MH的上部的直徑，則不能使內存空洞完全開口，成為內存空洞打開不良的原因。[0313]因此，也可以分多個步驟使內存空洞MH開口。圖49示出了分兩個步驟進行開口的情況。在圖49中，在形成了選擇柵線SGS以及字線WLO?WL3的階段，首先形成第I內存空洞MH。然后，在第I內存空洞MH內形成柵絕緣膜、電荷蓄積層等，進而利用多晶硅層向第I內存空洞MH內埋入。[0314]接著，在依次形成字線WL4?WL7以及選擇柵線S⑶之后，形成第2內存空洞MH。第2內存空洞MH以其底部到達第I內存空洞的上表面的方式形成。并且，從內存空洞MH具有錐形狀來看，第2內存空洞MH的底面的直徑比第I內存空洞MH的上表面的直徑小。因此如圖49所示，柵絕緣膜、電荷蓄積層、以及區塊絕緣膜在字線WLO?WL3和WL4?WL7上不連續。[0315]在圖50中示出上述結構中的靈敏度系數α以及β與字線地址(或者頁地址)的對應關系。如圖所示，就字線WLO?WL3而言，由于內存空洞徑依次變大下去，所以靈敏度系數α以及β也降低下去。但是，在字線WL3和WL4之間，內存空洞徑成為不連續，所以字線WL4的內存空洞直徑比字線WL3的內存空洞直徑大。因此，靈敏度系數α以及β也增大。這樣，靈敏度系數α以及β能夠按照內存空洞直徑而適當設定。[0316]此外，本例不論在圖44所示的構造中還是在圖4所示的構造中，都同樣適用。[0317]6.第6實施方式[0318]接著，針對第6實施方式的半導體存儲裝置進行說明。本實施方式是對具有與第5實施方式不同的結構的存儲單元陣列111的半導體存儲裝置適用了第I至第4實施方式得到的實施方式。以下，僅針對與第I至第5實施方式不同之處進行說明。[0319]6.1關于存儲單元陣列的結構[0320]圖51是本實施方式的存儲單元陣列111的電路圖，示出了任I個區塊BLK的結構。如圖所示，區塊BLK具備多個存儲單元(memoryunit)MU(MUl、MU2)。在圖51中僅圖示了2個存儲單元MU，但是也可以是3個以上，并不限定其數量。[0321]存儲單元MU的各自分別具備例如4個串組GR(GR1?GR4)。此外，在存儲單元MUl以及MU2之間進行區別時，將存儲單元MUl的串組GR分別稱為GRl-1?GR4-1，將存儲單元MU2的串組GR分別稱為GR1-2?GR4-2。[0322]串組GR各自分別具備例如3個NAND串SR(SR1?SR3)。當然，NAND串SR的數量不限定于3個，也可以是4個以上。NAND串SR各自分別具備選擇晶體管STl以及ST2、以及4個存儲單元晶體管MT(MT1?MT4)。存儲單元晶體管MT的數量不限定于4個，可以是5個以上，也可以是3個以下。[0323]在串組GR內，3個NAND串SRl?SR3在半導體基板上依次層疊，NAND串SRl在最下層形成，NAND串SR3在最上層形成。即，在第I實施方式說明的圖4中，NAND串內的存儲單元晶體管MT在半導體基板面的垂直方向上層疊而成，而在本實施方式中，NAND串內的存儲單元晶體管MT在與半導體基板面平行的方向上排列，該NAND串在垂直方向上層疊。并且，同一串組GR所包含的選擇晶體管STl以及ST2分別與同一選擇柵線GSLl以及GSL2連接，位于同一列的存儲單元晶體管MT的控制柵與同一字線WL連接。進而，某串組GR內的3個選擇晶體管STl的漏與彼此不同的位線BL連接，選擇晶體管ST2的源與同一源線SL連接。[0324]第奇數個串組GRl以及GR3、和第偶數個串組GR2以及GR4中，選擇晶體管STl以及ST2以其位置關系相反的方式配置。即在為圖51的例時，串組GRl以及GR3的選擇晶體管STl配置在NAND串SR的左端，選擇晶體管ST2配置在NAND串SR的右端。而串組GR2以及GR4的選擇晶體管STI配置在NAND串SR的右端，選擇晶體管ST2配置在NAND串SR的左端。[0325]并且，串組GRl以及GR3的選擇晶體管STl的柵與同一選擇柵線GSLl連接，選擇晶體管ST2的柵與同一選擇柵線GSL2連接。另一方面，串組GR2以及GR4的選擇晶體管STl的柵與同一選擇柵線GSL2連接，選擇晶體管ST2的柵與同一選擇柵線GSLl連接。[0326]另外，某存儲單元MU所包含的4個串組GRl?GR4與彼此同一位線BL連接，不同的存儲單元MU與彼此不同的位線BL連接。更具體而言，在存儲單元MUl中，串組GRl?GR4中的NAND串SRl?SR3的選擇晶體管STI的漏分別經由列選擇柵CSG(CSGI?CSG4)與位線BLI?BL3連接。列選擇柵CSG具有例如與存儲單元晶體管MT、選擇晶體管STl以及ST2等同樣的結構，在各存儲單元MU中，選擇與位線BL連接的I個串組GR。因此，與各串組GR進行了關聯的列選擇柵CSGI?CSG4的柵由各自不同的控制信號線SSLI?SSL4控制。[0327]具有以上說明的結構的存儲單元MU在記載于圖51的紙面上沿上下方向排列多個。所述多個存儲單元MU共有存儲單元MUl和字線WL以及選擇柵線GSLl以及GSL2。另一方面，位線BL是獨立的，例如對存儲單元MU2而言，關聯有與存儲單元MUl的位線不同的3條位線BL4?BL6。與各存儲單元MU關聯的位線BL的條數與I個串組GR所包含的NAND串SR的總數相對應。因此，若NAND串為4層，則位線BL也設置4條，其他的數量的情況也同樣。另外，控制信號SSLl?SSL4可以在存儲單元MU間共用，或者也可以進行獨立控制。[0328]在上述結構中，從各存儲單元MU逐一選擇的串組GR中的與同一字線WL連接的多個存儲單元晶體管MT的集合，成為“頁“。[0329]圖52以及圖53是區塊BLK的立體圖以及平面圖，圖54是沿著圖53的54-54線的剖視圖，圖55是沿著圖53的55-55線的剖視圖，圖56是沿著圖53的56-56線的剖視圖。在圖52、圖54、以及圖56中圖示有I個存儲單元MU，圖53以及圖55圖示有2個存儲單元MUl以及MU2。[0330]如圖所示，在半導體基板40上形成絕緣膜41，在絕緣膜41上形成區塊BLK。[0331]通過在絕緣膜41上形成沿著與第I方向正交的第2方向的條紋形狀的、例如4個翅片型構造44(44-1?44-4)，形成有I個存儲單元MU，所述第I方向是相對于半導體基板40表面垂直的方向。翅片型構造44各自分別包含沿著第2方向設置的絕緣膜42(42-1?42-4)和半導體層43(43-1?43-3)。并且在翅片型構造44的每一個中，通過將絕緣膜42_1?42_4和半導體層43-1?43-3交替層疊，形成有在相對于半導體基板40的表面垂直的方向上延伸的4條層疊構造。該翅片型構造44的每一個相當于在圖51說明的串組GR。并且，最下層的半導體層43-1相當于NAND串SRl的電流路徑(形成信道的區域)，最上層的半導體層43-3相當于NAND串SR3的電流路徑，位于它們中間的半導體層43-2相當于NAND串SR2的電流路徑。[0332]在翅片型構造44的上表面以及側面依次形成有柵絕緣膜45、電荷蓄積層46、區塊絕緣膜47、以及控制柵48(參照圖54)。電荷蓄積層46例如由絕緣膜形成。另外控制柵48由導電膜形成，作為字線WL或選擇柵線GSLl以及GSL2發揮功能。字線WL以及選擇柵線GSLl以及GSL2在多個存儲單元MU間以跨越多個翅片型構造44的方式形成。另一方面，控制信號線SSLl?SSL4按每個翅片型構造44而獨立。[0333]翅片型構造44中，其一端部引出至區塊BLK的端部，在所引出的區域與位線BL連接。即，當作為一例著眼于存儲單元MUl時，將第奇數個翅片型構造44-1以及44-3的一端部引出至沿著第2方向的區域而共同連接，在該區域形成接觸塞BCl?BC3。形成于該區域的接觸塞BCl將串組GRl以及GR3的半導體層43-1與位線BLl連接，與半導體層43-2以及43-3絕緣。接觸塞BC2將串組GRl以及GR3的半導體層43-2與位線BL2i連接，與半導體層43-1以及43-3絕緣。接觸塞BC3將串組GRl以及GR3的半導體層43-3與位線BL3連接，與半導體層43-1以及43-2絕緣。[0334]另一方面，將第偶數個翅片型構造44-2以及44-4的一端部引出至在第2方向上相對的區域而與翅片型構造44-1以及44-3的一端部共同連接，在該區域形成接觸塞BCl?BC3。形成于該區域的接觸塞BCl將串組GR2以及GR4的半導體層43-1與位線BLl，與半導體層43-2以及43-3絕緣。接觸塞BC2將串組GR2以及GR4的半導體層43-2與位線BL2連接，與半導體層43-1以及43-3絕緣。接觸塞BC3將串組GR2以及GR4的半導體層43-3與位線BL3連接，與半導體層43-1以及43-2絕緣。[0335]當然，上述的說明是存儲單元MUl的情況，例如在存儲單元MU2的情況下，形成接觸塞BC4?BC6，所述接觸塞BC4?BC6將半導體層43-1?43-3分別與位線BL4?BL6連接(參照圖55)。[0336]另外，在翅片型構造44的另一端上形成接觸塞SC。接觸塞SC將半導體層43-1?43-3與源線SL連接。[0337]在上述結構中，NAND串SRl?SR3所包含的存儲單元晶體管的大小互不相同。更具體而言，如圖54所示，在各翅片型構造44中，就沿著半導體層43的第3方向的寬度而言，越位于低的層其寬度越大，越位于高的層其寬度越小。即，半導體層43-1的寬度最寬，半導體層43-3的寬度最窄，半導體層43-2的寬度位于中間。也就是說，因制造偏差而特性互不相同的多個存儲單元晶體管MT包含在I頁中。[0338]6.2關于寫入動作[0339]接著，針對本實施方式的數據的寫入動作，參照圖57進行說明。圖57是本實施方式的寫入動作的流程圖，與在第I實施方式說明的圖6對應。以下，作為一例，針對使用在圖41說明的感測電路的情況進行說明，但是使用在圖32說明的感測電路的情況也同樣。[0340]如圖所示，與第I實施方式同樣，首先，執行步驟SlO?Sll的處理。接下來，例如對程序裝置121的命令進行響應，電荷栗122設定并產生校驗電壓Vpvfy以及電壓Vclamp_n(步驟S30)。電壓Vclamp_n作為信號BLC使用。[0341]然后，行解碼器112向選擇字線WL施加校驗電壓Vpvfy，程序裝置121向NM0S10施加信號BLC(電壓Vclamp_n)，由此，執行校驗動作(步驟S31)。此外，電壓Vclamp_r^^n為I以上的自然數，與對應的NAND串SR被設置的層相對應。即在本例的情況下，對位于最下層的NAND串SRl所對應的位線BL的信號BLCLAMP賦予電壓Vclamp_l。對位于最上層的NAND串SR3所對應的位線BL的信號BLCLAMP賦予電壓Vclamp_3。并且，對位于中間層的NAND串SR2所對應的位線BL的信號BLCLAMP賦予電壓Vclamp2。[0342]若選擇頁中的全部位在校驗中通過(步驟S14，是)，則對該頁的寫入動作結束。否貝IJ(步驟S14，否)，程序裝置121返回步驟Sll，再次執行編程。此時，例如電荷栗122按照程序裝置121的命令，根據頁地址以及寫入順序使校驗電壓Vpvfy變動。進而，程序裝置121使信號BLC的電位Vclamp_n根據頁地址以及寫入順序而變動(步驟S32)。即，將鉗位電壓Vclamp_η更新為(Vclamp_n+ΔVx2_n)。[0343]圖58是包含2個存儲單元MUl以及MU2的區塊BLK的電路圖，并示出了校驗時的各種配線的電壓關系，另外，圖59是表示各種配線的電位變化的時間圖，并示出了選擇奇數位線BLo的情況。在圖58中，為了簡化說明，示出了僅2個存儲單元MUl以及MU2包含在區塊BLK中的情況，另外，示出了通過選擇控制信號線SSLl以及SSL5，選擇了存儲單元MUl中的串組GRl-1和存儲單元MU2中的串組GR1-2的情況。因此，在串組GRl-1以及GR1-2中連接于同一字線WL的6個存儲單元晶體管MT中、由與奇數位線BLo連接的3個存儲單元晶體管MT形成I頁，另外由與偶數位線BLe連接的3個存儲單元晶體管MT形成I頁。此外，為了紙面合適，僅圖示了所選擇的串組GRl-1以及GR1-2，另外省略了列選擇柵CSG的圖示。以下進行的說明在選擇了其他串組GR的組合的情況下也同樣。[0344]如圖所示，向源線SLl施加正電壓VCSL，也向非選擇位線BLe施加正電壓VCSL13S夕卜，行解碼器112通過分別向控制信號線GSLl以及GSL2提供“H”電平，使選擇晶體管STl以及ST2成為導通狀態。進而，行解碼器112向選擇字線WL4施加校驗電壓Vpvfy，向非選擇字線WLl?WL3施加電壓VREAD。[0345]并且，程序裝置121設定信號BLC的電壓。此時，程序裝置121將與位于最下層的NAND串SRl連接的位線BLl所對應的信號BLC的電壓設為Vclampl(=Vc_init-Vshift_bot_I)。另外將與位于中間層的NAND串SR2連接的位線BL5所對應的信號BLC的電壓設為Vclamp2(=Vc_init-Vshift_mid_l)。進而，將與位于最上層的NAND串SR3連接的位線BL3所對應的信號BLC的電壓設為Vclamp3(=Vc_init_Vshift_top_l)。此外，有Vshift_top_l<Vshift_mid_l<Vshift_bot_l這一關系。其結果，奇數位線BLl、BL5、以及BL3分別以(Vclampl-Vtblc)、(Vclamp2-Vtblc)、以及(Vclamp3_Vtblc)進行預充電。其中，Vtblc是晶體管NMOSlO的閾值。另外，Vc_init是鉗位電壓的某基準值。[0346]然后，將信號BLC的電壓設為0V。由此，若選擇頁中的存儲單元晶體管MT處于導通狀態，則電流從源線SL流向位線BL，位線BL的電位成為(Vpvfy-Vth)Jth是存儲單元晶體管MT的閾值。[0347]6.3關于頁的選擇順序和校驗電壓[0348]接著，針對本實施方式的頁選擇順序和校驗電壓進行說明。[0349]6.3.1第I例[0350]圖60是本實施方式的存儲單元MUl的平面圖，并示出了頁選擇順序的第I例。用圖中的圈圍起來的數字表示頁的選擇順序。[0351]如圖所示，若為本例，則首先選擇字線WLl。然后，依次選擇串組GRl-1?GR4-1。接下來選擇字線WL2。然后，選擇串組GRl-1?GR4-1。以下，同樣地，進行選擇直到字線WL4為止。[0352]該情況下的偏移表與在第I實施方式說明的圖9中，將串單元SUO?SU3分別替換為串組GRl?GR4，進而按各字線WL記錄了與各位線BL相關的電壓變動量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。[0353]6.3.2第2例[0354]圖61是本實施方式的存儲單元MUl的平面圖，并示出了頁選擇順序的第2例。[0355]如圖所示，若為本例，則首先選擇字線WL4。然后，依次選擇串組GRl-1?GR4-1。接下來選擇字線WL3。然后，選擇串組GRl-1?GR4-1。以下，同樣地，進行選擇直到字線WLl為止。[0356]該情況下的偏移表與在圖9中，將串單元SUO?SU3分別替換為串組GRl?GR4，并且針對字線WL使選擇順序反過來，進而按各字線WL記錄了與各位線BL相關的電壓變動量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。[0357]6.3.3第3例[0358]圖62是本實施方式的存儲單元MUl的平面圖，并示出了頁選擇順序的第3例。[0359]如圖所示，若為本例時，選擇任一串組GR，在所選擇的串組GR中依次選擇字線WLl?WL4ο即，首先選擇串組GRl-1，在被選擇的狀態下依次選擇字線WLl?WL4。接著選擇串組GR2-1，依次選擇字線WLl?WL4。以下，同樣進行選擇直到串組GR4-1為止。[0360]該情況下的偏移表與在圖14中，將串單元SUO?SU3分別替換為串組GRl?GR4，進而按各字線WL記錄了與各位線BL相關的電壓變動Vshift_bot得到的表等同。[0361]6.3.4第4例[0362]圖63是本實施方式的存儲單元MUl的平面圖，并示出了頁選擇順序的第4例。[0363]本例是在上述第3例中將字線WL的選擇順序顛倒而得到的例子。即，首先選擇串組GRl-1，在串組GRl-1被選擇的狀態下依次選擇字線WL4?WLl。接著選擇串組GR2-1，依次選擇字線WL4?WLl。以下，同樣進行選擇直到串組GR4-1為止。[0364]該情況下的偏移表與在圖14中將串單元SUO?SU3分別替換為串組GRl?GR4，并且針對字線WL使選擇順序反過來，進而按各字線WL記錄了與各位線BL相關的電壓變動(shift)量Vshift_top、Vshift_mid、Vshift_bot得到的表等同。[0365]6.4本實施方式的效果[0366]通過本實施方式，也考慮到編程干擾的影響，而按照頁地址來變更校驗電平。由此，能夠得到與第I實施方式同樣的效果。[0367]另外，根據本實施方式的結構，形成于不同層的多個存儲單元晶體管包含在I頁內。并且，形成于不同層的存儲單元晶體管受到的干擾的程度因層而不同。更具體而言，越是位于下層的存儲單元晶體管越強烈受到干擾的影響。但是由于這些存儲單元晶體管與同一字線WL連接，所以通過字線電壓來補償層間的干擾的差異是很困難的。[0368]因此，在本實施方式中，通過按層控制位線BL的電位，來補償閾值的偏差。即，如圖59所示，越是位于下層的NAND串SR的位線，則將預充電電位設定為越低，越是位于上層的NAND串SR的位線，則將預充電電位設定為越高。位于下層的存儲單元晶體管中，由干擾導致的閾值變動大，其閾值電壓容易向正側移動。另一方面，位于上層的存儲單元晶體管的閾值變動小。因此，通過預充電電位來補償該閾值變動量的差。其結果，能夠縮小讀出數據后的位線電壓(Vpvfy-Vth)的位線間的偏差。[0369]此外如前所述，使用電壓Vsen進行數據的判別。即，能通過位線電壓VBL與(Vsen-Vtblc)的比較來判別數據。因此，不僅預充電電位具有層依賴性，電壓Vsen也可以具有層依賴性。或者，也可以是預充電電位(上述的Vclampl?Vclamp3)不具有層依賴性而使電壓Vsen具有層依賴性的情況。[0370]進而在本實施方式中，與電壓Vpvfy同樣地，也使電壓Vclampl?Vclamp3的值根據寫入順序而變動。更具體而言，越是受到電壓VPGM以及VPASS的干擾越大的存儲單元晶體管，貝Ij越降低預充電電位(即鉗位電壓Vclamp)。由此，能夠更進一步提高動作可靠性。此時，鉗位電壓VclampI?Vclamp3(Vshift_bot、Vshift_mid、Vshift_top)的值也可以與電壓Vpvfy的偏移(offset)量一起記錄在偏移表中。[0371]另外，本實施方式與第3實施方式同樣，能夠以區(zone)為單位進行管理。即，當NAND串SR的層數增加時，也可以將多個位線BL作為I個區進行管理，也可以以區為單位控制電壓變動量。[0372]7.第7實施方式[0373]接著，針對第7實施方式的半導體存儲裝置進行說明。本實施方式與上述第6實施方式不同，是通過源線SL來選擇NAND串SRI?SR3的方式。[0374]7.1關于存儲單元陣列的結構[0375]圖64是本實施方式的區塊BLK的立體圖，并示出了任I個存儲單元MU。圖65是存儲單元MU的平面圖，圖66是沿著圖65的66-66線的剖視圖，圖67是沿著圖65的67-67線的剖視圖。[0376]如圖所示，本實施方式的結構是在第6實施方式說明的結構中，將多個翅片型構造44的一端部引出至區塊BLK的端部，在所引出的區域與位線BL連接，將另一端部共同連接、且連接于源線SL而得到的結構。并且，對應的翅片型構造44中的各半導體層43-1?43-3共同連接于位線BL(參照圖67)。另一方面，源線SL相對于共同連接的翅片型構造44中的各半導體層43-1?43?3的每一個而獨立設置(參照圖66)。另外，在本例中，取消了第6實施方式中的控制信號線SSL。[0377]7.2關于編程校驗動作[0378]本實施方式的編程校驗動作基本上與第6實施方式相同。其中，若為本例時，I個串組GR所包含的多個NAND串SR共同連接于位線BL。因此，通過控制源線SL的電位，能從各串組GR中選擇任I個NAND串SR。[0379]例如，在選擇最下層的NAND串SRI時，選擇對應的源線SLI，向選擇源線SLI施加例如IV。向其他非選擇源線SL2以及SL3施加比選擇源線SLI高的電壓(例如1.5V)。[0380]并且，如在第6實施方式說明的那樣，根據頁地址及其選擇順序來控制校驗電壓Vpvfy0[0381]7.3本實施方式的效果[0382]以上，即使在具有本實施方式的結構的存儲單元陣列的情況下，也能得到與第I實施方式同樣的效果。當然，也能夠適用第2至第4實施方式。[0383]8.變形例等[0384]以上，上述實施方式的半導體存儲裝置100是以頁為單位寫入數據的半導體存儲裝置，所述頁是多個存儲單元的集合。半導體存儲裝置100具備:作為多個第I存儲單元的集合的第I頁、作為多個第2存儲單元的集合的第2頁、作為多個第3存儲單元的集合的第3頁、與所述多個第I存儲單元的柵連接的第I字線、與所述多個第2存儲單元的柵連接的第2字線、與所述多個第3存儲單元的柵連接的第3字線、向第I存儲單元至第3存儲單元的柵施加電壓的行解碼器112。在數據的寫入時，向第I頁寫入數據，然后向第2頁寫入數據。數據的寫入動作包含編程動作和編程校驗動作。行解碼器112在進行對第I頁的編程校驗動作時，向第I存儲單元的柵施加第I校驗電壓，在進行對第2頁的編程校驗動作時，向第2存儲單元的柵施加與第I校驗電壓不同的第2校驗電壓，在進行對第3頁的編程校驗動作時，向所述第3存儲單元的柵施加與第I校驗電壓和第2校驗電壓不同的第3校驗電壓。第2校驗電壓是對第I校驗電壓至少變動了第I系數(α)得到的值。第3校驗電壓是對第I校驗電壓至少變動了與第I系數不同的第2系數(β)得到的值。[0385]或者，半導體存儲裝置100具備感測放大器113，所述感測放大器113在數據的寫入時，從第I頁以及第2頁讀出數據來執行編程校驗動作。并且，感測放大器113在進行對第I頁的編程校驗動作時，使用第I感測期間來判定數據，在進行對第2頁的編程校驗動作時，使用與第I感測期間不同的第2感測期間來判定數據，在進行對第3頁的編程校驗動作時，使用與第I以及第2感測期間不同的第3感測期間來判定所述數據。第2感測期間是對第I感測期間至少變動了第I系數(α)得到的值。第3感測期間是對第I感測期間至少變動了與第I系數不同的第2系數(β)得到的值。[0386]通過本結構，能夠根據寫入順序進行與按頁而不同的干擾相應的編程校驗動作，并能夠提高NAND型閃存的動作可靠性。[0387]其中，實施方式并不限定于上述說明的方式，能夠進行各種變形。另外，頁的選擇順序并不限于上述說明的第I至第5寫入方式，能夠適用其他各種方式。該情況下，根據由選擇順序引起的干擾的程度，制作適當的偏移表即可。[0388]另外在上述實施方式中，以控制器200保持偏移表的情況為例進行了說明。該情況下，在發出數據的寫入命令并向NAND型閃存100傳送時，控制器200將與校驗電壓Vpvfy的變動量、鉗位電壓Vclamp的變動量相關的信息一并傳送給NAND型閃存100。[0389]或者，偏移表也可以由NAND型閃存100保持。即，偏移表存儲例如NAND型閃存100的ROM恪斷(fuse)區域(任一區塊BLK)AOM恪斷區域是保持表示使用不可區塊的壞(bad)區塊信息、對不良列進行替換的列冗余(columnredundancy)信息、以及修整(trimming)信息等的區域。并且，當NAND型閃存100被接通電源時，并不接收來自控制器200的讀出命令而是主動地，例如程序裝置121從ROM恪斷區域將偏移表讀出至例如寄存器123。并且每當從控制器200接收寫入命令時，都參照寄存器123內的偏移表，產生適當的校驗電壓Vpvfy以及鉗位電壓Vclamp。或者，NAND型閃存100也可以將讀出至寄存器123的偏移表傳送給控制器200。[0390]另外，靈敏度系數α以及β并不單純地通過頁的選擇順序或層來決定，例如希望在出廠前測試中由測試者等實測存儲單元晶體管MT的閾值電壓何種程度變動，并基于該實測結果制作偏移表。并且將偏移表中的△Vl以及△V2設為例如生成校驗電壓的電路的最小電壓步長，該值作為一例為0.001V。在第4實施方式中也同樣如此，將Τ2設為在感測放大器中能夠控制的感測期間的例如最短步長。[0391]進而在上述實施方式中，以頁地址的分配順序與頁的選擇順序一致的情況為例進行了說明。但是，兩者也無需一定一致。即，頁地址如何分配并不特別重要，按怎樣的順序選擇頁，換言之根據因干擾而被預測的閾值電壓的變動量來決定校驗電壓、鉗位電壓即可。[0392]進而在上述第6實施方式中，以對校驗電壓和信號BLC(即位線預充電電壓)這兩方增加與頁選擇順序相應的偏移(offset)的情況為例進行了說明，但是也可以是僅對某一方增加偏移(offset)的情況。[0393]另外在上述第3實施方式中，對在第I以及第2實施方式說明的NAND串并不限定于內存空洞MH越深則其直徑越小這樣的簡單的形狀進行了說明。針對第4至第5實施方式也同樣如此。另外在第6以及第7實施方式也同樣如此，并不限定于如在圖54說明的那樣，越是下層，半導體層43(存儲單元的電流路徑)的寬度就越大的情況。[0394]進而，存儲單元陣列111的結構并不限于在上述實施方式說明的結構。即，只要是由干擾導致的存儲單元晶體管MT的閾值變動成為問題的存儲裝置，就能夠廣泛適用。因此，上述說明的實施方式不限于NAND型閃存，能夠普遍適用于其他存儲裝置。另外，各實施方式可以分別單獨實施，但是也可以將能夠組合的多個實施方式進行組合而實施。[0395]對本發明的一些的實施方式進行了說明，但這些實施方式是作為例子而提示的方式，并不意在限定發明的范圍。這些實施方式能夠以其他各種形態來實施，能夠在不脫離發明的要旨的范圍內進行各種省略、替換、變更。這些實施方式及其變形包含在發明的范圍和要旨中，同樣地，包含在專利權利要求的范圍所記載的發明以及與其等同的范圍中。[0396]標號說明[0397]40…半導體基板、41、42-1?42-4、45?47丨絕緣膜、43-1?43-3、48."半導體層、44...翅片型層疊構造、100…NAND型閃存、110…芯部、111…存儲單元陣列、112…行解碼器、113…感測放大器、114…NAND串、120…周邊電路部、121…程序裝置、122…電荷栗、123…寄存器、124…驅動器、200…控制器、210…主機接口、220…內存、230…CPU、240...緩存、250...NAND接口。【主權項】1.一種半導體存儲裝置，以頁為單位寫入數據，所述頁為多個存儲單元的集合，所述半導體存儲裝置的特征在于，具備:第I頁，為多個第I存儲單元的集合；第2頁，為多個第2存儲單元的集合；第3頁，為多個第3存儲單元的集合；以及行解碼器，向所述第I存儲單元至所述第3存儲單元的柵施加電壓，在數據的寫入時，向所述第I頁寫入數據，然后向所述第2頁寫入數據，所述數據的寫入動作包含編程動作和編程校驗動作，所述行解碼器在進行對所述第I頁的編程校驗動作時，向所述第I存儲單元的柵施加第I校驗電壓，在進行對所述第2頁的編程校驗動作時，向所述第2存儲單元的柵施加與所述第I校驗電壓不同的第2校驗電壓，在進行對所述第3頁的編程校驗動作時，向所述第3存儲單元的柵施加與所述第I校驗電壓和所述第2校驗電壓不同的第3校驗電壓，所述第2校驗電壓是相對于所述第I校驗電壓至少變動了第I系數的值，所述第3校驗電壓是相對于所述第I校驗電壓至少變動了與所述第I系數不同的第2系數的值。2.根據權利要求1所述的半導體存儲裝置，其特征在于，所述第2校驗電壓是比所述第I校驗電壓高的電壓。3.根據權利要求1所述的半導體存儲裝置，其特征在于，所述第I存儲單元以及所述第2存儲單元設置在半導體基板上方的第I層內，所述第3存儲單元設置在比所述第I層靠下層的第2層，在所述數據的寫入時，在向所述第I頁以及所述第2頁寫入了數據之后，向所述第3頁寫入數據，所述第3校驗電壓是比所述第2校驗電壓低的電壓，所述第2校驗電壓是比所述第I校驗電壓高的電壓。4.根據權利要求1所述的半導體存儲裝置，其特征在于，所述第I存儲單元設置在半導體基板上方的第I層，所述第2存儲單元設置在比所述第I層靠下層的第2層，所述第3存儲單元設置在比所述第2層靠下層的第3層，所述數據按照所述第I頁至所述第3頁的順序寫入，所述第3校驗電壓是比所述第2校驗電壓高的電壓，所述第2校驗電壓是比所述第I校驗電壓高的電壓。5.根據權利要求1所述的半導體存儲裝置，其特征在于，還具備第4頁，所述第4頁為多個第4存儲單元的集合，所述第I存儲單元以及所述第2存儲單元設置在半導體基板上方的第I層內，所述第3存儲單元以及所述第4存儲單元設置在比所述第I層靠下層的第2層，所述數據按照所述第I頁至所述第4頁的順序寫入，所述行解碼器在進行對所述第3頁以及所述第4頁的編程校驗動作時，向所述第3存儲單元以及所述第4存儲單元的柵分別施加第3校驗電壓以及第4校驗電壓，所述第4校驗電壓是比所述第3校驗電壓高的電壓，所述第3校驗電壓是比所述第2校驗電壓高的電壓，所述第2校驗電壓是比所述第I校驗電壓高的電壓。6.根據權利要求1所述的半導體存儲裝置，其特征在于，還具備:第4頁，為多個第4存儲單元的集合；第I字線，與所述第I存儲單元以及所述第2存儲單元的柵連接；以及第2字線，與所述第3存儲單元以及所述第4存儲單元的柵連接，所述第I存儲單元至所述第4存儲單元設置在半導體基板上方的第I層內，所述數據在向所述第I頁以及所述第2頁寫入了之后，向所述第3頁以及所述第4頁寫入，所述行解碼器在進行對所述第3頁以及所述第4頁的編程校驗動作時，向所述第3存儲單元以及所述第4存儲單元的柵分別施加第3校驗電壓以及第4校驗電壓，所述第4校驗電壓是比所述第3校驗電壓高的電壓，所述第3校驗電壓是比所述第2校驗電壓高的電壓，所述第2校驗電壓是比所述第I校驗電壓高的電壓。7.根據權利要求1所述的半導體存儲裝置，其特征在于，還具備:第4頁，為多個第4存儲單元的集合；第I字線，與所述第I存儲單元以及所述第3存儲單元的柵連接；以及第2字線，與所述第2存儲單元以及所述第4存儲單元的柵連接，所述第I存儲單元至所述第4存儲單元設置在半導體基板上方的第I層內，所述數據在向所述第I頁以及所述第2頁寫入了之后，向所述第3頁以及所述第4頁寫入，所述行解碼器在進行對所述第3頁以及所述第4頁的編程校驗動作時，向所述第3存儲單元以及所述第4存儲單元的柵分別施加第3校驗電壓以及第4校驗電壓，所述第4校驗電壓是比所述第3校驗電壓高的電壓，所述第3校驗電壓是比所述第2校驗電壓低的電壓，所述第2校驗電壓是比所述第I校驗電壓高的電壓。8.一種半導體存儲裝置，以頁為單位寫入數據，所述頁為多個存儲單元的集合，所述半導體存儲裝置的特征在于，具備:第I頁，為多個第I存儲單元的集合；第2頁，為多個第2存儲單元的集合；第3頁，為多個第3存儲單元的集合；以及感測放大器，在數據的寫入時，從所述第I頁以及所述第2頁讀出數據并執行編程校驗動作，在所述數據的寫入時，向所述第I頁寫入數據，然后向所述第2頁寫入數據，所述感測放大器在進行對所述第I頁的編程校驗動作時，使用第I感測期間判定所述數據，在進行對所述第2頁的編程校驗動作時，使用與所述第I感測期間不同的第2感測期間判定所述數據，在進行對所述第3頁的編程校驗動作時，使用與所述第I感測期間以及所述第2感測期間不同的第3感測期間判定所述數據，所述第2感測期間是相對于所述第I感測期間至少變動了第I系數的值，所述第3感測期間是相對于所述第I感測期間至少變動了與所述第I系數不同的第2系數的值。9.根據權利要求8所述的半導體存儲裝置，其特征在于，所述第2感測期間是比所述第I感測期間長的期間。10.根據權利要求8所述的半導體存儲裝置，其特征在于，所述第I存儲單元以及所述第2存儲單元設置在半導體基板上方的第I層內，所述第3存儲單元設置在比所述第I層靠下層的第2層，在所述數據的寫入時，在向所述第I頁以及所述第2頁寫入了數據之后，向所述第3頁寫入數據，所述第3感測期間比所述第2感測期間短，所述第2感測期間比所述第I感測期間短。11.根據權利要求8所述的半導體存儲裝置，其特征在于，所述第I存儲單元設置在半導體基板上方的第I層內，所述第2存儲單元設置在比所述第I層靠下層的第2層，所述第3存儲單元設置在比所述第2層靠下層的第3層，所述數據按照所述第I頁至所述第3頁的順序寫入，所述第3感測期間比所述第2感測期間長，所述第2感測期間比所述第I感測期間長。12.根據權利要求8所述的半導體存儲裝置，其特征在于，還具備第4頁，所述第4頁為多個第4存儲單元的集合，所述第I存儲單元以及所述第2存儲單元設置在半導體基板上方的第I層內，所述第3存儲單元以及所述第4存儲單元設置在比所述第I層靠下層的第2層，所述數據按照所述第I頁至所述第4頁的順序寫入，所述感測放大器在進行對所述第3頁以及所述第4頁的編程校驗動作時，分別使用第3感測期間以及第4感測期間判定數據，所述第4感測期間比所述第3感測期間長，所述第3感測期間比所述第2感測期間長，所述第2感測期間比所述第I感測期間長。13.根據權利要求8所述的半導體存儲裝置，其特征在于，還具備:第4頁，為多個第4存儲單元的集合，第I字線，與所述第I存儲單元以及所述第2存儲單元的柵連接，第2字線，與所述第3存儲單元以及所述第4存儲單元的柵連接，所述第I存儲單元至所述第4存儲單元設置在半導體基板上方的第I層內，所述數據在向所述第I頁以及所述第2頁寫入了之后，向所述第3頁以及所述第4頁寫入，所述感測放大器在進行對所述第3頁以及所述第4頁的編程校驗動作時，分別使用第3感測期間以及第4感測期間判定數據，所述第4感測期間比所述第3感測期間長，所述第3感測期間比所述第2感測期間長，所述第2感測期間比所述第I感測期間長。14.根據權利要求8所述的半導體存儲裝置，其特征在于，還具備:第4頁，為多個第4存儲單元的集合；第I字線，與所述第I存儲單元以及所述第3存儲單元的柵連接；以及第2字線，與所述第2存儲單元以及所述第4存儲單元的柵連接，所述第I存儲單元至所述第4存儲單元設置在半導體基板上方的第I層內，所述數據在向所述第I頁以及所述第2頁寫入了之后，向所述第3頁以及所述第4頁寫入，所述感測放大器在進行對所述第3頁以及所述第4頁的編程校驗動作時，分別使用第3感測期間以及第4感測期間判定數據，所述第4感測期間比所述第3感測期間長，所述第3感測期間比所述第2感測期間短，所述第2感測期間比所述第I感測期間長。15.根據權利要求1或8所述的半導體存儲裝置，其特征在于，所述存儲單元在半導體基板上方層疊，所述第I系數以及所述第2系數是與所述存儲單元存在于所述半導體基板上的哪一層相應的值。16.根據權利要求1或8所述的半導體存儲裝置，其特征在于，所述存儲單元能夠保持兩位以上的數據，所述第I系數以及所述第2系數是與要寫入至所述存儲單元的數據相應的值。17.根據權利要求1或8所述的半導體存儲裝置，其特征在于，所述多個第I存儲單元設置在半導體基板上方的第I層內，所述多個第2存儲單元設置在所述半導體基板上方的與所述第I層不同的第2層內。18.根據權利要求1或8所述的半導體存儲裝置，其特征在于，所述多個第I存儲單元沿著半導體基板上方的多個層依次層疊，所述多個第2存儲單元沿著所述半導體基板上方的所述多個層依次層疊。19.根據權利要求18所述的半導體存儲裝置，其特征在于，還具備:多個層疊構造，在所述半導體基板上，沿著第I方向交替層疊有絕緣層和第I半導體層，并具有沿著第2方向的條紋形狀，所述第I方向為相對于該半導體基板表面垂直的方向，所述第2方向為與所述第I方向正交的方向；字線，在所述多個層疊構造的側面形成，并在各層疊構造之間被共同連接；第I選擇控制線，在所述多個層疊構造中的第I層疊構造的一端側的側面形成，并選擇該第I層疊構造；以及第2選擇控制線，在所述多個層疊構造中的第2層疊構造的另一端側的側面形成，并選擇該第2層疊構造，所述層疊了的所述第I半導體層作為所述第I存儲單元或所述第2存儲單元的電流路徑發揮功能。【文檔編號】G11C16/02GK105830164SQ201380081671【公開日】2016年8月3日【申請日】2013年12月18日【發明人】阿部健,阿部健一,白川政信,吉田瑞穗,二山拓也【申請人】株式會社東芝