r>[0059]C = (IAl-1A2)/(X*Vdd) (2)，其中IA1為流過第一 PM0S晶體管漏極的電流，IA2為流過第二 PM0S晶體管漏極的電流，X為第一脈沖信號和第二脈沖信號的頻率，Vdd為電源端的電壓。
[0060]在一實施例中，所述IA1通過在電源端Vdd和第一金屬墊(或者第五金屬線25未與第一 PM0S晶體管P11連接的一端)之間串聯的第一電流表獲得，所述IA2通過在電源端Vdd和第二金屬墊(或者第六金屬線26未與第二 PM0S晶體管P12連接的一端)之間串聯的第二電流表獲得。
[0061]在另一實施例中，所述IA1和IA2可以通過測試設備的自動檢測手段獲得。
[0062]為了實現完整的模擬過程，本實施例中，所述第一 PM0S晶體管PI 1與第二 PM0S晶體管P12相同，所述第一 NM0S晶體管Nl 1與第二 NM0S晶體管N12相同。所述第二 PM0S晶體管P12的源極通過第三金屬線23與第二 NM0S晶體管N12的漏極電連接，第四金屬線24的一端與第三金屬線23電連接，第四金屬線24的一端懸空。所述第二 PM0S晶體管P12的漏極與第六金屬線26的一端相連，所述第六金屬線26的另一端與第二金屬墊相連，第二金屬墊與電源端Vdd電連接。所述第一金屬線的尺寸、材料和長度與第三金屬線的尺寸、材料和長度相同，所述第二金屬線的尺寸、材料和長度與第四金屬線的尺寸、材料和長度相同。所述第五金屬線的尺寸、材料和長度與第六金屬線的尺寸、材料和長度相同。
[0063]其中，第二 PM0S晶體管P12對應模擬第一 PM0S晶體管P11，第二 NM0S晶體管N12相同對應模擬第一 NM0S晶體管Nil，第三金屬線23對應模擬第一金屬線21，第四金屬線24對應模擬第二金屬線22，第六金屬線26對應模擬第五金屬線25，從而使得公式(2)計算獲得的寄生電容精度提聞。
[0064]需要說明的是，在本發明的其他實施例中，所述待測試的結構可以為晶體管，比如存儲器中的某個晶體管，在進行測試時，連接方式為:所述第一 PM0S晶體管的源極與第一NM0S晶體管的漏極電連接且與晶體管的測試端電連接，所述第二 PM0S晶體管的源極與第二NM0S晶體管的漏極電連接，所述第一 NM0S晶體管的柵極與第二 NM0S晶體管的柵極電連接且與第二脈沖輸出端電連接，所述第一 NM0S晶體管的源極和第二 NM0S晶體管的源極與接地端電連接。
[0065]雖然本發明披露如上，但本發明并非限定于此。任何本領域技術人員，在不脫離本發明的精神和范圍內，均可作各種更動與修改，因此本發明的保護范圍應當以權利要求所限定的范圍為準。
【主權項】
1.一種存儲器的寄生電容測試結構，其特征在于，包括:電源端、第一脈沖輸出端、第二脈沖輸出端、第一 PMOS晶體管、第二 PMOS晶體管、第一 NMOS晶體管、第二 NMOS晶體管、待測試的存儲器，其中， 所述待測試的存儲器包括接地端、若干存儲單元，以及與若干存儲單元電連接的字線和位線； 所述第一脈沖輸出端用于輸出第一脈沖信號，第二脈沖輸出端用于輸出第二脈沖信號; 所述第一 PMOS晶體管的柵極與第二 PMOS晶體管的柵極電連接且與第一脈沖輸出端電連接，所述第一PMOS晶體管的漏極和第二PMOS晶體管的漏極與電源端電連接，所述第一PMOS晶體管的源極與第一 NMOS晶體管的漏極電連接且與待測試的存儲器的字線或位線電連接，所述第二 PMOS晶體管的源極與第二 NMOS晶體管的漏極電連接，所述第一 NMOS晶體管的柵極與第二 NMOS晶體管的柵極電連接且與第二脈沖輸出端電連接，所述第一 NMOS晶體管的源極和第二 NMOS晶體管的源極與接地端電連接。2.如權利要求1所述的存儲器的寄生電容測試結構，其特征在于，所述第一PMOS晶體管與第二 PMOS晶體管相同，所述第一 NMOS晶體管與第二 NMOS晶體管相同。3.如權利要求2所述的存儲器的寄生電容測試結構，其特征在于，所述第一脈沖信號和第二脈沖信號的頻率相等，且所述第二脈沖信號滯后于第一脈沖信號，所述第二脈沖信號的脈沖寬度小于第一脈沖信號的脈沖寬度。4.如權利要求3所述的存儲器的寄生電容測試結構，其特征在于，所述第二脈沖信號的脈沖寬度為第一脈沖信號的脈沖寬度的0.2?0.9。5.如權利要求3所述的存儲器的寄生電容測試結構，其特征在于，所述第二脈沖信號滯后于第一脈沖信號的時間為ΔΤ, ΔΤ= (Τ1_Τ2)/2,其中所述Τ1表不第一脈沖信號的一個脈沖的寬度，Τ2表示第二脈沖信號的一個脈沖的寬度。6.如權利要求3所述的存儲器的寄生電容測試結構，其特征在于，所述第一脈沖信號和第二脈沖信號的頻率為50?lOOOMhz。7.如權利要求3所述的存儲器的寄生電容測試結構，其特征在于，所述待測試的存儲器的寄生電容C的獲得方式為:C = (IAl-1A2)/(X*Vdd)，其中IA1為流過第一 PMOS晶體管漏極的電流，IA2為流過第二 PM0S晶體管漏極的電流，X為第一脈沖信號和第二脈沖信號的頻率，Vdd為電源端的電壓。8.如權利要求3所述的存儲器的寄生電容測試結構，其特征在于，所述第一脈沖信號的脈沖控制第一 PM0S晶體管與第二 PM0S晶體管的打開，所述第二脈沖信號的脈沖控制第一 NM0S晶體管與第二 NM0S晶體管的關閉。9.如權利要求1所述的存儲器的寄生電容測試結構，其特征在于，所述測試結構形成在基底上，所述第一 PM0S晶體管的源極通過第一金屬線與第一 NM0S晶體管的漏極電連接，存儲單元的字線或位線通過第二金屬線與第一金屬線電連接。10.如權利要求9所述的存儲器的寄生電容測試結構，其特征在于，所述第二PM0S晶體管的源極通過第三金屬線與第二 NM0S晶體管的漏極電連接，第四金屬線的一端與第三金屬線電連接，第四金屬線的一端懸空。11.如權利要求10所述的存儲器的寄生電容測試結構，其特征在于，所述第一金屬線的尺寸、材料和長度與第三金屬線的尺寸、材料和長度相同，所述第二金屬線的尺寸、材料和長度與第四金屬線的尺寸、材料和長度相同。12.如權利要求10所述的存儲器的寄生電容測試結構，其特征在于，所述第一PMOS晶體管的漏極與第五金屬線的一端相連，第五金屬線的另一端與第一金屬墊相連，第一金屬墊與電源端電連接，所述第二 PMOS晶體管的漏極與第六金屬線的一端相連，所述第六金屬線的另一端與第二金屬墊相連， 第二金屬墊與電源端電連接。13.如權利要求11所述的存儲器的寄生電容測試結構，其特征在于，所述第五金屬線的尺寸、材料和長度與第六金屬線的尺寸、材料和長度相同。
【專利摘要】一種存儲器的寄生電容測試結構，包括：用于輸出第一脈沖信號的第一脈沖輸出端，用于輸出第二脈沖信號的第二脈沖輸出端；第一PMOS晶體管的柵極與第二PMOS晶體管的柵極電連接且與第一脈沖輸出端電連接，第一PMOS晶體管的漏極和第二PMOS晶體管的漏極與電源端電連接，第一PMOS晶體管的源極與第一NMOS晶體管的漏極電連接且與存儲器的字線或位線電連接，所述第二PMOS晶體管的源極與第二NMOS晶體管的漏極電連接第一NMOS晶體管的柵極與第二NMOS晶體管的柵極電連接且與第二脈沖輸出端電連接，第一NMOS晶體管的源極和第二NMOS晶體管的源極與接地端電連接。本發明的測試結構提高了測試精度和測試效率。
【IPC分類】G11C29/56
【公開號】CN105448349
【申請號】CN201410428919
【發明人】張弓, 王穎倩
【申請人】中芯國際集成電路制造(上海)有限公司
【公開日】2016年3月30日
【申請日】2014年8月27日