抹除非易失性存儲器的方法
【技術領域】
[0001]本發明涉及一種抹除非易失性存儲器的方法。
【背景技術】
[0002]半導體存儲器元件為數據可以被存儲和存儲的數據可以被讀取的元件。半導體存儲器元件可以分類為易失性存儲器元件和非易失性存儲器元件。易失性存儲器元件需要供應電源持續存在以保存數據，而非易失性存儲器元件在供應電源消失時仍可保存數據。因此，非易失性存儲器元件被廣泛地使用在電源可能突然被干擾的應用上。
[0003]非易失性存儲器元件包含電子可抹拭只讀存儲器(Electrically Erasable andProgrammable ROM, EEPROM)晶胞，例如 flash EEPROM 晶胞。圖1 顯示一 flash EEPROM 晶胞10的垂直剖面圖。參照圖1, 一深N型井(deep n-type well) 12形成于一 P型基底11或一主體區域上，而一 P型井13形成于該N型井12上。一 N型源極區域14和一 N型漏極區域15形成于該P型井13內。一 P型通道區域(未繪示)形成于該源極區域14和該漏極區域15之間。由一絕緣層16所隔離的一浮接柵極17形成在該P型通道區域上方。由另一絕緣層18所隔離的一控制柵極19形成在該浮接柵極17上方。
[0004]圖2顯示一簡化的流程圖，該流程圖顯示執行在包含多個flash晶胞10的存儲器元件的一完整的抹除運作的多個步驟。參照圖2，該抹除運作包含三個獨立的步驟:預編程(Preprogramming)步驟 22、抹除(Erase)步驟 24 和過抹除校正(Over Erase Correct1n,0EC)步驟26。圖3A顯示這些flash EEPROM晶胞10在抹除運作期間的臨界電壓分布狀況，其中，X軸表示存儲器晶胞的臨界電壓電平，而Y軸表示存儲器晶胞的數量。以下參考圖2的流程圖和圖3A的臨界電壓分布狀況說明一完整的抹除運作如何進行。
[0005]參照圖2，預編程步驟22包含步驟222和步驟224。在步驟222中，一預編程驗證檢查會執行于一所選擇的存儲器區塊中。在預編程驗證檢查期間，一或多個存儲器晶胞的臨界電壓電平會與一驗證電壓電平PVT進行比較。如果臨界電壓電平小于驗證電壓電平PVT，該流程會進行到步驟224以對一或多個在預編程驗證檢查中失敗的存儲器晶胞進行一預編程程序，在該程序中具有預定電壓電平的一預編程脈沖會施加至該一或多個晶胞以增加臨界電壓電平。在步驟224后，該流程會回到步驟222以決定這些存儲器晶胞的臨界電壓電平是否大于該驗證電壓電平PVT。參照圖2，步驟222和224會重復直至該所選擇的存儲器區塊中的每一存儲器晶胞的臨界電壓電平大于該驗證電壓電平PVT。
[0006]當預編程步驟22完成后，該流程會進行到該抹除步驟24中的步驟242以執行一抹除驗證檢查。在抹除驗證檢查期間，一或多個存儲器晶胞的臨界電壓電平會與一驗證電壓電平EVT進行比較。如果臨界電壓電平大于該驗證電壓電平EVT，該流程會進行到步驟244以對整個存儲器區塊進行一抹除程序，在該程序中具有高電壓電平的一或多個抹除脈沖會施加至該存儲器區塊以減少存儲器晶胞的臨界電壓電平。在步驟244后，該流程會回到步驟242以決定這些存儲器晶胞的臨界電壓電平是否小于該驗證電壓電平EVT。參照圖2，步驟242和244會重復直至該所選擇的存儲器區塊中的每一存儲器晶胞的臨界電壓電平小于該驗證電壓電平EVT。
[0007]在抹除步驟24的運作期間，如果有一個存儲器晶胞未通過該抹除驗證檢查，整個存儲器區塊會接收另一個抹除脈沖直至該存儲器區塊中的每一存儲器晶胞的臨界電壓電平小于該驗證電壓電平EVT。依此方式，許多存儲器晶胞可能在抹除步驟24運作期間被過抹除。被過抹除的晶胞具有較低的臨界電壓電平，因此，在讀取晶胞時可能會產生位線漏電流，而導致讀取失效或是具有較差的編程能力。因此，需要過抹除校正步驟26來修正過抹除晶胞的臨界電壓電平。
[0008]參照圖2，當抹除步驟24完成后，該流程會進行到該過抹除校正步驟26中的步驟262以執行一過抹除校正驗證檢查。在過抹除校正驗證檢查期間，一或多個存儲器晶胞的臨界電壓電平會與一驗證電壓電平OECVT進行比較。如果臨界電壓電平小于該驗證電壓電平0ECVT，該流程會進行到步驟264以對整個存儲器區塊進行一過抹除校正程序，在該程序中具有中間電壓電平的一或多個過抹除校正脈沖會施加至該存儲器區塊以增加存儲器晶胞的臨界電壓電平。在步驟264后，該流程會回到步驟262以決定這些存儲器晶胞的臨界電壓電平是否大于該驗證電壓電平OECVT。參照圖2，步驟262和264會重復直至該所選擇的存儲器區塊中的每一存儲器晶胞的臨界電壓電平大于該驗證電壓電平0ECVT。
[0009]參照圖3A，該過抹除校正程序會增加(亦即修正)存儲器晶胞的臨界電壓電平以縮小抹除晶胞的臨界電壓分布。然而，隨著存儲器晶胞的編程和抹除循環增加，存儲器晶胞的轉導能力會劣化，這可能會讓某些晶胞的臨界電壓分布落于原本的設定范圍之外，亦即這些晶胞的臨界電壓分布落于區間電壓電平OECVT和電壓電平EVT之間分布的外面，如圖3B所示。此外，在多個循環后，具有較低抹除臨界電壓電平(亦即較靠近電壓電平0ECVT)的存儲器晶胞的數量也會增加，其可能造成較高的位線漏電流和較差的編程能力。據此，有必要提出一種在高抹除循環后，具有可調整的臨界電壓分布的非易失性存儲器元件。
【發明內容】
[0010]本發明提供一種抹除非易失性存儲器的方法，包含:選擇一存儲器區塊以執行一抹除運作；藉由多個抹除脈沖以抹除所選擇的存儲器區塊；接收來自該所選擇的存儲器區塊的抹除數據；根據該抹除數據選擇一過抹除校正驗證電壓電平；以及對該所選擇的存儲器區塊進行過抹除校正直到該所選擇的存儲器區塊內的每一存儲器晶胞的臨界電壓電平大于該過抹除校正驗證電壓電平。
【附圖說明】
[0011]圖1顯示一 flash EEPROM晶胞的垂直剖面圖。
[0012]圖2顯示在非易失性存儲器元件中執行一已知抹除運作的方法的流程圖。
[0013]圖3A顯示存儲器晶胞在抹除運作期間的臨界電壓分布狀況。
[0014]圖3B顯示存儲器晶胞在執行過抹除校正運作后的臨界電壓分布狀況。
[0015]圖4顯示結合本發明一實施例的一非易失性半導體存儲器元件的方塊示意圖。
[0016]圖5顯示根據本發明一實施例的執行一抹除運作的該非易失性存儲器元件的方法的流程圖。
[0017]圖6顯示根據本發明一實施例的施加于該存儲器區塊的抹除脈沖的一時序圖。
[0018]圖7A顯示根據本發明一實施例的存儲器晶胞在執行過抹除校正運作后的臨界電壓分布狀況。
[0019]圖7B顯示根據本發明另一實施例的存儲器晶胞在執行過抹除校正運作后的臨界電壓分布狀況。
[0020]圖8顯示根據本發明另一實施例的施加于該存儲器區塊的抹除脈沖的一時序圖。
[0021]圖9A顯示根據本發明一實施例的該存儲器區塊的每一晶胞的偏壓方式。
[0022]圖9B顯示根據本發明另一實施例的該存儲器區塊的每一晶胞的偏壓方式。
[0023]【符號說明】
[0024]10flash EEPROM 晶胞
[0025]11P型基底
[0026]12深N型井
[0027]13P 型井
[0028]14N型源極區域
[0029]15N型漏極區域
[0030]16絕緣層
[0031]17浮接柵極
[0032]18絕緣層
[0033]19控制柵極
[0034]40存儲器元件
[0035]42存儲器控制器
[0036]44解碼和電平轉換電路
[0037]46充電泵電路
[0038]48存儲器陣列
[0039]482存儲器區塊
[0040]484存儲器區塊
[0041]486存儲器區塊
[0042]4822晶胞
[0043]4824晶胞
[0044]4826晶胞
[0045]4822’晶胞
[0046]4824’晶胞
[0047]4826’晶胞
[0048]22 ?26步驟
[0049]52 ?59步驟
【具體實施方式】
[0050]本發明在此所探討的方向為在非易失性半導體存儲器元件中執行抹除運作的步驟。為了能徹底地了解本發明，將在下列的描述中提出執行抹除運作的非易失性半導體存儲器元件的結構。
[0051]圖4顯示結合本發明一實施例的一非易失性半導體存儲器元件40的方塊示意圖。參照圖4，該存儲器元件40包含一存儲器控制器42、一解碼和電平轉換電路44、一充電泵電路46以及包含多個存儲器區塊482，484和486的一存儲器陣列48。每一存儲器區塊包含多個存儲器晶胞(未繪示)。該等晶胞以矩陣的方式排列，且電性耦接至對應的字線(未繪示)和位線(未繪示)。
[0052]圖5顯示根據本發明一實施例的執行一抹除運作的該非易失性存儲器元件40的方法的流程圖。該方法概略說明如下。
[0053]步驟52:選擇一存儲器區塊以執行一抹除運作。
[0054]步驟54:藉由多個抹除脈沖以抹除所選擇的存儲器區塊。
[0055]步驟56:接收來自該所選擇的存儲器區塊的抹除數據。
[0056]步驟58:根據該抹除數據選擇一過抹除校正驗證電壓電平。
[0057]步驟59:對該所選擇的存儲器區塊進行過抹除校正直到該所選擇的存儲器區塊內的每一存儲器晶胞的臨界電壓電平大于該過抹除校正驗證電壓電平。
[0058]以下參照圖4和圖5說明該流程圖的細節。參照圖4，該解碼和電平轉換電路44負責接收來自該存儲器控制器42的多個地址信號。該等地址信號包含列地址信號、行地址信號和區塊選擇信號。在本實施例中，該解碼和電平轉換電路44接收來自該存儲