存儲器芯片擾碼驗證方法
【技術領域】
[0001]本發明涉及集成電路失效分析領域，特別是指一種存儲器芯片擾碼驗證方法。
【背景技術】
[0002]對于存儲器芯片，不論是易失性存儲器還是非易失性存儲器，在制造以及使用階段，可能會遇到單個比特、多個比特、整行比特、整列比特等等失效模式，影響量產以及終端客戶使用。要找到導致失效的根本原因，需要對芯片進行物理失效分析，即找出失效比特在芯片上的實際物理地址，針對性地進行物理解剖，從而發現失效根源。
[0003]對存儲器芯片的物理解剖，一般需要首先進行擾碼驗證，即找出電學地址和物理的對應關系。擾碼驗證傳統的做法是:用激光或者聚焦離子束，在芯片正面進行物理破壞，然后測試電學失效地址，接著對芯片進行物理解剖，找到其物理地址，通過多個樣品的數據，最終總結出電學地址和物理地址的對應關系。但是，隨著芯片布線層次的增加，以及客戶對芯片采取了加密保護措施(一般采取在芯片正面增加金屬層加密網)，存儲器上方有很多控制電路的走線，只要用激光或者聚焦離子束進行物理破壞，便會導致整個存儲器區域無法操作，更不用說破解。
【發明內容】
[0004]本發明所要解決的技術問題在于提供一種存儲器芯片擾碼驗證方法。
[0005]為解決上述問題，本發明所述的存儲器芯片擾碼驗證方法，包含如下步驟:
[0006]第一步，選取樣品芯片，將樣品芯片從背面開始研磨；
[0007]第二步，采用化學腐蝕的方式繼續腐蝕樣品芯片背面；
[0008]第三步，對存儲區域進行物理損傷；
[0009]第四步，對樣品芯片背面加保護蓋，轉移至手動測試機臺進行手動測試；
[0010]第五步，選取多顆樣品芯片，重復以上步驟。
[0011]進一步地，所述第一步中的樣品芯片為封裝好的芯片；對于裸芯片，先進行封裝之后再進行下一步驟。
[0012]所述第一步，根據樣品芯片厚度的大小，背面研磨5?100 μm,保留2?20 μπι。
[0013]進一步地，所述第二步，化學腐蝕至絕緣隔離層露出。
[0014]進一步地，所述第三步，根據存儲器最小存儲單元的大小，采用聚焦離子束或激光束的方法，選擇進行大小為0.3x0.3 μ Hi2至5x5 μ Hi2面積的物理損傷，并記錄損傷的物理地址。
[0015]進一步地，所述第四步，保護蓋為絕緣材質，大小為覆蓋住樣品芯片背面防止測試時夾具對樣品芯片背面造成損傷。
[0016]進一步地，所述第五步，選取2?20顆樣品芯片進行反復測試，每顆樣品芯片選擇存儲器內不同的位置，找出失效的電學地址，并結合第三步記錄的物理地址，計算出電學地址與物理地址的對應關系式。
[0017]本發明從樣品芯片的背面著手，采用傳統方法對芯片存儲區進行物理損傷，避開了正面多層走線以及設計的加密網，可以精確地進行擾碼驗證。
【附圖說明】
[0018]圖1是樣品芯片不意圖。
[0019]圖2是樣品芯片研磨不意圖。
[0020]圖3是樣品芯片物理損傷示意圖。
[0021]圖4是樣品芯片加保護蓋示意圖。
[0022]圖5是本發明方法流程圖。
[0023]附圖標記說明
[0024]I是封裝體，2是芯片，3是引腳，4是連接線，5是絕緣隔離區，6是保護蓋。
【具體實施方式】
[0025]本發明所述的存儲器芯片擾碼驗證方法，其實現步驟如下:
[0026]第一步，選取樣品芯片，將樣品芯片從背面開始研磨。如果是裸芯片，首先對芯片進行封裝；如果是已經封裝好的芯片，則直接可以使用，見圖1所示，圖中I是封裝體，2是芯片，3是引腳，4是連接線。從封裝體I背面進行研磨，根據芯片厚度大小，先粗磨掉5?200 μm，剩下2?20 μπι左右。如圖2。
[0027]第二步，采用化學腐蝕的方式繼續腐蝕背面，直至絕緣隔離層次5露出，如圖3。隔離層有的是LOCOS (局部氧化層)，有的是STI (淺槽隔離)。讓絕緣層露出的目的，是可以通過絕緣層的表面位置，來斷定存儲器的位置以及后續物理損傷的可選位置。
[0028]第三步，采用用聚焦離子束機臺或者激光束完成以下工作:針對存儲區域，進行大小為0.3x0.3 μ m2至5x5 μ m2面積大小的物理損傷，或者更大面積。這個大小可以根據最小存儲單元面積進行調節。如圖3，圖中矩形虛線框內為一個存儲單元，采用物理損傷的方法將其一個存儲單元進行損傷使該存儲單元失效。如果存儲單元面積較小，則損傷區域相應變小，反之則損傷區域面積應稍大。采用掃描電子顯微鏡記錄下物理損傷的具體位置。
[0029]第四步，如圖4所示，在芯片背面加保護蓋6，轉移至手動測試機臺。保護蓋為絕緣材料即可，比如塑料或者玻璃，大小蓋住芯片背面，目的是防止測試時候夾具對芯片背面有損傷。
[0030]第五步，選取2-20顆樣品，重復以上步驟，注意每顆樣品芯片均選取存儲器內不同位置。進行電學測試，找出其失效的電學地址，并結合第三步記錄的物理地址，計算出電學地址與物理地址的對應關系式。
[0031]以上僅為本發明的優選實施例，并不用于限定本發明。對于本領域的技術人員來說，本發明可以有各種更改和變化。凡在本發明的精神和原則之內，所作的任何修改、等同替換、改進等，均應包含在本發明的保護范圍之內。
【主權項】
1.一種存儲器芯片擾碼驗證方法，其特征在于:包含如下步驟: 第一步，選取樣品芯片，將樣品芯片從背面開始研磨； 第二步，采用化學腐蝕的方式繼續腐蝕樣品芯片背面； 第三步，對存儲區域進行物理損傷； 第四步，對樣品芯片背面加保護蓋，轉移至手動測試機臺進行手動測試； 第五步，選取多顆樣品芯片，重復以上步驟。
2.如權利要求1所述的存儲器芯片擾碼驗證方法，其特征在于:所述第一步中的樣品芯片為封裝好的芯片；對于裸芯片，先進行封裝之后再進行下一步驟。
3.如權利要求1所述的存儲器芯片擾碼驗證方法，其特征在于:所述第一步，根據樣品芯片厚度的大小，背面研磨5?100 μπι,保留2?20 μ m。
4.如權利要求1所述的存儲器芯片擾碼驗證方法，其特征在于:所述第二步，化學腐蝕至絕緣隔離層露出。
5.如權利要求1所述的存儲器芯片擾碼驗證方法，其特征在于:所述第三步，根據存儲器最小存儲單元的大小，采用聚焦離子束或激光束的方法，選擇進行大小為0.3x0.3 μ m2至5x5 μ m2面積的物理損傷，并記錄損傷的物理地址。
6.如權利要求1所述的存儲器芯片擾碼驗證方法，其特征在于:所述第四步，保護蓋為絕緣材質，大小為覆蓋住樣品芯片背面防止測試時夾具對樣品芯片背面造成損傷。
7.如權利要求1所述的存儲器芯片擾碼驗證方法，其特征在于:所述第五步，選取2?20顆樣品芯片進行反復測試，每顆樣品芯片選擇存儲器內不同的位置，找出失效的電學地址，并結合第三步記錄的物理地址，計算出電學地址與物理地址的對應關系式。
【專利摘要】本發明公開了一種存儲器芯片擾碼驗證方法，包含如下步驟：第一步，選取封裝好的樣品芯片，根據芯片厚度大小將樣品芯片從背面開始研磨；第二步，采用化學腐蝕的方式繼續腐蝕樣品芯片背面；第三步，對存儲區域進行物理損傷并記錄物理損傷的物理地址；第四步，對樣品芯片背面加保護蓋，轉移至手動測試機臺進行手動測試；第五步，選取2～20顆樣品芯片，重復以上步驟，每顆樣品芯片測試存儲區域的不同位置，找出失效的電學地址，并結合第三步的物理地址計算出物理地址與電學地址之間的對應關系。
【IPC分類】G11C29-56
【公開號】CN104700903
【申請號】CN201410835915
【發明人】馬香柏
【申請人】上海華虹宏力半導體制造有限公司
【公開日】2015年6月10日
【申請日】2014年12月24日