專利名稱：半導體存儲器的制作方法
技術領域：
本發明一般涉及半導體存儲器，具體涉及包括兩個由縮小尺寸的傳輸總線連接的存儲部分的半導體器件。
很多計算機系統可包括主存儲器。為了在這些計算機系統中維持合理的成本，主存儲器通常由動態隨機存取存儲器(DRAM)構成。DRAM可按不同結構和尺寸制造。過去，通用(異步)DRAM可在足夠低的成本下為主存儲器提供足夠快的速度。
然而，特別是近來，計算機的運行速度已經開始超出通用DRAM的速度。特別是，處理器速度已經超出了通用DRAM的數據傳輸速率。為了緩解處理器速率與通用DRAM數據傳輸速率之間的差距，許多系統中已經使用了位于主存儲器與處理器之間的輔助存儲器件。這種輔助存儲器件通常被稱作“高速緩存”存儲器。高速緩存一般是高速存儲器件，這里只舉幾個例子，如靜態RAM(SRAM)或發射極耦連邏輯雙極RAM(ECLRAM)。高速緩存可被集成在處理器內部，也可位于處理器外部。
在存儲器件的另一種改進中將DRAM與高速緩存型RAM組合在同一器件上。這種組合器件已被用于電腦工作站和一些個人電腦中。這種器件可包括一個由DRAM構成的主存儲器和一個由SRAM構成的高速緩存。DRAM與SRAM形成在同一半導體襯底上。這種器件被稱作高速緩存DRAM或CDRAM。
CDRAM可被用于在DRAM與SRAM部分之間以雙向方式傳輸數據。當存儲器被存取時，如果所需數據位置在SRAM部分中，那么這次存取被認為高速緩存“命中”。如果所需數據位置不在SRAM部分中，那么這次存取被認為高速緩存“未命中”。然后可由DRAM中取回所需數據。常規CDRAM的缺陷之一是高速緩存未命中可能導致數據傳輸操作的一些延遲。
該常規CDRAM的另一個缺陷是這種器件中用到的外部管腳數目(管腳數)。因為DRAM部分和SRAM部分具有它們各自的地址管腳，所以CDRAM上的管腳數目可比常規DRAM上的管腳數目多出很多。因此，CDRAM器件難以與標準的DRAM控制器共同使用。
而與常規CDRAM有關的另一個問題是實現數據傳輸電路所需的區域大小。由于可用于該電路的區域可能會受到限制，因此DRAM與SRAM部分之間的傳輸總線線路數也會受到限制。
由于受到以上限制，在CDRAM中的DRAM部分與SRAM部分之間可被同時傳輸的數據位數會受到限制。而且，許多常規CDRAM通道避免將傳輸線擺放在同一區域內作為列選擇線。其結果使得傳輸線數進一步受到這種可用區域寬度的限制。一般來說，在DRAM與SRAM部分之間的傳輸位數越少，高速緩存的命中率越低。本領域技術人員將會認識到高速緩存命中率越低導致CDRAM整體數據存取操作越慢。
本申請人以前提出過一種“虛擬通道”存儲器。具體為一種可提高SDRAM存取速度的虛擬通道同步DRAM(VCSDRAM)，其已在日本專利公開No.Hei 11-86559中公開。
上述VCSDRAM包括按行和列排列的DRAM單元存儲器陣列。除了存儲器陣列，VCSDRAM還可包括具有若干行若干列的寄存器陣列。寄存器陣列中的行數和/或列數與存儲器陣列中的行數和/或列數可成一定比例。寄存器陣列可以在行和/或列方向上提供高速緩存功能，并可包括DRAM單元。
上述VCSDRAM可有許多應用。VSCDRAM的一項特別有益的應用為存儲和/或顯示視頻數據。數據可作為圖像元素(像素)被存儲在存儲器單元中。然后可以連續的方式從存儲器陣列的相同區域中讀出像素數據。像素數據可被與存儲器陣列區域相對應的讀出放大器組放大。然后選中特定的讀出放大器，通過傳輸總線向通道寄存器傳輸數據。
現參見圖6，用方框圖展示了如上面提到的VCSDRAM。VCSDRAM由通用參考符號600標示，并包括兩個單元區域，標示為602-0和602-1。單元區域(602-0和602-1)可包括許多與數字線相連的存儲器單元，其中之一被標示為604。例如某種布局中，數字線可沿列方向與存儲器單元相連。
一些讀出放大器與兩個單元區域(602-0和602-1)位置相鄰，其中之一被標示為606。可以認為對于兩個單元區域(602-0和602-1)來說，讀出放大器606(及其組中的那些讀出放大器)是“共用的”。在單元區域602-0的另一端為另一組讀出放大器，其中之一被標示為608。而且，單元區域602-1的另一端為第三組讀出放大器，其中之一被標示為610。按圖6中的布局，讀出放大器608(及其組中的那些讀出放大器)專門用于單元區域602-0，而讀出放大器610(及其組中的那些讀出放大器)專門用于單元區域602-1。
VCSDRAM600還包括位于單元區域(602-0和602-1)一端的若干個寄存器614-0至614-2。寄存器(614-0至614-2)可通過標示為616-00至616-21的傳輸總線線路與多個讀出放大器組相連。讀出放大器和與之相關的傳輸總線線路(616-00至616-21)之間的連接本質上為常規方法，因此圖6中沒有特別示出。
例如，傳輸總線線路616-20/21可由讀出放大器606、608或610向通道寄存器614-2傳輸數據。也就是說，可激活一個讀出放大器組，并向傳輸總線線路(616-00至616-21)和寄存器(614-0至614-2)中放入數據。寄存器(614-0至614-2)中存儲的數據可按照通道讀和通道寫命令被傳輸至外部。
按圖6中的布局，信號SSU1，SSU2，SSM1，SSM2，SSD1和SSD2表示讀出放大器選擇信號。讀出放大器選擇信號可通過標示為618-00/01，618-10/11和618-20/21的選擇線施加于讀出放大器組。按圖6中的布局，讀出放大器組可被構想為“偶數”讀出放大器和“奇數”讀出放大器互相交錯。因此選擇信號SSU1可從包括讀出放大器608的組中選擇偶數讀出放大器，而選擇信號SSU2可選擇奇數讀出放大器。沿著這些相同的線，從包括讀出放大器606的組中，選擇信號SSM1可選擇偶數讀出放大器，而SSM2可選擇奇數讀出放大器，從包括讀出放大器610的組中，選擇信號SSD1可選擇偶數讀出放大器，而SSD2可選擇奇數讀出放大器。
再參見圖6，當SSU1信號被激活后，讀出放大器608可向傳輸線616-20/21放入數據。然而，如果SSU2信號被激活，讀出放大器608左側的讀出放大器可向傳輸線616-20/21放入數據。傳輸線616-20/21上的數據可被存入通道寄存器614-2中。
通過以上說明可以理解，按圖6中的布局，當單元區域(如602-0或602-1)被存取時，四個讀出放大器之一中的數據會被放入給定的傳輸線。特別是圖6中，當單元區域602-0被存取時，將根據激活的是選擇信號SSU1，SSU2，SSM1或SSM2中的哪一個來向傳輸線616-20/21加載數據。
圖6布局的缺點之一是為一行中的每兩個讀出放大器提供一對傳輸線(616-00/01至616-20/21)，在這種周期(即，間隔)內，可能難以和/或無法形成傳輸線。
圖6布局的另一個缺點是出于速度和/或功率的目的，傳輸線(616-00至616-21)運載的數據信號可能具有相對較小的幅值。因此，為了減小對該數據信號的干擾，在某些情況下可能需要使用屏蔽半導體620。屏蔽半導體620可以降低相鄰傳輸線對(616-00/01至616-20/21)之間的“串擾”。因此，使用這種屏蔽半導體可進一步增加線間隔，如為一行中每兩個讀出放大器提供三條傳輸線。
由于半導體制造工藝的進步，使縮小器件尺寸成為可能，導致存儲器件(如存儲器單元和寄存器)和讀出放大器尺寸的減小。然而，并不是總能夠減小導線(布線)的尺寸，尤其是當導線由金屬化程度更高的材料構成的時候。其結果使得，當器件尺寸縮小時，包含若干導線的結構并不能相應地成比例縮小。對于總線來說尤其如此，例如VCSDDRAM等存儲器件中的傳輸總線。
希望提供一種半導體器件，包括兩個存儲部分(如DRAM和SRAM部分)，它們由一條減少傳輸總線線路數的傳輸總線連接在一起。同時也希望這種縮小總線尺寸的半導體器件能夠保持相對較高的數據傳輸速率。更希望這種半導體器件為VCSDRAM。
本發明的目的之一是提供一種半導體器件，其第一存儲部分和第二存儲部分通過減少總線線路數的傳輸總線連接在一起。即便縮小了總線尺寸，所述半導體器件對于圖像處理等仍能保持相對較高的數據處理速度。
為了實現上述目的，依照本發明一個實施例的半導體存儲器可包括具有若干個排列在第一方向上的單元區域的存儲單元陣列；對應于每個單元區域的讀出放大器；和一條沿第一方向延伸覆蓋單元區域的傳輸總線。傳輸總線可包括若干個開關電路，每個開關電路與一個單元區域對應。開關電路可將傳輸總線劃分為若干個傳輸總線部分。
在上述排列中，可以在通過劃分傳輸總線形成的多個傳輸總線部分上傳輸數據。這樣，可以在不增加傳輸總線線路總數的情況下，提高傳輸總線的效率。而且，可以增加寄存器數(即，第二存儲部分的大小)。
特別是，通道寄存器可以共享一條(由開關電路劃分的)傳輸總線。這可以使得，寄存器的數目加倍而仍能基本保持相同的數據處理速度。
可以理解盡管本發明可很好地應用于虛擬通道同步動態隨機存取存儲器(VCSDRAM)，但本發明不應被當作僅限于該特定用途。而且，所述多種通用部分，如傳輸總線、寄存器和存儲單元區域不應受到限制。其它常規半導體存儲器結構可用于這些部分。
在優選布局中，通道寄存器位于傳輸總線的兩端。這樣，每個通道寄存器可以通過傳輸總線部分與存儲器單元傳輸數據。
同樣在優選布局中，傳輸總線可以包括被分為若干傳輸總線線路部分的傳輸總線線路。讀出放大器組可與每個傳輸總線線路部分相連。可以通過激活相應讀出放大器組中的某個讀出放大器將數據放入傳輸總線線路部分。
此外，在優選布局中，在相應存儲器單元陣列中的存儲器單元被選中前關斷開關電路。該操作可以降低多個存儲器單元陣列之間的干擾。
此外，在優選布局中，兩個存儲器單元陣列可以共用一組讀出放大器。讀出放大器組可位于與之對應的陣列之間，以減少讀出放大器組占用的空間。
此外，在優選布局中，開關電路可包括若干開關組，存儲器陣列可包括若干陣列組，而通道寄存器可以被排列成若干通道寄存器部分。開關電路可以根據一些命令被關斷。兩條這樣的命令包括可從讀出放大器向通道寄存器傳輸數據的預讀指令，和可從通道寄存器向讀出放大器傳輸數據的恢復命令。在這種布局中，可以通過由開關組構成的傳輸總線部分，從多陣列組向對應的多通道寄存器部分傳輸數據。
圖1是依照本發明第一實施例的半導體存儲器方框圖。
圖2是可用于圖1所示半導體存儲器的讀出放大器布局的電路圖。
圖3是依照本發明第二實施例的半導體存儲器方框圖。
圖4是可用于圖3所示半導體存儲器的讀出放大器布局的電路圖。
圖5是依照本發明第三實施例的半導體存儲器方框圖。
圖6是虛擬通道同步動態隨機存取存儲器(VCSDRAM)的方框圖。
現在參照
本發明的各種實施例。
圖1是依照第一實施例的半導體存儲器方框圖。第一實施例用通用參考符號100標示，并包括單元區域102及周邊設備。第一讀出放大器組104-0位于單元區域102的一側，而第二讀出放大器組104-1位于單元區域102的另一側。
圖1還展示了若干通道寄存器106-0至106-3。通道寄存器(106-0至106-3)被排列成兩組，第一組包括通道寄存器106-0和106-1，而第二組包括通道寄存器106-2和106-3。通道寄存器(106-0至106-3)通過數據傳輸總線108被耦連至單元區域102。
數據傳輸總線108可包括總線線路對110-00/01和110-10/11。按圖1中的布局，通過激活放大器組(104-0和104-1)中每四個讀出放大器中的一個，將數據放入總線線路對(110-00/01和110-10/11)。即，對于每個總線線路對(110-00/01和110-10/11)來說，在每個讀出放大器組(104-0和104-1)中有四個讀出放大器。盡管圖1中沒有詳細顯示，但讀出放大器可通過門電路或諸如此類被連接到總線線路對上。這種連接的例子將參照圖2和圖4來說明。
讀出放大器被標記以區分每個放大器組(104-0和104-1)內特定的讀出放大器組。放大器組104-0中的讀出放大器被標記為Sa1至Sa4而放大器組104-1中的讀出放大器被標記為Sb1至Sb4。每個讀出放大器組可與對應的傳輸總線線路(110-00/01和110-10/11)連接。按圖1中的布局，讀出放大器可被連接到數字線上，其中的四條被標示為Da1N，Da1T，Db1N和Db1T。數字線可被連接到存儲器單元區域102內的存儲器單元列上。
特定放大器組中的讀出放大器可以通過相關的讀出放大器選擇信號被選中。圖1中，讀出放大器Sa1-Sa4可以通過讀出放大器選擇信號SSa1至SSa4分別被選中，而讀出放大器Sb1-Sb4可以通過讀出放大器選擇信號SSb1至SSb4分別被選中。
圖1中同時包括分別與傳輸總線線路對110-00/01和110-10/11相連的開關電路112-0和112-1。每個開關電路112-0和112-1可被構想為與單元區域102相連。進而，每個開關電路112-0和112-1可被構想為在圖1所示的垂直方向上劃分其各自的傳輸總線線路對(110-00/01和110-10/11)。舉例來說，開關電路112-0可具有“開”狀態和“關”狀態。在關狀態下，開關電路112-0可將傳輸總線線路對110-00/01劃分為上總線線路對部分114-00/01和下總線線路對部分116-00/01。開關電路112-1可將傳輸總線線路對110-10/11劃分為上總線線路對部分114-10/11和下總線線路對部分116-10/11。
放大器組104-0中的讀出放大器可被連接到上總線線路對部分(114-00/01和114-10/11)，而放大器組104-1中的讀出放大器可被連接到下總線線路對部分(116-00/01和116-10/11)。這樣，第一實施例100可通過開關電路(112-0和112-1)劃分一組傳輸總線線路(110-00至110-01)來傳輸兩組數據值。由此可見，傳輸總線線路(110-00至110-01)能夠被共享。
開關電路(112-0和112-1)如圖示接收總線劃分信號SW。開關電路(112-0和112-1)關斷時可提供高阻抗通路，導通時可提供低阻抗線路。開關電路的多種可行結構之一包括根據SW信號導通和關斷的兩個晶體管。另一種可行結構包括傳輸門，它的附件如兩個n結晶體管和兩個p結晶體管。
注意到圖1方框圖可以被構想為包括被按邏輯排列成“存儲體”(bank)的電路單元部分。圖1的存儲體結構被標示為參考符號118。
現在參見圖2，展示了可用于圖1所示第一實施例的讀出放大器布局的電路圖。可認為圖2對應于與傳輸總線線路對110-00/11相連的四個讀出放大器Sa1至Sa4。
圖2的布局用通用參考符號200標示并如圖示包括讀出放大器202-1至202-4，它們可被構想為對應于讀出放大器Sa1至Sa4。每個讀出放大器(202-1至202-4)可以通過相應的數字線對204-10/11至204-40/41接收和放大輸入信號。
圖2中，每個讀出放大器(202-1至202-4)可包括一個“觸發器”部分206-1至206-4和一個傳輸部分208-1至208-4。每個“觸發器”部分206-1至206-4可包括兩個p溝道金屬(導體)-氧化物(絕緣體)-半導體(PMOS)晶體管(P200/P202)和兩個n溝道MOS(NMOS)晶體管(N200/N202)。觸發器部分(206-1至206-4)可通過數字線對(204-10/11至204-40/41)放大信號。每個傳輸部分(208-1至208-4)可包括兩個NMOS晶體管N204/N206。傳輸部分208-1至208-4可被讀出放大器選擇信號SSa1至SSa4分別導通。當導通后，傳輸部分(208-1至208-4)可將與之相連的數字線對(204-10/11至204-40/41)與傳輸總線線路對210-0/1耦連。
讀出放大器(202-1至202-4)可由第一使能信號SAP和第二使能信號SAN共同激活。本領域技術人員將會認識到SAN和SAP信號可提供激活電勢，激活電勢使讀出放大器的放大功能工作。
現在參見圖3，展示了依照第二實施例的半導體器件的方框圖。第二實施例用通用參考符號300標示。第二實施例300不同于第一實施例100之處在于它展示了不止一個單元區域和一個“共用”讀出放大器組。共用讀出放大器組可與不止一個單元區域耦連。
如圖3方框圖所示，包括單元區域302-0和302-1，上讀出放大器組304-0，中共用讀出放大器組304-1，下讀出放大器組304-2，和通道寄存器306-0與306-1。圖3中，通道寄存器(306-0和306-1)通過數據傳輸總線線路對310-0/1耦連到單元區域(302-0和302-1)。可通過開關電路312-0至312-1的操作來劃分數據傳輸總線線路對310-0/1。按圖3的布局，開關電路312-0至312-1能夠將數據傳輸總線線路310-0/1劃分為上傳輸總線部分314-0/1，中傳輸總線部分316-0/1，和下傳輸總線部分318-0/1。開關電路312-0和312-1分別由總線劃分信號SSW1和SSW2控制。
共用讀出放大器組304-1中的讀出放大器由單元區域302-0和302-1共享。在讀出放大器組(304-0至304-2)中，讀出放大器可構想為被排列成組與數據傳輸總線線路310-0/1耦連。組304-0的讀出放大器組被標記為Sa1至Sa4，組304-1的讀出放大器組被標記為Ss1至Ss4，而組304-2的讀出放大器組被標記為Sb1至Sb4。可根據讀出放大器選擇信號來選擇每組中的讀出放大器。具體為，讀出放大器Sa1至Sa4可分別由讀出放大器選擇信號SSa1至SSa4選中，讀出放大器Ss1至Ss4可分別由讀出放大器選擇信號SSs1至SSs4選中，而讀出放大器Sb1至Sb4可分別由讀出放大器選擇信號SSb1至SSb4選中。
由選中的讀出放大器提供的數據可通過布線結構連接到數據傳輸總線線路對。具體為，組304-0至304-2的讀出放大器可通過對線路對320-00/01至320-20/21布線被分別耦連到數據傳輸總線線路對310-0/1。
現在對第二實施例300的操作實例加以說明。該操作包括在單元區域302-0內選擇字線322。總線劃分信號SSW1和SSW2可被導通，而傳輸總線線路310-0和310-1置為預定電勢。對應于字線322被選中，總線劃分信號SSW1被關斷。總線劃分信號SSW2可以保留導通，這導致傳輸總線線路310-0和310-1被分成兩部分，一部分包括上部分314-0/1，另一部分包括中部分和下部分316-0/1和318-0/1。
繼續該操作，單元區域302-0向數字線輸出單元數據，其中一條數字線被標示為324。由讀出放大器選擇信號選中的讀出放大器可在數字線上放大單元數據。在所述實例中，隨著字線322被選中，讀出放大器組304-0中的讀出放大器可根據讀出放大器選擇信號SSa1至SSa4被選中，和/或讀出放大器組304-1中的讀出放大器可根據讀出放大器選擇信號SSs1至SSs4被選中。
被選中讀出放大器中的數據可被連接到傳輸總線線路310-0和310-1部分。例如，如果讀出放大器Sa1被選中，那么讀出放大器中的數據可通過布線線路對320-00/01連接到上傳輸線路部分(由314-0/1形成)。如果共用讀出放大器Ss1被選中，那么讀出放大器中的數據可通過布線線路對320-10/11連接到下傳輸線路部分(由316-0/1和318-0/1形成)。
當單元區域302-0中的字線322被選中后，可不再選擇讀出放大器選擇信號SSb1至SSb4以避免將兩個單元區域(302-0和302-1)中的數據加給共用傳輸線路部分(316-0/1和318-0/1)。
注意圖3的方框圖可以被構想為包括被按邏輯排列成“存儲體”的電路單元部分。圖3的存儲體結構用參考符號326標示，并如圖示包括多個單元部分。
如圖3所示，第二實施例可包括多個單元區域，多個單元區域能被可劃分的傳輸總線和一組共用讀出放大器訪問。
現在參見圖4，展示了可用于圖3所示第二實施例的讀出放大器布局的電路圖。可認為圖4對應于圖3所示的四個共用讀出放大器Ss1至Ss4。
圖4的布局用通用參考符號400標示并如圖示包括可被構想為對應于讀出放大器Ss1至Ss4的讀出放大器402-1至402-4。每個讀出放大器(402-1至402-4)可在與一個單元區域相關的數字線對404-10/11至404-40/41，和與另一個單元區域相關的數字線對404-50/51至404-80/81上接收和放大輸入信號。
每個讀出放大器(402-1至402-4)可包括一個“觸發器”區406-1至406-4和一個傳輸區408-1至408-4。每個“觸發器”區406-1至406-4可包括兩個PMOS晶體管(P400/P402)和兩個NMOS晶體管(N400/N402)。觸發器區(406-1至406-4)可放大數字線對(404-10/11至404-40/41或404-50/51至404-80/81)上的信號。讀出放大器(402-1至402-4)可由讀出放大器選擇信號SAN和SAP共同激活。
每個傳輸區(408-1至408-4)可包括兩個NMOS晶體管N404/N406。傳輸區408-1至408-4可由讀出放大器選擇信號SSs1至SSs4分別導通。當導通后，傳輸區(408-1至408-4)可將與之相關的數字線對(404-10/11至404-80/81)與傳輸總線線路對410-0/1耦連。
圖4的布局進而包括第一傳輸門412-01至412-04和第二傳輸門412-11至412-14。第一傳輸門(412-01至412-04)可將數字線對404-50/51至404-80/81連接到讀出放大器402-1至402-4。第一傳輸門(412-01至412-04)可包括兩個由傳輸門信號TG1控制的NMOS晶體管N408和N410。第二傳輸門(412-11至412-14)可將數字線對404-10/11至404-40/41連接到讀出放大器402-1至402-4。第二傳輸門(412-11至412-14)可包括兩個由傳輸門信號TG2控制的NMOS晶體管N412和N414。
圖5是依照第三實施例的半導體存儲器件方框圖。第三實施例用通用參考符號500標示，而它不同于第一和第二實施例(100和300)之處在于它包括多個組。
現在參見圖5，第三實施例500如圖示包括第一寄存器組502-0，第二寄存器組502-1，第一存儲體(BANK A)504-0，和第二存儲體(BANKB)504-1。數據傳輸總線506可將第一和第二存儲體(504-0和504-1)連接到第一和第二寄存器組(502-0和502-1)。
正如剛才兩個例子中那樣，第三實施例500中的存儲體(如504-0和504-1)可具有象第一實施例中的存儲體118和/或第二實施例中的存儲體326的結構。
可以理解在一種特定布局中，根據存儲體內的開關電路，可將數據傳輸總線506分成幾部分。在圖5的布局中，第一存儲體504-0中的開關電路可由總線劃分信號SSW1A和SSW1B控制。第二存儲體504-1中的開關電路可由總線劃分信號SSW2A和SSW2B控制。
特別是，開關電路可根據收到的來自于存儲器控制器的預讀或恢復信號來劃分數據傳輸總線。預讀或恢復信號可在(寄存器組502-0和502-1中的)通道寄存器與(存儲體504-0和504-1中的)讀出放大器之間引導數據傳輸。
現在結合圖3和圖5說明第三實施例一種方案的操作。為了說明的目的，假設第三實施例500包括一個結構與第二實施例326相同的存儲體。
當存儲器單元沒有被選中時，開關電路(如312-0和312-1)被導通，而數據傳輸總線506被置為預定電勢。字線可被選中(如322)且數據可被讀出放大器組(304-0和304-1)放大，該讀出放大器組位于包含所選字線322的單元區域302-0的相反端。讀出放大器數據的放大可由讀出放大器使能信號，如SAP和SAN來完成。
總線劃分信號SSW1A，SSW1B，SSW2A和SSW2B將傳輸總線506劃分為若干區，此時可取消選擇。而且，讀出放大器選擇信號(如SSs1至SSs4)也被取消選擇。
然后，接收到的來自于外部控制器的控制信號在存儲體(504-0和504-1)與寄存器組(502-0和502-1)之間啟動數據傳輸。在第一存儲體504-0中的字線被選中的情況下，總線劃分信號SSW1A被關斷，同時總線劃分信號SSW1B被導通。而且，與第二存儲體504-1相關的總線劃分信號(SSW2A和SSW2B)可被導通。這樣，數據傳輸總線506可被分為一個與第一寄存器組502-0耦連的部分和另一個與第二寄存器組502-1耦連的部分。
這樣，存儲體(504-0和504-1)中的存儲器單元數據可被存取，然后經由劃分后的數據傳輸總線506被傳輸到第一和第二寄存器組(502-0和502-1)。
值得注意的是，就第一實施例和第二實施例(100和300)而言，開關電路(如112-0和112-1和312-0和312-1)可根據字線的選擇來劃分傳輸總線(110-00至110-11和310-0/310-1)。
第三實施例500與第一和第二實施例(100和300)不同之處在于開關電路可根據預讀或恢復信號劃分數據傳輸總線506，該信號可在寄存器組(502-0和502-1)與存儲體(504-0和504-1)之間啟動數據傳輸。例如，如果類似圖5的布局按照字線的選擇包括數據傳輸總線分路，那么兩個存儲體中的字線可同時被選中。在這種情況下，數據傳輸總線可被分為三部分，以防止所需數據被傳輸至寄存器組(502-0和502-1)。
因此，通過按預讀或恢復信號劃分數據傳輸總線506，一個存儲體中的開關電路被關斷，同時另一個存儲體中的開關電路被導通。例如，如果在第一存儲體504-0與寄存器組502-0和502-1之間發生傳輸，則第一存儲體504-0中的一組開關電路將通過取消選擇SSW1A或SSW1B信號而被關斷。同時可選中SSW2A和SSW2B信號。在此布局中，第一存儲體504-0中的數據可被傳輸至兩個通道寄存器(502-0和502-1)中。
可以理解，盡管各項說明中描述了對第一存儲體504-0的存取，類似的存取也會發生于第二存儲體504-1。
如各個實施例中所述，依照本發明的半導體存儲器有助于在保持虛擬通道存儲器數據傳輸速度的同時減少傳輸總線線路數。所述半導體存儲器件可很好地用于圖像處理應用中。
同樣值得注意的是，盡管各種布局中已闡明讀出放大器的排列相對于對應的通道寄存器比例為4∶1，但該結構不應被理解為限制該發明。
存儲器元件的具體排列也可作出改變。只舉一個例子，盡管圖1中的開關電路(112-0和112-1)被闡明位于讀出放大器組104-1與單元區域102之間，但該開關電路(112-0和112-1)中的一個或全部也可位于讀出放大器組104-0和104-1之間的不同位置上。
進一步可以理解，盡管各附圖已圖解的布局中包括有限的數據傳輸線路數，但可平行排列許多條線路以形成更大的總線結構。
本發明已通過結合若干實施例而得到說明。然而，本發明的半導體存儲器不應被理解為受到這些實施例的限制。對已公開實施例的各種修改應被包括在本發明的范圍內。僅舉一例，本發明的半導體存儲器不限于虛擬通道存儲器，也可用于通用存儲器。
可以理解，盡管已具體描述了所展示的各種特定的實施例，但可以在不脫離本發明的精神和范圍內對本發明進行各種變動，替換和修改。因此，本發明將只受權利要求的限定。
權利要求
1.一種半導體存儲器，包括具有多個沿第一方向排列的單元區域的存儲器單元陣列；與每個單元區域對應的讀出放大器電路；和沿第一方向延伸覆蓋單元區域的傳輸總線，傳輸總線包括與每個單元區域對應的開關電路，該開關電路將傳輸總線劃分為多個傳輸總線部分。
2.權利要求1所述的半導體存儲器，其特征在于所述單元區域中的單元被排列成沿第一方向延伸的列。
3.權利要求1所述的半導體存儲器，其特征在于還包括包含第一端和第二端的傳輸總線；和通道寄存器，其被耦連至傳輸總線第一端和第二端，該通道寄存器能夠與數據總線進行數據傳輸。
4.權利要求1所述的半導體存儲器，其特征在于每個讀出放大器電路包括一組讀出放大器，每組讀出放大器對應一個傳輸總線部分。
5.權利要求1所述的半導體存儲器，其特征在于每個開關電路響應于對與之對應的單元區域內的存儲器單元的選擇而關斷。
6.權利要求1所述的半導體存儲器，其特征在于所述讀出放大器電路包括位于相鄰單元區域之間的共用讀出放大器電路。
7.權利要求1所述的半導體存儲器，其特征在于所述半導體存儲器為虛擬通道存儲器。
8.權利要求1所述的半導體存儲器，其特征在于所述半導體存儲器包括多個存儲體，每個存儲體包括至少一個存儲器單元部分；和給定存儲體中的開關電路根據對該給定存儲體的數據傳輸指令而被導通和關斷。
9.權利要求8所述的半導體存儲器，其特征在于所述數據傳輸指令包括預讀指令，可以將存儲體中的數據讀出到傳輸總線上，和恢復指令，可以將傳輸總線上的數據寫入存儲體中。
10.一種半導體存儲器，包括第一存儲部分，包括至少一個具有多個存儲單元的區域；第二存儲部分，包括至少第一組存儲器件和第二組存儲器件；和將第一存儲部分與第二存儲部分耦連的數據傳輸總線，該數據傳輸總線包括至少一個開關電路，可將數據傳輸總線劃分為第一總線部分和第二總線部分，第一總線部分將第一組存儲器件耦連至第一存儲部分，而第二總線部分將第二組存儲器件耦連至第一存儲部分。
11.權利要求10所述的半導體存儲器，其特征在于所述第一存儲部分包括與至少一個區域耦連的第一放大器電路，和與至少一個區域耦連的第二放大器電路；并且所述第一總線部分可將第一組存儲器件耦連至第一放大器電路，而第二總線部分可將第二組存儲器件耦連至第二放大器電路。
12.權利要求11所述的半導體存儲器，其特征在于所述數據傳輸總線包括多條數據傳輸總線線路；和第一和第二讀出放大器電路，包括根據選擇信號被選擇與數據傳輸總線線路耦連的多個讀出放大器。
13.權利要求12所述的半導體存儲器，其特征在于每個讀出放大器與至少一條數字線耦連，并包括一個可接收選擇信號并將至少一條數字線與傳輸總線線路耦連的傳輸區。
14.權利要求12所述的半導體存儲器，其特征在于每個讀出放大器與一個互補數字線對耦連并包括第一絕緣柵場效應晶體管(IGFET)，它包括一條耦連在一條數字線與讀出放大器使電勢之間的源-漏通路；和第二IGFET，它包括一條耦連在另一條數字線與讀出放大器使能電勢之間的源-漏通路。
15.權利要求10所述的半導體存儲器，其特征在于所述數據傳輸總線包括多個傳輸總線線路對部分；和包含多個IGFET對的開關電路，每個IGFET對包括源-漏通路，將一傳輸總線線路對部分與另一傳輸總線線路對部分耦連在一起。
16.一種存儲器件，包括多個存儲電路，包括第一組存儲電路和第二組存儲電路；與第一組存儲電路耦連的多個第一傳輸總線線路部分；與第二組存儲電路耦連的多個第二傳輸總線線路部分；多個第一開關器件，當導通時可在第一和第二傳輸總線線路部分之間提供低阻抗通路，而當關斷時可在第一和第二傳輸總線線路部分之間提供高阻抗通路；和與第一傳輸總線線路部分和第二傳輸總線線路部分耦連的多個讀出放大器。
17.權利要求16中的存儲器件，其特征在于所述多個存儲電路包括靜態隨機存取存儲器單元。
18.權利要求16中的存儲器件，其特征在于所述多個讀出放大器與動態隨機存取存儲器單元耦連。
19.權利要求16中的存儲器件，進而包括多個第三傳輸總線線路部分；可在第一傳輸總線線路部分與多個第三傳輸總線線路部分之間提供低阻抗通路的多個第二開關器件；和耦連在第二傳輸總線線路部分與第三傳輸總線線路部分之間的第一開關器件。
20.權利要求19中的存儲器件，其特征在于所述讀出放大器包括與第一傳輸總線線路部分耦連的第一存儲體，與第二傳輸總線線路部分耦連的第二存儲體，和與第三傳輸總線線路部分耦連的第三存儲體。
全文摘要
一種半導體存儲器,包括通過尺寸縮小的傳輸總線與許多寄存器連接的存儲器陣列。可以實現傳輸總線尺寸的縮小而不顯著提高數據處理速度。半導體存儲器可包括多個沿第一方向排列的單元區域(302—0和302—1)。讀出放大器組(304—0至304—2)與該單元區域相連,傳輸總線(310—0/1)沿第一方向排列覆蓋所述單元區域。傳輸總線包括與每個單元區域對應的開關電路。開關電路可將傳輸總線(301—0/1)劃分為若干傳輸總線線路部分(314—0/1,316—0/1和318—0/1)。
文檔編號G11C11/401GK1241784SQ99109810
公開日2000年1月19日 申請日期1999年7月14日 優先權日1999年7月14日
發明者鈴木三佐男 申請人:日本電氣株式會社