專利名稱：字線控制電路的制作方法
技術領域：
本發明涉及字線控制電路，更具體地說，涉及隨機存取存儲器(RAM)，(如動態RAM(DRAMs)或靜態RAM(SRAM))的字線控制電路。
最近，存儲器件已經發展為包括存儲體結構。存儲體結構可邏輯地將存儲器件分成不同的部分，這些部分在被選擇時可進行訪問。存儲體典型地包括可由行譯碼器沿行方向訪問的一個或多個存儲單元陣列。具有存儲體結構的存儲器件的缺點是為了單獨訪問存儲體，每個存儲體都附帶一個行譯碼器。行譯碼器，特別是用于大容量存儲器件的行譯碼器，占用相當大的面積。器件面積的增加導致更加昂貴的制造成本。
為了更好地了解傳統的存儲體結構的缺點，圖5中提出了傳統的存儲器件的例子。圖5示出了具有多個存儲體的同步動態隨機存取存儲器(SDRAM)，其中每個存儲體由一相應的行譯碼器控制。圖5中提出的方法公開于未公開的日本專利申請No.Hei9-231755。圖5的SDRAM使用已知的半導體集成電路制造技術可形成于半導體基底如單晶硅基底上。
現在參考圖5，傳統的SDRAM由參考標號500指定，其包括存儲器陣列502-A，它包括存儲體0(示為“BANK0”)；和存儲器陣列502-B，它包括存儲體1(示為“BANK1”)。每個存儲器陣列(502-A和502-B)包括按矩陣排列的DRAM存儲單元。每個存儲單元包括一個選擇端和一個數據輸入/輸出(I/O)端。同一行中的存儲單元具有與公共字線(未顯示)耦合的選擇端。同一列中的存儲單元具有與互補數據線(也未顯示)耦合的數據I/O端。
存儲器陣列502-A的字線可由一網(mat)控制電路504-A和行譯碼器506-A驅動為選擇電平。網控制電路504-A和行譯碼器506-A可將一行地址譯碼，并與一行定時信號一起，驅動被選擇的字線為選擇電平。
存儲器陣列502-A的互補數據線耦連到讀出放大器和列選擇電路508-A。讀出放大器和列選擇電路508-A中的讀出放大器可通過將電勢差放大而檢測各互補數據線上的微小電勢差。這樣，可從選擇的存儲單元讀數據。讀出放大器和列選擇電路508-A包括開關電路，用于選擇預定的互補數據線，并將它們耦連到互補公共數據線I/O總線512。開關電路根據譯碼的列地址選擇預定的互補數據線。存儲器陣列502-A的列地址是由列譯碼器510-A譯碼的。
在存儲器陣列502-A的類似的布置中，存儲器陣列502-B提供有網控制電路504-B、行譯碼器506-B、讀出放大器和列選擇電路508-B，以及列譯碼器510-B。
互補公共數據I/O總線512與讀出放大器和列選擇電路(508-A和508-B)耦連。互補公共數據I/O總線512還連接到輸入緩沖器514的輸出和輸出緩沖器516的輸入。輸入緩沖器514從數據I/O端I/00-I/07接收輸入數據。類似的，輸出緩沖器516可將輸出值置于數據I/O端I/00-I/07上。
圖5的SDRAM500以多路傳輸方式接收地址。最初行地址可通過地址輸入端A0至A11施加。行地址鎖存在行地址緩沖器518。接著，列地址可通過地址輸入端A0至A11施加并鎖存在列地址緩沖器520中。在圖5的布置中，行地址緩沖器518保持鎖存的行地址主時鐘CLK的一個時鐘周期。這是與其它傳統方法中行地址鎖存整個存儲周期相反。與之相反，圖5的列地址緩沖器520在整個存儲周期鎖存列地址。
如圖5所示，行地址緩沖器518也可在刷新操作模式中從刷新計數器522接收刷新地址。列地址緩沖器520向列地址計數器524提供列地址值。列地址計數器524向列譯碼器(510-A和510-B)提供選擇數據。
SDRAM 500還提供有控制器526。控制器提供有外部控制信號，如主時鐘信號CLK，時鐘允許信號CKE，片選信號/CS，列地址選通信號/CAS，行地址選通信號/RAS，寫允許信號/WE，和數據I/O屏蔽控制信號DQM。控制器526也通過地址端A11接收控制數據。那些前面有符號“/”的信號在邏輯低電平時是有效的。
響應于各輸入值(CLK,CKE,/CS,/CAS,/RAS,/WE,DQM,和A11)，控制器526產生許多內部時鐘信號，示為XDGL0,XDGL1,XDP0,XDPO1等。內部時鐘信號控制SDRAM500的操作模式和圖5中的各電路塊的操作。相應地，控制器526包括用于產生適當的內部時鐘信號的控制邏輯和模式寄存器。
注意CLK信號是SDRAM500的主時鐘。結果，其它外部輸入信號在CLK信號的上升沿有效。還要注意片選信號/CS通過轉變為低邏輯電平啟動指令輸入周期的開始。
如上所述，在圖5的傳統例子中，每個存儲體(BANK0和BANK1)提供有一行譯碼器(506-A和506-B)和一列譯碼器(510-A和510-B)，以允許每個存儲體(BANK0和BANK1)在讀或寫操作中被獨立訪問。
現在參考圖6描述包括子陣列板的具有多存儲體結構的傳統DRAM。參考圖6，一部分具有子陣列板的DRAM結構由參考字符600指示。DRAM結構600包括子陣列板602-A和602-B，它們具有可通過互補主字線MWL和/MWL訪問的存儲單元。互補主字線(MWL和/MWL)沿行方向穿過多個子陣列字線(SWL-00至SWL-13)耦連到子陣列板(602-A和602-B)內的存儲單元。這一布置導致分級結構，其中八行子陣列字線由一對互補主字線(MWL和/MWL)控制。
子陣列字線驅動器示為604-00至604-13，分別驅動子陣列字線SWL-00至SWL-13。每個子陣列字線驅動器(604-00至604-13)接收互補主字線信號(WL和/WL)，以及八個字線提供信號RX00至RX13。另外，每個子陣列字線驅動器(604-00至604-13)也接收旁路電壓VDH。
圖6這樣的安排包括一行譯碼器和主字線驅動器，以產生八個存儲單元的互補主字線信號(MWL和/MWL)。另外，可根據特定地址信號提供驅動器產生字線提供信號(RX00至RX13)。
在圖6的結構中，要訪問一行存儲單元，先選擇互補主字線對和一個字線提供信號。在這一布置中，被選的互補主字線對將選擇的字線提供信號耦連到子陣列字線上。
現在結合圖7中的時序圖描述圖6的結構的操作。該時序圖說明了圖6中提出的信號的各種波形。波形“MWL,/MWL”示出了互補主字線(MWL和/MWL)的響應。波形RXmn示出了RX00至RX13信號的響應。波形SWLmn示出了子陣列字線SWL-00至SWL-13的響應。圖7示出了子陣列字線SWL-10選擇之后的子陣列字線SWL-00的選擇。在圖7中也包括各種邏輯電平值，其中包括低電源值GND，高電源值VDD和更高的電源值VDH。
在時刻t0,MWL信號轉變為VDH電平，同時互補/MWL信號轉變為低電平。之后，RX00信號轉變為VDH電平。結果，子陣列字線SWL-00被選擇并被驅動為高VDH電平。在時刻t1,MWL信號轉變為低，同時/MWL升為VDD電平。大約同時，RX00信號回到GND電平。結果，子陣列字線SWL-00不再被選擇，并返回到GND電平。
在時刻t2,MWL信號又轉變為VDH電平，同時互補/MWL信號又轉變為低電平。之后，RX10信號轉變為VDH電平。結果，子陣列字線SWL-10被選擇并被驅動為高VDH電平。在時刻t3,MWL信號變為低，同時/MWL升為VDD電平。大約同時，RX10信號回到GND電平。結果，子陣列字線SWL-00不再被選擇，并返回到GND電平。
這樣，由于每個存儲體選擇一個子陣列板，每個存儲體需要一個控制各子陣列字線驅動器(604-00至604-13)的電路。子陣列字線的這種相同的電路公開于“Advanced Electronics I-9”,“Super LSI memory”,P160，由Baifukan發行。
傳統的多存儲體存儲器件方法的一個缺點是給每個存儲體提供一個行譯碼器會占用一定量的面積。存儲體大小或整個存儲體數量的增加會導致相應的行譯碼器的電路面積的增加。
如圖6提出的具有子陣列板的傳統方法的另一缺點是子陣列字線的有限控制。由于互補主字線(MWL和/MWL)是子陣列板(602-A和602-B)公用的，不同子陣列板中的子陣列字線不能單獨控制。因此，如果想有分別可控制的子陣列板，對每個子陣列板需要附加的互補主字線對。由于允許的導線間距的限制和/或可能需要附加的導電層，這種方法可能不行。這會使器件的布置更復雜和/或器件的制造更為昂貴。
集成電路的另一方面是向器件的各部分提供必要信號所需的導線的數量。更具體的說，是要特殊考慮的存儲器件的導線所需的間距(或最小空間)。存儲器件典型地包括很小尺寸的存儲單元。相應的，連接到該存儲單元的字線和/或位線通常具有可實現的盡可能小的間距。最小間距的要求也要求求助于高水平的金屬噴鍍。例如，在圖6的電路中，不僅子陣列字線具有小間距很重要，主字線具有較小間距也很重要。
降低存儲器件中的導線數目的目的在于它會導致更為有效的信號發送。
根據一個或更多的實施例，字線控制系統可控制多個子陣列字線。字線控制電路包括一個從主字線接收值的鎖存電路。該鎖存電路向子字線驅動器提供鎖存的值。
根據所公開的實施例的另一方面，存儲器件包括由子陣列字線訪問的多個不同的子陣列板。向每個子陣列板提供鎖存器用于鎖存主字線值，從而選擇子陣列板。
根據公開的實施例的另一方面，字線控制系統包括存儲選擇一組子陣列字線的主字線值的鎖存電路。該鎖存電路響應于存儲體啟動信號鎖存主字線數據。
根據公開的實施例的另一方面，用于選擇一組子陣列字線的鎖存器包括一動態鎖存器。
根據公開的實施例的另一方面，用于選擇一組子陣列字線的鎖存器包括一靜態鎖存器。
圖1a是電路圖，示出了一個實施例的字線選擇電路。圖1b和1c是根據一個實施例的鎖存器簡圖。
圖2是時序圖，示出了圖1的實施例的操作。
圖3是電路圖，示出了另一個實施例的字線選擇電路。
圖4是時序圖，示出了圖3的實施例的操作。
圖5是傳統的同步DRAM的方塊圖。
圖6是方塊圖，示出了具有主字線和子陣列板的DRAM結構。
圖7是時序圖，示出了圖6的DRAM結構的操作。
現在結合附圖和時序圖描述各實施例。這些實施例示有字線驅動器電路，它可用于具有多個存儲體和/或多個子陣列板的隨機存取存儲器。
參考圖1a,RAM的分級字線控制電路由參考標號100指定。兩個特殊的子陣列板示為102-A和102-B。在圖1a的具體布置中，子陣列板102-A和102-B可形成不同的存儲體部分。僅作為一例，子陣列板102-A可屬于BANK0，而子陣列板102-B可屬于BANK1。
子陣列板102-A可包括四個子陣列字線SWL-00至SWL-03。四個子陣列字線(SWL-00至SWL-03)可由主字線對MWL和/MWL選擇。四個子陣列字線(SWL-00至SWL-03)之一可通過激活提供信號RX00至RX03的四個字線之一來選擇。
字線選擇電路100可構想為包括一個“子字結構”，因為主字線(MWL或/MWL)可選擇一組子陣列字線(SWL-00至SWL-03)。被選擇的組的子陣列字線之一可被選擇并從而被啟動。
在傳統的方法中，如圖6中提出的方法，互補主字線對(MWL和/MWL)直接施加于所有的子陣列驅動器(604-00至604-13)。相反，在圖1a的實施例中，提供了鎖存器電路104-A0,104-A1,104-B0和104-B1,它們可鎖存主字線(MWL和/MWL)的狀態。
如上所述，子陣列板102-A和102-B與BANK0和BANK1相對應。在圖1a的特殊布置中，存儲體(BANK0和BANK1)通過相應的存儲體選擇信號BX0或BX1被選擇來訪問。在第一實施例100中，可用于選擇BANK0的BX0信號，也可用于將主字線值鎖存到鎖存器104-A0和104-A1。鎖存器104-A0和104-A1可為BANK0的子陣列驅動器106-00至106-03提供選擇信號。在類似的方式中，可選擇BANK1的BX1信號也可用于將主字線值鎖存到鎖存器104-B0和104-B1。鎖存器104-B0和104-B1可為BANK1的子陣列驅動器106-10至106-13提供選擇信號。
鎖存器電路，如104-A0至104-B1，可有多種形式。在圖1b和1c中提出了兩種不同的形式。圖1b示出了“動態”鎖存器。動態鎖存器可包括存儲特定邏輯電平的電荷存儲單元。正是由于是動態的，一定的邏輯值可隨時間而衰減，最終失去它們存儲的邏輯值。
圖1b的特殊的動態鎖存器電路包括可存儲電荷的電容C100。另外，提供了開關器件Q100，用于將存儲器件C100耦連到主字線。圖1b的開關器件是n型溝道絕緣柵場效應晶體管Q100。隨著制造工序已能夠形成可靠地電容器結構，這樣的鎖存器可便利地完成于動態RAM中。圖1b的動態鎖存器包括可接收輸入主字線值的鎖存器輸入108和可向其它字線驅動電路(如子陣列驅動器106-00至106-03和106-10至106-13)提供鎖存值的鎖存器輸出110。晶體管Q100包括可接收塊選擇信號(如BX0或BX1)的柵極。當塊信號為有效時，字線值可向電容器C100充電或放電，從而存儲邏輯值。當塊信號無效時，邏輯值將由電容器C100動態地存儲。注意在n溝道晶體管Q100的情況下，BX0信號可能是大于高邏輯電壓的電源電壓。如果鎖存的值是一高邏輯值，這樣的安排可減少或消除可引入的電壓閾值。動態鎖存器也提供緊密結構。
與動態鎖存器相反，圖1c的靜態鎖存器不會隨時間而丟失存儲的邏輯值。圖1c的特殊的靜態鎖存器包括一互補金屬氧化物半導體(CMOS)轉換柵T100，它包括與P溝道IGFET平行的n溝道IGFET。柵極T100的輸入可接收主字線值。柵極T100的輸出可施加到交叉耦連的反相器I100和I102。柵極T100的n溝道IGFET可接收存儲體選擇信號(如BX0或BX1)。柵極T100的P溝道IGFET可通過反相器I104接收相同的存儲體選擇信號。圖1c的靜態鎖存器也包括耦連到柵極T100的輸入的鎖存器輸入108和耦連到交叉連接的反相器(I100和I102)的鎖存器輸出110。在這種安排中，當施加的存儲體選擇信號為有效時(在特定的布置中為高)，主字線值穿過柵極T100并鎖存在反相器I100和I102中。一旦存儲體選擇信號返回為無效狀態時，主字線值可保持由反相器I100和I102鎖存。通過包括一個CMOS轉換柵，圖1c的靜態鎖存器可提供主字線值的可靠鎖存，不需要高電源電壓(象VH)來消除閾電壓降。
應該理解的是圖1b的動態鎖存器可認為是一“非反相”鎖存器，因為它的輸出邏輯值一般跟隨它的輸入邏輯值。類似地，圖1c的靜態鎖存器也可認為是一“反相”鎖存器，因為鎖存器提供的輸出是輸入值的反相值。當然，應該明白反相器件(如反相器)可耦連到所公開的鎖存器的輸入或輸出，從而將一反相鎖存器變為非反相鎖存器，反之亦然。
還要注意，鎖存器對一個鎖存器(如鎖存器104-A0或104-B0)是非反相鎖存器，鎖存器對另一個鎖存器(如鎖存器104-A1或104-B1)是反相鎖存器，僅需一個主字線。
從上面的討論中可得出，兩個反相鎖存器或兩個非反相鎖存器可包括在具有單個主字線布置的器件中，而一個反相鎖存器或一個非反相鎖存器可包括在具有互補字線對的器件中。
子陣列字線驅動器106-00和106-10包括轉換器件Q102；驅動器器件Q104；和非選器件Q106。轉換器件Q102將從鎖存器(如104-A0或104-B0)來的鎖存的值施加于驅動器器件Q104的柵極。非選器件Q106可接收另一鎖存器(如104-A1或104-B1)的鎖存的值作為它的柵極。驅動器器件Q104可將激活電壓施加于子陣列字線，非選器件Q106可將非激活電壓施加于子陣列字線。轉換器件Q102，驅動器器件Q104，和非選器件Q106可包括絕緣柵場效應晶體管(IGFET)，在圖1a的特殊布置中是n溝道IGFET。
已經描述了實施例100的組成，現在結合圖2的時序圖描述實施例100的操作。圖2中有多個波形，包括當特殊的存儲體選擇信號為有效時的“BXi”波形，“MWL,/MWL”波形示出了互補主字線對的響應。“RXmn”波形示出字線提供信號的響應。值“m”可相應于特定存儲體，而值“n”相應于從一組字線選擇一個字線。“SWLmn”波形是被選的子陣列字線的響應。在RXmn波形的情況下，“m”指示特定存儲體，而“n”可指定一組字線的一個字線。
現在結合圖1參考圖2，在時刻t0，存儲體選擇信號BX0從低電壓GND轉變為較高電壓VDH。這個由低往高的轉變使主字線被耦連到鎖存器存儲器件。例如，在使用圖1b的動態鎖存器時，高BX0值會打開鎖存器104-A0和104-A1中的晶體管Q100。鎖存器104-A0中的晶體管Q100將在主字線MWL和它的存儲器件Q100之間提供低阻抗通路。類似地，鎖存器104-A1中的晶體管Q100將在主字線/MWL和它的存儲器件Q100之間提供低阻抗通路。在使用圖1c的靜態鎖存器時，高BX0值會打開鎖存器104-A0和104-A1內的柵極T100。鎖存器104-A0內的柵極T100將在主字線MWL(由于它的反相輸出)和它的存儲器件(交叉連接的反相器I100和I102)之間提供低阻抗通路。鎖存器104-A1內的柵極T100將在主字線/MWL和它的交叉連接的反相器I100和I102之間提供低阻抗通路。這樣，激活的存儲體選擇信號可將主字線值耦連到鎖存器存儲元件上。
時刻t0后，主字線MWL也被驅動為VDH電平，而它的互補/MWL被驅動為GND電平。由于BX0信號保持高，高MWL值被存儲在鎖存器104-A0，低/MWL值被存儲在鎖存器104-A1。高和低主字線值分別向鎖存器104-A0和104-A1的應用導致了一組子陣列字線的選擇。
當選擇四個選擇的子陣列字線SWL-00至SWL-03之一，RX00信號被驅動為高，而RX01至RX03信號為低。結果，子陣列字線SWL-00被驅動為選擇電平(在圖1和圖2的例子中為高)。這樣子陣列板102-A中的一行存儲單元被選擇。
在時刻t1,BX0信號返回GND電平。使用圖1b的動態鎖存器時，晶體管Q100被關閉，將存儲器件C100從MWL線(鎖存器104-A0)或從/MWL線(鎖存器104-A1)上分離。使用圖1b的靜態鎖存器時，晶體管T100被關閉，將存儲器件(交叉連接的I100和I102)從/MWL線(鎖存器104-A0)或MWL線(鎖存器104-A1)上分離。
t1時刻后，MWL信號返回低，而/MW信號轉變為高電平VDD。VDD電平可低于VH電平。然而，因為前面激活的互補主字線信號保持鎖存，通過連續提供激活的RX00信號，盡管SWL-00互補主字線信號為非激活態，子陣列字線SWL-00連續被選擇。
在t2時刻，不同的存儲體選擇信號BX1從GND電平轉變為VDH電平。高BX1信號導致MWL和/MW電平被分別耦連到鎖存器104-B0和104-B1。如果鎖存器(104-B0和104-B1)具有圖1b或1c的形式，它們可如結合上面的鎖存器104-A0和104-A1描述的那樣操作。這樣，通過鎖存特定存儲體的選擇值，相同的互補主字線對可選擇不同的存儲體。
激活的MWL和/MWL值鎖存在104-B0和104-B1中，可選擇一組子陣列字線(SWL-10至SWL-13)。為激活四個選擇的子陣列字線(SWL-10至SWL-13)之一，RX10信號驅動為高，而RX11至RX13信號為低。結果，子陣列字線SWL-10被驅動為高電平。這樣，通過使用與用于在另外的子陣列板102-A中選擇一行存儲單元相同的互補字線對(MWL和/MWL)，子陣列板102-B中的一行存儲單元可被選擇。
在時刻t3,BX1信號返回GND電平。鎖存器(104-B0和104-B1)如上述操作，將它們各鎖存的值與互補字線對(MWL和/MW)分離。這組子陣列字線(SWL-10至SWL-13)保持為被選擇。
t3時刻后，MWL信號返回為低，而/MWL信號轉變為高電平VDD。然而，由于BX1信號為低，通過連續提供有效的RX10信號，即使互補主字線處于非激活態時，子陣列字線SWL-10可連續被選擇。
在t4時刻，向子陣列板102-A進行第三訪問。BX0信號上升使柵極能輸入104-A0和104-A1。之后，RX00信號降為GND電平，使子陣列字線SWL-00被選擇。這又允許另一互補主字線被選擇，導致一組子陣列字線被選擇。通過驅動RX00至RX03信號之一為高，一個子陣列字線可被激活。
這樣，公開了第一實施例，它包括可向多個存儲體提供選擇值的主字線(或互補主字線對)。完成這種便利的選擇能力的一種方法是使用用于選擇一個或多個子陣列字線的鎖存器。這樣的鎖存器可為一個存儲體存一個主字線值。該主字線可再次被驅動為激活電平，選擇第二存儲體中的一個或多個子陣列字線。
現在結合圖3中的電路圖和圖4中的時序圖描述第二實施例。第二實施例可使用字線驅動節點中的固有電容形成動態鎖存器。這種方法減少鎖存器所需的電路面積。
第二實施例是圖3提出的字線控制電路，由參考標號300指示。圖3的特殊布置包括許多與第一實施例相同的組成。包括兩個不同的子陣列板302-A和302-B，它們都有許多存儲單元。子陣列板302-A和302-B可相應于存儲體BANK0和BANK1。
存儲體行的存儲單元可通過啟動子陣列字線來訪問。在圖3中，子陣列字線SWL-00至SWL-03可訪問BANK0中的行，子陣列字線SWL-10至SWL-13可訪問BANK1中的行。每個子陣列字線(SWL-10至SWL-13)由相應的子陣列字線驅動器(304-00至304-13)驅動。子陣列字線驅動器304-00至304-13的每個連接到主字線MWL。從組304-00至304-03的一個子陣列字線驅動器可根據四個驅動器信號RX00-RX03之一被激活。以類似的方式，組304-10至304-13的一個子陣列字線驅動器可根據四個其它驅動器信號RX10-RX13之一被激活。
子陣列字線驅動器的一種結構由子陣列字線驅動器304-00和304-10示出。子陣列字線驅動器304-00和304-10詳細示于圖3。在一個特定的布置中，子陣列字線驅動器304-00和304-10可代表所有子陣列字線驅動器的基本結構。
子陣列字線驅動器304-00和304-10包括驅動器器件Q300，非選器件Q302，轉換器件Q304，和驅動器反相器I300。驅動器器件Q300可將激活電壓施加于各子陣列字線，非選器件Q302可將去激活電壓施加于各子陣列字線。驅動器和非選器件(Q300和Q302)可包括絕緣柵場效應管(IGFET)，在圖3中的普及安排中是n溝道IGFET。轉換器件Q304將主字線信號施加于選擇器件Q300。在圖3的布置中，選擇器件是n溝道IGFET，它在主字線MWL和器件Q300的柵極之間置有源極-漏極通路。器件Q304的柵極接收存儲體選擇信號。驅動器反相器I300將在Q300的柵極接收的MWL信號取反，并將它施加于非選器件Q302的柵極。
在由子陣列字線驅動器304-00和304-10示出的特殊子陣列驅動器的布置中，器件Q300的柵極形成了存儲節點308的一部分。每個存儲節點308與相應的轉換柵極Q304一起，用于鎖存主字線值。相應地，子陣列字線驅動器304-00和304-10也能用作動態鎖存器310-A和310-B。
在第二實施例300中，沒包括互補主字線/MWL。這種特殊方法可減少半導體存儲器件中所需接線的數量。
已經描述了第二實施例的布置，現在結合圖4描述第二實施例的操作。圖4包括“BXi”波形，指出了兩個存儲體選擇信號BX0和BX1的響應，“MWL”波形指出了主字線的響應，“RXmn”波形指出了被選的電源信號RX00-RX13的響應，“SWLmn”波形指出了被選的子陣列字線(SWL-00至SWL-13)的響應。
現在結合圖3參考圖4，在時刻t0，存儲體選擇信號BX0從低電壓GND轉變為較高電壓VDH。由低往高的轉變使動態鎖存器310-A的轉換器件Q304被打開。結果，在動態鎖存器310-A/子陣列字線驅動器304-00內的MWL線和存儲節點308之間形成低阻抗通路。這樣，激活的存儲體選擇信號可將主字線值耦連到鎖存器存儲元件(如節點308-A或308-B)上。
時刻t0后，主字線MWL也被驅動為VDH電平，由于BX0信號保持高，高MWL值向動態鎖存器310-A/驅動器304-00的存儲節點308-A充電。這導致了一組子陣列字線SWL-00至SWL-03的選擇。
為選擇四個選擇的子陣列字線SWL-00至SWL-03之一，RX00信號被驅動為高，而RX01至RX03信號為低。結果，子陣列字線SWL-00被驅動為選擇電平(在圖3和圖4的特例中為高)。這樣可選擇子陣列板302-A中的一行存儲單元。
在時刻t1,BX0信號返回GND電平。動態鎖存器310-A/驅動器304-00內的選擇器件Q300被關閉，將存儲節點303-A與MWL線分離。這樣激活的子陣列字線SWL-00保持被選擇。
在時刻t2，不同的存儲體選擇信號BX1從GND電平轉變為VDH電平。高BX1信號值使MWL線被耦連到動態鎖存器301-B中的存儲節點308。這樣，主字線值可施加于第一存儲體(如BANK0)和第二存儲體(如BANK1)。
施加到存儲節點308-B的高值選擇第二存儲體(BANK1)中的一組子陣列字線(SWL-10至SWL-13)。為激活四個被選擇的子陣列字線(SWL-10至SWL-13)之一，RX10信號被驅動為高，而RX11至RX13信號為低。結果，子陣列字線SWL-10被驅動為高電平。這樣，通過使用與用于選擇另一子陣列板302-A中的一行存儲單元相同的主字線/MWL可選擇子陣列板302-B中的一行存儲單元。
在時刻t3,BX1信號返回GND電平。動態鎖存器310-B/驅動器304-10內的各轉換器件Q304關閉，將存儲的MWL值與主字線MWL分隔。這組子陣列字線(SWL-10至SWL-13)會保持被選擇。
時刻t3后，MWL信號回到低。由于BX1信號為低，通過連續施加有效的RX10信號，盡管主字線MWL為非激活態，子陣列字線SWL-10可繼續被激活。
在時刻t4，通過不同主字線(圖3中未示出)的激活，向子陣列板302-A進行第三訪問。BX0信號又升起來，使各種子陣列字線驅動器內的轉換器件耦連到子陣列板302-A(包括子陣列字線驅動器304-00至304-03)。之后RX00信號降到GND電平，使子陣列字線SWL-00被選擇。接著驅動其它主字線，選擇不同組的子陣列字線(圖3中未示出)。通過將RX00至RX03信號之一驅動為高，一個子陣列字線可被激活。
這樣，多存儲體存儲器件可使用單個主字線(或單個互補字線對)來訪問多個存儲體。由于可用僅使用單個主字線的方法，可使用一個行譯碼器訪問多個存儲體。
各種實施例提出了可在具有一個以上存儲體的半導體器件中使用的字線控制電路，由于提供了動態和/或靜態鎖存器，可存儲主字線值。這就允許不同存儲體中的子陣列字線被單獨控制。這是與圖6中子陣列字線不能被單獨控制的傳統例子完全相反的。這樣，不能從這里給出的教導中受益的傳統方法不得不為每個不同的存儲體提供不同的主字線。
相反，在各種公開的實施例中，由于可用單個主字線訪問不同存儲體中的不同的子陣列字線，可用單個行譯碼器訪問多個存儲體中的不同位置。在使用用于多存儲體的單個行譯碼器時，可為半導體存儲體器件節省面積。
注意當在圖1a的布置中使用互補主字線時，可使用單個主字線。這種情況下，/MWL值可在鎖存器(如104-A1和104-B1)之前被取反。另外，該鎖存器也可為如圖1c中所示的反相鎖存器。
參考一般的RAM結構已描述了各種實施例。公開的實施例的字線控制電路可便利地用于動態隨機存儲器(DRAM)。DRAM的制造工序能夠形成用于鎖存器結構中的可靠的電容器。而且，由于DRAM存儲單元很緊密，使用單個主字線的在間距方面的優點極為有利。
同步DRAM也能從實施例的教導中受益。在許多SDRAM中使用的“流水式”訪問可引導到所述結構，可實現不同存儲體的相對快的連續存取。
然而，通過在一般的DRAM中和特殊的SDRAMs中使用本發明，可實現一定的優點，本發明不局限于這種特殊的應用中。具有耦連到“子陣列字線”的“主字線”的其它器件也能從這里指出的教導中受益。僅作為幾個例子，靜態RAM(SDRAM)，或非易失性存儲器件，如只讀存儲器(ROM)，包括電可編程ROM(EPROM)，電可擦可編程ROM(EEPROM和“閃速”EEPROM)，和鐵電RAM(FRAM)都能夠從本發明的教導中受益。
本發明也不應構造為僅限制于存儲器件。其它的具有由層狀導線訪問的緊湊、重復性邏輯單元結構的集成電路可采用所描述的鎖存方法。例如，可編程電路，如可編程邏輯器件(PLD)和可編程邏輯陣列(PLA)通常包括可由多于一級的導線訪問的多個柵極，因此可從這里指出的教導中受益。
應該理解的是，雖然這里詳細描述了提出的各種特殊實施例，在不脫離本發明精神和范疇的情況下本發明可進行各種改變、替換。本發明僅受所附權利要求書的限定。
權利要求
1．字線控制電路，包括第一存儲體和第二存儲體內的多個單位單元；耦連到第一存儲體的單位單元上的至少一個第一子位線；耦連到第二存儲體的單位單元上的至少一個第二子位線；至少一個提供主字線值的主字線；和至少一個第一鎖存器，它能夠鎖存主字線值并選擇至少一個第一子字線。
2．如權利要求1所述的字線控制電路，還包括與每個存儲體相關的存儲體選擇信號；和第一子字線可通過相關的存儲體選擇信號的激活和主字線的激活而被選擇。
3．如權利要求1所述的字線控制電路，還包括一組第一子字線；一組子字線驅動器，用于選擇所述子字線組的第一子字線；和至少一個第一鎖存器，提供公共耦連到子字線驅動器組的輸出。
4．如權利要求1所述的字線控制電路，其特征在于至少一個第一鎖存器包括電荷存儲器件和耦連到第一鎖存器輸出的開關器件。
5．如權利要求4所述的字線控制電路，其特征在于所述電荷存儲器件是電容器。
6．如權利要求4所述的字線控制電路，其特征在于所述開關器件是絕緣柵場效應晶體管。
7．如權利要求1所述的字線控制電路，其特征在于至少一個第一鎖存器包括開關器件和耦連到第一鎖存器輸出的交叉連接的反相器。
8．如權利要求1所述的字線控制電路，其特征在于至少一個第二鎖存器，能夠鎖存主字線值并選擇至少一個第二子字線。
9．字線控制系統，包括主字線；耦連到第一存儲體的第一子陣列字線；耦連到第二存儲體的第二子陣列字線；用于激活所述第一子陣列字線的第一存儲體子字線驅動器，所述第一存儲體子字線驅動器包括第一存儲體絕緣柵驅動器晶體管，和使用第一子字線驅動器的柵極電容作為存儲器件的第一存儲體動態鎖存器；和通過激活與第一存儲體相應的存儲體選擇信號而被鎖存于第一存儲體動態鎖存器中的主字線值。
10．如權利要求9所述的字線控制電路，其特征在于所述第一子字線可通過激活相應于第一存儲體的存儲體選擇信號并激活主字線而被選擇。
11．如權利要求9所述的字線控制電路，其特征在于所述第一子字線驅動器還包括轉換器件，當相應于第一存儲體的存儲體選擇信號被激活時，該轉換器件在主字線和驅動器晶體管的柵極之間提供低阻抗通路。
12．如權利要求9所述的字線控制電路，其特征在于包括可接收驅動電勢的多個驅動器線路；一組第一子陣列字線，該組的每個第一子陣列字線至少與一個驅動線路相應；和該組第一子陣列字線可通過激活與第一存儲體相應的存儲體選擇信號和激活主字線而被選擇，通過相應的接收驅動電勢的驅動器線路，可從選擇的組的子陣列字線中選擇一個子陣列字線。
13．如權利要求12所述的字線控制電路，其特征在于該組第一子陣列字線中的每個子陣列字線由相應的子字線驅動器驅動；和每個子字線驅動器的驅動晶體管的源極一漏極通路連接到至少一個驅動器線路上。
14．如權利要求9所述的字線控制電路，進一步包括用于激活第二子陣列字線的第二子字線驅動器，所述第二子字線驅動器包括第二存儲體絕緣柵驅動器晶體管，和使用第二存儲體絕緣柵驅動器晶體管的柵極電容作為存儲器件的第二存儲體動態鎖存器；和通過激活與第二存儲體相應的存儲體選擇信號鎖存在第二存儲體動態鎖存器中的主字線值。
15．半導體器件，包括邏輯排列在至少第一存儲體和第二存儲體中的多個單元；包括相應于第一存儲體的第一存儲體選擇信號和響應于第二存儲體的第二存儲體選擇信號在內的多個存儲體選擇信號；連接到被選擇的第一存儲體的單位單元上的第一存儲體導線；連接到被選擇的第二存儲體的單位單元上的第二存儲體導線；至少一個多存儲體導線；置于所述多存儲體導線和所述第一存儲體導線之間的第一鎖存器，該第一鎖存器在第一存儲體選擇信號為有效時鎖存多存儲體導線值；和置于多存儲體導線和所述第二存儲體導線之間的第二鎖存器，該第二鎖存器在所述第二存儲體選擇信號為有效時鎖存多存儲體導線值。
16．如權利要求15所述的半導體器件，其特征在于所述第一鎖存器是動態鎖存器。
17．如權利要求15所述的半導體器件，其特征在于所述第一鎖存器是靜態鎖存器。
18．如權利要求15所述的半導體器件，其特征在于所述第一存儲體導線由相應的第一存儲體絕緣柵場效應晶體管驅動為有效電平，所述第一存儲體驅動器絕緣柵場效應晶體管在各自的柵極接收鎖存的所述多存儲體導線值；和第二存儲體導線由相應的第二存儲體絕緣柵場效應晶體管驅動為有效電平，所述第二存儲體驅動器絕緣柵場效應晶體管在各自的柵極接收鎖存的多存儲體導線值。
19．如權利要求15所述的半導體器件，其特征在于所述單位單元是動態隨機存取存儲單元。
20．如權利要求19所述的半導體器件，其特征在于所述半導體器件是同步動態隨機存取存儲器件；所述第一存儲體導線是第一子陣列字線；所述第二存儲體導線是第二子陣列字線；至少一個多存儲體導線是主字線。
全文摘要
字線控制電路(100)包括連接到存儲單元的一個存儲體(BANK0)的子陣列字線(SWL－00至SWL－03)和連接到存儲單元的另一個存儲體(BANK1)的另一子陣列字線(SWL－10至SWL－13)。提供了互補主字線(MWL和/MWL),當激活時可選擇兩個存儲體中的子陣列字線組。提供鎖存器電路(104－A0至104－B1)以鎖存主字線值。這樣的安排允許鎖存第一存儲體(BANK0)的互補主字線值,從而在第一存儲體(BANK0)中選擇一組子陣列字線(SWL－00至SWL－03)。
文檔編號G11C8/00GK1233837SQ99106079
公開日1999年11月3日 申請日期1999年4月30日 優先權日1998年4月30日
發明者石川透 申請人:日本電氣株式會社