多存儲體同步型半導體存儲裝置的制作方法

專利名稱：多存儲體同步型半導體存儲裝置的制作方法
技術領域：
本發明涉及一種半導體存儲裝置，特別是，涉及具有多個存儲體的多存儲體半導體存儲裝置。更具體地說，本發明涉及以指令形式與時鐘信號同步給與操作模式的多存儲體同步型半導體存儲裝置。
為了以高速輸送數據，縮小處理器的處理速度與存儲器的處理速度之間的差別，可以更多地使用例如與作為系統時鐘的外部時鐘信號同步進行數據輸入輸出的同步型半導體存儲裝置。
圖39是表示現有的同步型半導體存儲裝置的數據讀出時的操作的時序圖。下面，參照圖39，說明現有的同步型半導體存儲裝置的數據讀出操作。在該同步型半導體存儲裝置中，操作模式指示以指令形式給與。采用時鐘信號CLK的例如上升沿中的外部控制信號(和有時包括地址信號位)的狀態組合給與指令。
在圖39中，在時鐘周期#0的時鐘信號CLK上升沿中，設定芯片選擇信號/CS和行地址選通信號/RAS為L電平，設定列地址選通信號/CAS和允許寫入信號/WE為H電平。這樣的狀態稱為活性指令，并指定為陣列活性化。在這里，陣列活性化表示進行存儲單元陣列中的字線的選擇，由連接于該字線的存儲單元數據的讀出放大器檢出、直到放大和鎖存為止的操作狀態。若給與這一活性指令，這時就把已給與的地址信號AD作為行地址信號在內部進行行選擇操作，選擇與該地址指定的行對應的字線，對選擇存儲單元的數據進行檢出、放大和鎖存。
經過標準DRAM中的RAS-CAS延遲時間，就可以進行列選擇操作。在圖39中，在時鐘周期#2中，在時鐘信號CLK的上升沿，設定芯片選擇信號/CS和列地址選通信號/CAS為L電平，設定行地址選通信號/RAS和允許寫入信號/WE為H電平。這個狀態，稱為讀出指令，用來將指定數據讀出。如給與該讀出指令，就把此時的地址信號AD作為列地址信號Y進行列選擇操作，并讀出該選擇列上的存儲單元數據。在同步型半導體存儲裝置中，參照稱之為CAS取數時間的期間，由于給與讀指令，所以決定有效數據成為確定狀態的期間。在圖39中，示出了CAS取數時間的情況。因此，在時鐘周期#4中，時鐘信號CLK的上升沿上最初的讀出數據Q0變成確定狀態。
在內部，稱之為脈沖串長計數器的地址發生器，將給與該讀指令時的地址作為起始地址，在各周期以規定的順序使列地址變化來進行列選擇操作。因而，在時鐘周期#5、#6和#7中示出數據Q1、Q2和Q3。在給與一個讀指令時，可以連續地讀出的每個數據的數被稱為脈沖串長。因而在圖39中，示出了脈沖串長為4時的數據讀出操作。
在時鐘周期#7中，在時鐘信號CLK的上升沿，設定芯片選擇信號/CS、行地址選通信號/RAS和允許寫入信號/WE為L電平，設定列地址選通信號/CAS為H電平。這種狀態，稱之為預充電指令，把處于活性狀態的陣列驅動到非活性狀態。因而把選擇狀態的字線驅動到非選擇狀態，并且，使已鎖存存儲單元數據的讀出放大器變成非活性狀態，并且，各列位線恢復到規定的預充電指令電位。
不可能讀出最后的脈沖串長數據讀出時的時鐘周期，在比CAS取數時間前的周期還早的時間給與該預充電指令。在存儲單元數據被讀出前，陣列變成非活性狀態。但是，陣列即使恢復到預充電狀態，內部的數據讀出電路還可以輸送脈沖串長數據(內部讀出電路與行電路獨立操作，依次輸送脈沖串長數據)。
如上述那樣，用時鐘信號CLK的上升沿中的外部信號狀態的組合來指定操作模式，采用與時鐘信號同步進行數據的輸入輸出的辦法，就不需要考慮各控制信號的失真而決定內部操作定時，可以迅速開始內部操作定時，使高速存取成為可能。并且，由于數據與時鐘信號CLK同步成為輸出確定狀態，故借助于外部裝置以該時鐘信號CLK的上升沿把數據變為脈沖信號，可用與時鐘信號CLK的速度相同的速度讀出數據，使高速輸送數據成為可能。
圖40是表示現有的同步型半導體存儲裝置數據寫入時的操作時序圖。下面，參照圖40，說明數據寫入操作。在圖40中，在時鐘周期#0內給與活性指令，使陣列驅動活性狀態。其次，在時鐘周期#2內，在時鐘信號CLK的上升沿設定芯片選擇信號/CS、列地址選通信號/CAS和允許寫入信號/WE為L電平，而設定行地址選通信號/RAS為H電平。這種狀態稱之為寫指令，指定寫入數據。若給與寫指令，此時，把已給與的地址信號AD作為列地址信號進行存儲單元的列選擇操作。在該數據寫入時，與寫指令同時給與寫入數據，在時鐘周期#2內，已送出數據D0被取進該同步型半導體存儲裝置內部。以后，在依次的時鐘周期#3、#4和#5內寫入數據D1、D2和D3。即使在該數據寫入時，在內部脈沖串長地址發生器也操作，產生脈沖串長地址，依次進行列選擇操作，在內部以規定的順序把這些寫入數據D0～D3寫入到依次選擇的存儲單元列中。
數據寫入結束后，在時鐘周期#6的上升沿送出預充電指令，驅動陣列進行非活性狀態。即使在該數據寫入時，在脈沖串長數據的寫入結束后直到經過與讀出時的CAS取數時間對應的期間為止都不能送出預充電指令。即使在該數據寫入時，把可用1條寫指令連續地寫入的數據的數稱之為脈沖串長。就是說，脈沖串長表示，在送出表示讀指令和寫指令的這樣的數據寫入/讀出的存取指令的時候，可以連續地進行存取的數據的數。
即使在該數據寫入時，寫人數據與時鐘信號同步地被取進到半導體存儲裝置內部。因此，數據寫入可以與時鐘信號CLK相同的速度進行，使高速寫入成為可能。
如上述那樣，可以在同步型半導體存儲裝置中，與時鐘信號同步進行外部信號的取進和讀出數據的輸出，實現高速數據輸送。但是，在該同步型半導體存儲裝置中，在陣列1個也沒有的情況下，在頁切換(選擇其他字線)的情況下，需要采用立即送出預充電指令使陣列變成非活性狀態后再送出活性指令的辦法，將新的頁(字線)驅動到選擇狀態。然而，在此狀態下，不能進行數據輸送，損害了高速存取。對此，為了防止這樣的頁面切換時存取中斷，故在同步型半導體存儲裝置內部設置可以各自互相獨立向活性狀態/非活性狀態驅動的多個存儲體，采用以規定的順序使這些存儲體依次活性和非活性化的辦法，在外部隱蔽該預充電時間，使高速存取成為可能。下面，說明由該存儲體構成的同步型半導體存儲裝置的操作。
圖41是表示整個同步型半導體存儲裝置的構成示意圖。在圖41中，同步型半導體存儲裝置包括多個存儲體BK0～BKn。并設置有與這些存儲體BK0～BKn的每個對應的存儲體控制電路BCT0～BCTn。這些存儲體控制電路CBT0～CBTn接受從存儲體地址緩沖器BAB來的存儲體地址信號BA和從控制輸入緩沖器CIB來的操作模式指示信號。控制輸入緩沖器CIB接受控制信號/CS、/WE、/CAS和/RAS。存儲體BK0～BKn與輸入輸出電路IOB相連接。
每個存儲體控制電路CBT0～CBTn，在從存儲體地址緩沖器BAB來的存儲體地址信號指定對應的存儲體時被活性化，按照由控制輸入緩沖器CAB送出的操作模式指示信號，控制對應的存儲體的操作。由于用從存儲體地址緩沖器BAB來的存儲體地址信號指定這些存儲體控制電路CBT0～CBTn的活性/非活性，故這些存儲體控制電路CBT0～CBTn可以互相獨立地把對應的存儲體BK0～BKn驅向活性/非活性狀態。在這里，存儲體BK0～BKn具有行列狀排列的多個存儲單元。
其次，參照圖42說明示于該圖41的多個存儲體的半導體存儲裝置的操作順序的一個例子。在圖42中，已示出了數據讀出時的操作，脈沖串長是4，CAS取數時間是4。
在時鐘周期#0中給與活性指令，按照地址信號AD(圖41未示出)的存儲體地址信號進行存儲體活性化操作。與該操作指令同時給與的存儲體地址信號BA指定存儲體BK0，存儲體控制電路BCT0使存儲體BK0活性化。
在時鐘周期#2內給與讀指令，此時把給與的地址作為列地址信號(Y)進行列選擇操作。這時，存儲體地址信號BA指定存儲體BK0，存儲體控制電路BCT0選擇與存儲體BK0對應的存儲單元連接到輸入輸出電路IOB上，并向輸入輸出電路IOB輸送存儲體BK0的選擇存儲單元的數據。因為CAS取數時間為2，故在時鐘周期#4中的時鐘信號CLK上升沿，已從該存儲體BK0讀出的數據變成確定狀態。由于脈沖串長為4，所以依次從該存儲體BK0讀出數據Q0、Q1、Q2和Q3。
在時鐘周期#4內，再給與活性指令，存儲體地址信號BA指定存儲體BK1。因此，使存儲體控制電路BCT1活性化，按照從控制輸入緩沖器CIB來的活性指令使存儲體BK1活性化。
在時鐘周期#6的時鐘信號CLK的上升沿，與指定存儲體BK1的存儲體地址的同時，給與讀指令。因此，存儲體控制電路BCT1選擇存儲體BK1的存儲單元，并讀出該存儲單元的數據。在2個時鐘周期后從存儲體BK1來的數據變成確定狀態。而且從存儲體BK0依次讀出脈沖串長數據，在時鐘周期#7內，若存儲體BK0讀出數據Q3，則下一個時鐘周期#8內從存儲體BK1依次讀出數據數據Q0。
在該數據讀出時，在時鐘周期#7內給與預充電指令。與該預充電指令同時，給與指定存儲體BK0的存儲體地址，指示存儲體BK0的預充電。因此，存儲體BK0在存儲體控制電路BCT的控制下成為非活性狀態。接著，在時鐘周期#8，給與活性指令，此時，所給的存儲體地址BA就指定存儲體BK2。
在時鐘周期#12的時鐘信號CLK上升沿，給與讀出指令，同時給與指定存儲體BK2的存儲體地址BA。因而在時鐘周期#11，在從存儲體BK1讀出數據Q3后，接著從存儲體BK2讀出數據。
如圖42所示，采用以規定的順序使多個存儲體活性/非活性的辦法，可以隱蔽存儲體的預充電時間進行數據的讀出，使高速讀出成為可能。
依次以規定的程序序列活性化該存儲體，選擇存儲單元的程序序列，即使在數據寫入時也是同樣的，采用使存儲體依次活性化，并給與寫入指令的辦法，即使在頁面切換時，也可以通過存儲體的切換使之對應，可以連續地寫入數據。
現在，說明設置8個存儲體BK0～BK7作為存儲體BK0～BKn，在對一個存儲體BK0進行數據寫人時向這些存儲體依次進行預充電的操作。在這里，可以認為是脈沖串長為8,CAS取數時間為3的情況。并且，考察從給與預充電到用于使其存儲體活性化，需要3個時鐘周期的這種RAS預充電周期為3個時鐘周期的情況。
現在，在圖43中，在時鐘周期#1，給與活性指令，使存儲體BK0活性化。
在時鐘周期#4，給與寫指令，指定對存儲體BK0的數據寫入，在該時鐘周期#4已給與的數據D0被寫入到存儲體BK0中。此后，從時鐘周期#5到#11，給與的寫入數據D1～D7依次被寫入到該存儲體BK0中。
另一方面，在從時鐘周期#5到#11內，給與預充電指令，在各個時鐘周期內變更存儲體地址，依次指定存儲體BK0～BK7，依次使這些存儲體BK0～BK7預充電。
在時鐘周期#11，完成了對存儲體BK0的數據寫入后，并且給與對存儲體BK7的預充電指令。再者立即把控制信號全部設定為H電平，并設定NOP(空操作)指令。因此在同步型半導體存儲裝置中，也不指定新的操作。
在時鐘周期#13，給與對存儲體BK0的預充電指令。因此，對存儲體BK0全部的數據寫入已完成，接著進行預充電。由于RAS預充電時鐘周期是3，故可以在時鐘周期#14，給與對存儲體BK7的活性指令，使存儲體BK7活性化。接著，在時鐘周期#17，給與對存儲體BK0的活性指令。此后重復該操作。
在示于該圖43的操作序列中，數據寫入屏蔽指令(寫字屏蔽指令)DQM處于L電平的非活性狀態，不加上對寫入數據的屏蔽。就是，已給與的寫入數據D0～D7全部被寫入到存儲體BK0中。但是，使用這樣的預充電指令和存儲體地址，在各個時鐘周期使每一個存儲體回到預充電狀態的情況下，可是使全部存儲體活性化，就存在需要很長時間這樣的問題。
圖44是表示該數據寫入時的另一種操作序列圖。在該圖44中，也示出在向存儲體BK0的脈沖串長8的數據寫入時，依次使其它存儲體預充電的操作。在圖44中，在時鐘周期#7和時鐘周期#10給與寫字屏蔽指令，信號DQM變成H電平，禁止對在該時鐘周期中的數據字的寫入。這一寫字屏蔽指令是外部信號的一個指令，用于減輕外部控制的負載，故在同一周期內禁止同時輸入2個指令。但是，在寫字指令DQM變成活性狀態的情況下，就將與外部之間的控制信號/CS、/RAS、/CAS和/WE設定為NOP指令狀態。而且，在該狀態下，僅僅進行對數據寫入的屏蔽加以處理。
也就是，不能在時鐘周期#7和時鐘周期#10，對存儲體施加預充電指令。從而，在該

圖14示出的操作指令序列中，在時鐘周期#13給與預充電指令使存儲體BK7預充電。在接著的時鐘周期#14，指定存儲體BK0的預充電。RAS預充電時鐘周期是3個時鐘周期，可以在時鐘周期#16，對存儲體BK7給與活性指令，可以在接著的時鐘周期#18，對存儲體BK0給與活性指令。
因而，在使用該寫字屏蔽的情況下，不能在其時鐘周期內輸入活性指令或預充電指令之類的指令，對其它存儲體依次給與活性指令和預充電指令，成為不能以隔行的方式依次進行活性/非活性化來實現高速存取。
由于在數據讀出時，也以指令DQM用于指令讀字屏蔽，故產生同樣的問題。
并且，在同步型半導體存儲裝置中，已準備好了同時對全部存儲體進行預充電的全部存儲體預充電指令。在圖45中，示出了這個全部存儲體預充電指令。即，該全部存儲體預充電指令，在時鐘信號CLK的上升沿，設定芯片選擇信號/CS、行地址選通信號/RAS和允許寫入信號/WE為L電平，設定列地址選通信號/CAS和特定的地址信號位Ad10為H電平。在這樣的情況下，指定對全部的存儲體的預充電。如果設定地址位Ad10為L電平，則給與單個存儲體預充電指令，進行該存儲體地址的特定存儲體的預充電。
在使用這樣的全部存儲體預充電指令的情況下，可以同時對全部存儲體進行預充電。從而，在同時給全部存儲體預充電的情況下，需要依次用活性指令使各存儲體活性化，采用以隔行方式使存儲體活性/非活性化，進行數據的寫入/讀出的辦法，會損害可以高速輸送數據的構成的優點。
并且，在增加存儲體數的情況下，需要依次進行這些存儲體的活性/非活性化來進行數據的寫入/讀出。因而，在同步型半導體存儲裝置中，在數據讀出時，存在稱之為CAS取數時間和脈沖串長的條件，存在與RAS預充電時鐘周期和標準DRAM的RAS-CAS延遲時間相當的RAS-CAS延遲周期(從給與活性指令到下一個給與讀/寫指令為止需要的時間)。因而在滿足了這些條件并且在周期性地使多數存儲體活性/非活性化的情況下，其控制變得極其復雜，容易產生不能以隔行方式向各個存儲體進行存取的缺點。
特別是，在存儲體的數量增加了的情況下，周期性地給與活性指令、讀/寫指令、和預充電指令，以規定的指令序列向各存儲體進行存取的情況下，在各個時鐘周期內在給與活性指令、讀/寫指令、和預充電指令的情況下，假定為實現周期地施加指令的指令序列方式的情況下，按照CAS取數時間、脈沖串長、RAS預充電時鐘周期和RAS-CAS延遲周期的條件，也可以考慮在1個時鐘周期內，發生應該給與多個指令的事態的情況，在這種情況下，破壞了施加該指令的指令序列的規律性，因此，破壞了數據存取控制的連續性，就不可能進行高速輸送。
在這樣的同步型半導體存儲裝置中，為了保證可靠性，所以要在制造工序中進行各式各樣的檢測。在這樣的檢測中，為了判定是否正確地將數據寫入/讀出來，需要進行數據的寫入/讀出。從而，在存儲體的個數增多的情況下，如上述的那樣，用隔行方式，以規定的指令序列，依次活性化各個存儲體，進行數據的寫入/讀出的控制變得復雜起來，出現不可能進行高速寫入/讀出數據的問題。特別是，在檢測的情況下，需要對半導體存儲裝置的全部存儲單元進行寫入/讀出數據。因此，由于不易實現上述的這種各個存儲體的隔行方式，不能高速進行數據的寫入/讀出，所以出現檢測時間延長的問題。
并且，在用全部存儲體預充電指令進行預充電的情況下，需要將全部存儲體變成為可以預充電的狀態，施加這樣的全部存儲體預充電指令的定時，限于連續數據中的最后數據讀出前已限定的定時，因此用該全部存儲體預充電指令實現連續存取是困難的。
并且，活性指令和讀/寫指令之類的存儲單元選擇指令，與存儲體地址信號同時使用，指定選擇存儲單元的存儲體，并在該已指定的存儲體內進行存儲單元的選擇操作。因而，不可能對多個存儲體同時進行存取，由于處理內容，存在著使情況惡化的問題。
本發明的目的是提供一種高速而不會隨之與指令沖突，可以進行存儲單元的選擇和數據存取的多存儲體同步型半導體存儲裝置。
本發明的另一個目的是提供一種可以縮短檢測時間的多存儲體同步型半導體存儲裝置。
本發明的半導體存儲裝置備有可互相獨立的驅動多個存儲體的活性狀態和非活性狀態、與這些多個存儲體每個對應設置并且用于各自進行活性化時由對應的存儲體的存儲單元選擇操作的多個存儲單元選擇裝置，根據操作模式指示信號和存儲單元選擇指示信號同時對多個存儲單元選擇裝置之中的2個以上的規定數的存儲體設置的存儲單元選擇裝置活性化的控制裝置。
在操作模式指示信號指定操作模式時，若給與存儲單元選擇指示，則在多個存儲體之中的規定數的存儲體中同時選擇了存儲單元。因而，可以同時驅動多個存儲體，不需要考慮指令施加的指令序列，并且，與分別驅動存儲體進行檢測的情況比較，不會發生指令沖突，還可以大幅度地縮短檢測時間。在檢測數據寫入時，可以向已同時向選擇狀態驅動的存儲體同時寫入檢測數據，可以縮短檢測數據的寫入時間。并且，在檢測數據讀出時，通過用壓縮處理等方法，可以同時從已選取的存儲體中讀出數據，可以縮短檢測數據讀出需要的時間。
并且，在通常的數據處理中，也可以對多個存儲體同時寫入相同的數據，增加處理的靈活性。
圖1是表示實現本發明的半導體存儲裝置的全體構成示意圖。
圖2A是表示圖1的時鐘輸入緩沖器的構成圖，2B是表示其操作波形圖。
圖3是示于圖1的控制信號輸入緩沖器的構成示意圖。
圖4A是示于圖3的動態鎖存器的構成圖，4B是表示其操作的信號波形圖。
圖5是示于圖1的模式設定電路的構成圖。
圖6是示于圖1的存儲體選擇信號產生電路的構成示意圖。
圖7是示于圖6的存儲體地址譯碼器的構成示意圖。
圖8是示于圖6的列存儲體選擇信號產生電路的構成示意圖。
圖9是示于圖6的預充電信號產生電路的構成示意圖。
圖10是示于圖6的行存儲體選擇信號產生電路的構成示意圖。
圖11是列控制電路和存儲陣列的構成示意圖。
圖12是示于圖11的控制電路的操作信號波形圖。
圖13是用于說明干擾刷新檢測的圖。
圖14A是表示正常操作模式時的字線選擇狀態圖，14B是表示干擾刷新操作的字線選擇狀態圖時。
圖15是表示用于進行干擾刷新的外部信號狀態的時序圖。
圖16是表示按照本發明實現的半導體存儲裝置的行電路的構成示意圖。
圖17是表示按照本發明實現的半導體存儲裝置的數據讀出部分的構成示意圖。
圖18是示于圖16和圖17的半導體存儲裝置的讀出干擾檢測時的時序圖。
圖19是用于說明讀出干擾檢測的圖。
圖20是用于使示于圖17的前置放大器活性化的電路構成示意圖。
圖21是按照本發明構成的半導體存儲裝置的存儲陣列的另一構成示意圖。
圖22是示于圖21的子陣列選擇信號產生部分的構成示意圖。
圖23是對示于圖21的存儲陣列的列控制驅動電路的構成示意圖。
圖24是示于圖21的存儲陣列的讀出干擾檢測時的內部數據總線的連接方式圖。
圖25是用于實現示于圖24的列選擇方式的構成示意圖。
圖26是按照本發明構成的半導體存儲裝置的數據讀出部分的構成示意圖。
圖27是示于圖26的退化電路的構成一例的示意圖。
圖28是產生示于圖26的存儲體活性化信號的部分構成示意圖。
圖29是表示在圖28中示出的電路操作的時序圖。
圖30是按照本發明構成半導體存儲裝置的數據的寫入/讀出操作的時序圖。
圖31是表示退化電路的另一構成圖。
圖32是示于圖26的半導體存儲裝置的數據讀出部分的另一構成示意圖。
圖33是表示對圖32的讀出數據總線具體構成示意圖。
圖34是用于說明本發明的另一應用例的圖象構成圖。
圖35是用于說明另一應用例的存儲器的存儲體構成示意圖。
圖36是用于說明示于該圖35的半導體存儲裝置的處理內容圖。
圖37是實行示于圖36處理之際的操作指令序列的時序圖。
圖38是本發明的又一個實施例的存儲體選擇信號產生部分的構成示意圖。
圖39是表示現有的同步型半導體存儲裝置的數據讀出時的操作時序圖。
圖40是表示現有的同步型半導體存儲裝置的數據寫入時的操作時序圖。
圖41是表示現有的同步型半導體存儲裝置的全體構成示意圖。
圖42是示于圖41的半導體存儲裝置的數據讀出時的操作時序圖。
圖43是示于圖41的半導體存儲裝置的數據寫入時的操作時序圖。
圖44是用于說明現有同步型半導體存儲裝置的問題處的圖。
圖45是表示現有同步型半導體存儲裝置的全部存儲體預充電指令圖。
實施例1圖1是表示按照本發明實施例的半導體存儲裝置的全體構成示意圖。在圖1中，該半導體存儲裝置包括多個可以互相獨立地驅動為活性/非活性化的多個存儲體。在圖1中，作為一例，示出了4個存儲體MB0～MB3。這些存儲體MB0～MB3的每一個包括具有行列狀排列的多個存儲單元的存儲陣列MA0～MA3和用于進行這些存儲陣列的存儲單元的選擇/非選擇和數據寫入/讀出的存儲體驅動控制電路BD0～BD3。
半導體存儲裝置還包括接收從外部來的例如作為系統時鐘的時鐘信號ext CLK而產生內部時鐘信號intCLK的時鐘輸入緩沖器1；在內部時鐘信號intCLK的上升沿從外部取入控制信號/CS、/RAS、/CAS和/WE，產生內部控制信號的控制信號輸入緩沖器2；在內部時鐘信號intCLK的上升沿從外部取人地址信號AD和存儲體地址BA，產生內部地址信號ADi和內部存儲體地址信號BAi的地址輸入緩沖器3；接收從控制信號輸入緩沖器2來的內部控制信號和從地址輸入緩沖器3來的內部地址信號ADi，當已接收到的信號為規定的狀態時，輸出表示已指定特定操作模式的模式設置指示信號(操作模式指示信號)MS的模式設定電路4；以及接收從控制信號輸入緩沖器2來的內部控制信號、從地址輸入緩沖器3來的內部存儲體地址信號BAi和從模式設定電路4來的模式置位指示信號MS，按照這些內部控制信號的狀態組合，產生操作模式指定信號，指定內部存儲體地址信號BAi給與存儲體的存儲體選擇信號產生電路5。
若將從模式設定電路4來的模式置位指示信號MS設定為活性狀態，則存儲體選擇信號產生電路5，忽略從地址輸入緩沖器3給與的內部存儲體地址信號BAi，分別對存儲體MB0～MB3給與已從控制信號輸入緩沖器2給與的控制信號的狀態組合，即按照指令的操作模式指定信號。因此，在模式置位指示信號MS活性化時，將存儲體MB0～MB3同時地進行活性/非活性化驅動。
如圖1所示，采用按照從模式設定電路4來的模式置位指示信號MS，選擇生地把存儲體地址信號BAi設定為無效/有效狀態的辦法，就可以根據操作模式同時使多個存儲體成為活性狀態。下面，在說明具體的多個存儲體同時活性化操作之前先說明各部分的構成。圖2A是示于圖1的時鐘輸入緩沖器1的構成一例的圖。在圖2A中，時鐘輸入緩沖器1包括使從外部來的時鐘信號extCLK延遲規定時間且使之反相輸出的反相延遲電路1a、接收反相延遲電路1a的輸出信號和從外部來的時鐘信號extCLK的NAND電路1b、使NAND電路1b的輸出信號反相產生內部時鐘信號intCLK的反相器1c。反相延遲電路1a，例如由奇數級反相器構成。其次，參照示于圖2B的信號波形圖，說明示于該圖2A的時鐘輸入緩沖器的操作。
反相延遲電路1a有著延遲時間td。如果外部時鐘信號extCLK上升到H電平，這時反相延遲電路1a的輸出信號處于H電平，與之相應，NAND電路1b的輸出信號變成L電平，從反相器1c來的內部時鐘信號intCLK上升到H電平。經過延遲時間td，反相延遲電路1a的輸出信號就下降到L電平，NAND電路1b的輸出信號變成H電平，與之相應內部時鐘信號intCLK下降到L電平。因而，該內部時鐘信號intCLK與外部時鐘信號extCLK同步上升到H電平，且經過反相延遲電路1a的延遲時間td，就下降到L電平。
因而，當外部時鐘信號extCLK的H電平期間比延遲時間td還長時，則以反相延遲電路1a具有的延遲時間td給與內部時鐘信號intCLK的H電平期間。因此，即使在內部時鐘信號intCLK因噪音等下降定時滯后的情況下，也不會改變內部時鐘信號intCLK的下降定時，可以使與內部電路的該內部時鐘信號intCLK的下降同步操作的電路部分的操作定時為恒定，可以防止內部電路操作定時延遲。由于噪音的影響，在其脈沖寬度比反相延遲電路1a具有的脈沖延遲時間還短的情況下，其內部時鐘信號intCLK的H電平期間也縮短了。但是，在這樣的情況下，內部電路操作開始定時超前，可以在較早的定時使內部電路操作，不會發生什么問題。圖3是示于圖1的控制信號輸入緩沖器構成示意圖。在圖3中，控制信號輸入緩沖器2包括動態鎖存器2a、2b、2c和2d，分別與從外部來的控制信號ext/RAS、ext/CAS、extNVE和ext/CS對應設置，鎖存從示于圖1的時鐘輸入緩沖器1來的內部時鐘信號intCLK在上升沿給與的信號。從動態鎖存器2a、2b、2c和2d，分別輸出控制信號int/RAS、int/CAS、int/WE和int/CS。這些動態鎖存器2a～2d的每個備有同樣的構成，當內部時鐘信號intCLK變成L電平時，變成為預充電狀態，并以內部的控制信號int/RAS、int/CAS、int/WE和int/CS預充電到H電平。可以通過使用動態鎖存器2a～2d，取入從內部時鐘信號intCLK的上升沿中的外部來的控制信號ext/RAS、ext/CAS、ext/WE和ext/CS，準確判定其狀態。
圖4A是示于圖3的動態鎖存器2a～2d的構成圖。由于這些動態鎖存器2a～2d具有同樣的構成，故在圖4A中，僅示出一個動態鎖存器的構成，此外，用輸入信號IN替代外部控制信號ext/RAS、ext/CAS、ext/WE和ext/CS，而用輸出信號OUT替代內部控制信號int/RAS、int/CAS、int/WE和int/CS。
在圖4A中，動態鎖存器包括連接到電源接點與輸出接點之間且在其柵極上接收內部時鐘信號intCLK的P溝MOS晶體管Q1；與該P溝MOS晶體管Q1并聯連接且其柵極連接到輸出接點N2上的P溝MOS晶體管Q2；連接于接點N1與接點N3之間且在其柵極上接收輸入信號IN的N溝MOS晶體管Q5；與該N溝MOS晶體管Q5并聯連接且其柵極連接到輸出接點N2上的N溝MOS晶體管Q6；連接于電源接點與輸出接點N2之間且其柵極上接收內部時鐘信號intCLK的P溝MOS晶體管Q3；連接于電源接點與輸出接點N2之間且在其柵極連接于的P溝MOS晶體管Q4；連接于輸出接點N2與接點N3之間且在其柵極上接收基準電壓Vvref的N溝MOS晶體管Q7；連接于輸出接點N2與接點N3之間且其柵極連接于輸出接點N1的N溝MOS晶體管Q8；以及連接于接點N3與地之間且在其柵極上接收內部時鐘信號intCLK的N溝MOS晶體管Q9。從輸出接點N1輸出與輸入信號IN互補的輸出信號/OUT，從輸出接點N2輸出與輸入信號IN相同邏輯的輸出信號OUT。接著，參照示于圖4B的操作波形圖，說明示于該圖4A的動態鎖存器的操作。
當內部時鐘信號intCLK為L電平時，P溝MOS晶體管Q1和Q3處于導通狀態，另一方面，N溝MOS晶體管Q9處于截止狀態。在該狀態下，輸出接點N1和N2通過P溝MOS晶體管Q1和Q3被預充電到電源電壓Vcc電平上去。
當內部時鐘信號intCLK上升到H電平時，N溝MOS晶體管Q1和Q3處于截止狀態，另一方面，N溝MOS晶體管Q9處于導通狀態。使內部接點N3與接地接點結合。現在，在內部時鐘信號intCLK的上升沿，輸出接點N1和N2是H電平(電源電壓Vcc電平)，P溝MOS晶體管Q2和Q4處于截止狀態。
當輸入信號IN為L電平時，N溝MOS晶體管Q7的阻抗變得比N溝MOS晶體管Q5的阻抗還大，接點N2的電位下降。隨著該接點N2的電位下降，P溝MOS晶體管Q2導通，向接點N1供給電流，保持該接點N1為H電平。另一方面，該輸出接點N1為H電平，P溝MOS晶體管Q4維持截止狀態，因而，接點N2通過MOS晶體管Q7和Q4被放電到接地電壓電平而變成L電平。P溝MOS晶體管Q2和Q4的電流供給能力要比N溝MOS晶體管Q7和Q5的能力大。從而，一旦變成閂鎖狀態，若MOS晶體管Q6成為截止狀態，MOS晶體管Q8成為導通狀態，則輸入信號IN即使從L電平上升到H電平，MOS晶體管Q6也繼續保持截止狀態，由于MOS晶體管Q2的電流供給能力要比MOS晶體管Q5的能力大，所以輸出接點N1維持H電平，閂鎖狀態不變。
再者，若內部時鐘信號intCLK下降到L電平，則N溝MOS晶體管Q9保持截止狀態，并且，P溝MOS晶體管Q1和Q3變成導通狀態，將輸出接點N1和N2充電到H電平。
在內部時鐘信號intCLK的上升沿，當輸入信號IN為H電平時，相反地，輸出接點N1向接地電壓電平放電，MOS晶體管Q4變成導通狀態，MOS晶體管Q8變成截止狀態，輸出接點N2保持H電平。從而，該輸出信號OUT被保持為H電平期間內部時鐘信號intCLK的上升沿中的輸入信號IN的狀態上。借助于利用示于該圖4A的那樣的動態鎖存器，在時鐘信號的上升沿，僅僅放電輸出接點N1和N2的一方并決定輸出信號OUT和/OUT的電平，可以確實地且以高速產生內部控制信號。圖5是示于圖1的模式設定電路4的構成示意圖。在圖5中，該模式設定電路4包括接收從控制信號輸入緩沖器來的內部控制信號int/CS、int/RAS、int/CAS和int/WE的NOR門4a、當NOR門4a為H電平時導通，用使地址輸入緩沖器來的內部地址信號位MA0～MA10通過的N溝MOS晶體管構成的轉移門4b、對從該轉移門4b來的地址信號位進行鎖存的反相器4c和4d。由反相器4b產生互補內部地址信號位/MA0～/MA10。由轉移門4b產生內部地址信號位MA0～MA10。
該模式設定電路4還包括接收已用該反相鎖存器鎖存的地址信號位MA0～MA10之中規定的地址信號位MA7～MA10輸出模式設定指示信號MS的AND門4e。
在示于該圖5的模式設定電路4的構成中，設若在內部時鐘信號intCLK的上升沿沿，內部控制信號int/CS、int/RAS、int/CAS和int/WE全部設定為L電平(WCBR)而且地址信號位MA7～MA10都設定為H電平，則模式置位指示信號MS成為H電平。即，模式置位指示信號MS由所謂WCBR條件+地址鍵被活性化，并指定多個存儲體被同時活性化。
圖6是示于圖1的存儲體選擇信號產生電路5的構成示意圖。在圖6中，存儲體選擇信號產生電路5包括接受從地址輸入緩沖器給與的存儲體地址信號位BA0和BA1并進行譯碼，輸出存儲體指定信號BNK0～BNK3的存儲體地址譯碼器5a；接受從該存儲體選擇信號產生電路5來的存儲體指定信號BNK0～BNK3和從控制信號輸入緩沖器來的內部控制信號/CS、/RAS、/CAS和/WE以及模式置位指示信號MS，輸出對各存儲體的行活性化信號RE0～RE3的行存儲體選擇信號發生電路5b；接受存儲體指定信號BNK0～BNK3、內部控制信號/CS、/RAS、/CAS和/WE、從輸入緩沖器來的特定內部地址信號位A10和模式置位指示信號MS，輸出對各存儲體的預充電指示信號PE0～PE3的預充電信號發生電路5c；以及接受存儲體指定信號BNK0～BNK3、內部控制信號/CS、/RAS、/CAS和/WE與模式置位指示信號MS，輸出對各存儲體的列活性化信號CE0～CE3的列選擇信號發生電路5d。其中，表示內部控制信號的“int”已省去。
存儲體地址譯碼器5a按照已給與的存儲體地址信號BA0和BA1，以存儲體指定信號BNK0～BNK3Z中的任一個信號，驅動選擇狀態。當內部控制信號/CS、/RAS、/CAS和/WE的狀態表示活性指令時，模式置位指示信號MS為非活性狀態時，行存儲體選擇信號發生電路5b按照存儲體指定信號，對已被指定的存儲體，以行活性化信號驅動活性狀態。當模式置位指示信號MS為活性狀態時，且給與活性指令時，該行存儲體選擇信號發生電路5b，對全部的存儲體，以行活性化信號RE0～RE3驅動活性狀態。
當控制信號/CS、/RAS、/CAS和/WE的狀態是預充電指令且地址信號位A10為L電平時，預充電信號發生電路5c，以對存儲體指定信號BNK0～BNK3指定的存儲體的預充電指示信號驅動活性狀態。當給與預充電指令且地址信號位A10為H電平時，預充電信號發生電路5c，使對全部的存儲體的預充電指示信號PE0～PE3驅動活性狀態。另外，除該單個存儲體預充電指令和全部存儲體預充電指令外，當模式置位指示信號MS為活性狀態時，并給與預充電指令時，不管地址信號位A10的邏輯電平，預充電信號發生電路5c都使預充電指示信號PE0～PE3全部驅動活性狀態。
當控制信號/CS、/RAS、/CAS和/WE為讀指令或寫指令的時候，即，存取指令的時候，列選擇信號發生電路5d，對存儲體指定信號BNK0～BNK3指定的存儲體，使列活性化信號驅動活性狀態。當模式置位指示信號MS為活性狀態時，并在當再了已給與存取指令的時候，列選擇信號發生電路5d對全部存儲體以列活性化信號CE0～CE3驅動信號狀態。
采用借助于模式置位指示信號MS控制存儲體指定信號的有效/無效的辦法，可以控制全部存儲體同時操作或1個存儲體操作。
圖7是示于圖6的存儲體地址譯碼器5a構成的一例子的圖。在圖7中，存儲體地址譯碼器5a包括接受存儲體地址位BA0和BA1而輸出存儲體指定信號BNK0的AND電路5aa；接受存儲體地址信號位BA0和BA1而輸出存儲體指定信號BNK1的AND電路5ab；接受存儲體地址信號位BA0和BA1而輸出存儲體指定信號BNK2的AND電路5ac；接受存儲體地址信號位BA0和BA1而輸出存儲體指定信號BNK3的AND電路5ad。存儲體地址信號位/BA0和/BA1是與存儲體地址信號位BA0和BA1互補的地址信號位。各個AND電路5aa～5dd，當已給與地址信號位同時為H電平的時候，就以對應的存儲體指定信號向H電平的下回狀態驅動。
圖8是示于圖6的列存儲體選擇信號發生電路5b的構成的一例子的圖。在圖8中，列存儲體選擇信號發生電路5b包括接受芯片選擇信號/CS、行地址選通信號/RAS和列地址選通信號/CAS而輸出陣列活性化指示信號φa的門電路5ba；接受存儲體指定信號BNK0、模式置位指示信號MS和陣列活性化指示信號φa而輸出列活性化信號RE0的AND/OR復合門5bb；接受存儲體指定信號BNK1、模式置位指示信號MS和陣列活性化指示信號φa而輸出列活性化信號RE1的AND/OR復合門5bc；接受存儲體指定信號BNK2、模式置位指示信號MS和陣列活性化指示信號φa而輸出行活性化信號RE2的AND/OR復合門5bd；接受存儲體指定信號BNK3、模式置位指示信號MS和陣列活性化指示信號φa而輸出行活性化信號RE3的AND/OR復合門5be。
在芯片選擇信號/CS和行地址選通信號/RAS同時處于L電平，列地址選通信號/CAS和允許寫入信號/WE同時為H電平的時候，門電路5ba使陣列活性化指示信號φa活性化。即，該門電路5ba識別已給與的活性指令。
每一個AND/OR復合門5bb～5be都包括接收存儲體指定信號BNK(BNK0～BNK3)和模式置位指示信號MS的OR門與接受該OR門的輸出信號與陣列活性化指示信號φa的AND門。
因而，如該圖8所示的那樣，若模式置位指示信號MS變成H電平的活性狀態，則以存儲體指定信號BNK0～BNK3全部等效地向選擇狀態驅動，若陣列活性化指示信號φa變成活性狀態，則行活性化信號RE0～RE3全部驅動活性狀態，在全部存儲體中行電路進行操作。其中，行電路是進行與行選擇相關操作的電路。并隨后詳細地進行說明。
另一方面，當模式置位指示信號MS為L電平的F2非活性狀態時，則以對存儲體指定信號BNK0～BNK3指定的存儲體的行活性化信號，按照陣列活性化指示信號φa，驅動活性狀態，用存儲體地址信號在已指定的存儲體中僅僅進行與行選擇相關的操作。
圖9是示于圖6的預充電信號發生電路5c的構成的一例子的圖。在圖9中，預充電信號發生電路5c包括接受芯片選擇信號/CS、行地址選通信號/RAS、列地址選通信號/CAS和允許寫入信號/WE而輸出預充電指示信號φp的門電路5ca；接受存儲體指定信號BNK0、模式置位指示信號MS和預充電指示信號φp的AND/OR復合門5cb；接受存儲體指定信號BNK0、模式置位指示信號MS和預充電指示信號φp的AND/OR復合門5cb；接受存儲體指定信號BNK1、模式置位指示信號MS和預充電指示信號φp的AND/OR復合門5cc；接受存儲體指定信號BNK2、模式置位指示信號MS和預充電指示信號φp的AND/OR復合門5cd；接受存儲體指定信號BNK3、模式置位指示信號MS和預充電指示信號φp的AND/OR復合門5ce；接受AND/OR復合門5cb的輸出信號和地址信號位A10而輸出預充電活性化信號PO的OR門5cf；接受AND/OR復合門5cc的輸出信號和地址信號位A10而輸出預充電活性化信號P1的OR門5cg；接受AND/OR復合門5cd的輸出信號和地址信號位A10而輸出預充電活性化信號P2的OR門5ch；接受AND/OR復合門5ce的輸出信號和地址信號位A10而輸出預充電活性化信號P3的OR門5ci。
AND/OR復合門5cb～5ce的構成是相同的，接受存儲體指定信號BNK(BNK0～BNK3)與模式置位指示信號MS的OR門同接受該OR門的輸出信號與預充電指示信號φp的AND門的構成是等效的。
當把芯片選擇信號/CS、行地址選通信號/RAS和允許寫入信號/WE設定為L電平且把列地址選通信號/CAS設定為H電平并給與預充電指令時，門電路5ca以預充電指示信號φp向H電平的活性狀態驅動。
如該圖9所示，在預充電信號發生電路5c中，在模式置位指示信號MS為H電平的活性狀態時，存儲體指定信號BNK0～BNK3等效地全部變成選擇狀態，按照預充電指示信號φp，使對全部存儲體的預充電活性化信號P0～P3向活性狀態的H電平驅動。
當模式置位指示信號MS為L電平時，用預充電指示信號φp和地址信號位A10，進行單個存儲體或全部存儲體預充電。即，預充電指示信號φp為活性狀態時，且地址信號位A10為L電平時，按照存儲體指定信號BNK0～BNK3，僅對已選中的存儲體進行預充電。另一方面，當地址信號位A10處于H電平，而且，預充電指示信號φp為活性狀態時，使預充電活性化信號P0～P3全部驅動活性狀態。
之所以對預充電信號發生電路5c已給與模式置位指示信號MS，是因為與活性指令和讀/寫指令同樣，在模式置位指示信號MS的活性化時，用相同的控制信號產生方式，對全部存儲體進行存儲單元選擇操作(活性指令和讀/寫指令)。僅僅預充電信號產生電路，在模式置位指示信號MS的活性化時，給與全部存儲體預充電指令而不給與單個存儲體預充電指令的情況下，給與該指令的控制負載增大了。
因而，在示于該圖9的構成中，當模式置位指示信號MS為活性狀態的H電平時，地址信號位A10，可以象平常指定全部存儲體預充電的那樣，采用這些的模式置位指示信號MS和地址信號位A10的OR的信號給與OR門5cf～5ci。在這樣的情況下，可以用簡單AND門置換AND/OR復合門5cb～5ce。
圖10是示于圖6的列選擇信號發生電路5cd的構成的一例子的圖。在圖10中，列選擇信號發生電路5cd包括接受芯片選擇信號/CS、行地址選通信號/RAS和列地址選通信號/CAS而輸出列活性化信號φc的門電路5de；接受存儲體指定信號BNK0、模式置位指示信號MS和列活性化信號φc而輸出列活性化信號CE0的AND/OR復合門5db；接受存儲體指定信號BNK0、模式置位指示信號MS和列活性化信號φc而輸出列活性化信號CE0的AND/OR復合門5db；接受存儲體指定信號BNK1、模式置位指示信號MS和列活性化信號φc而對存儲體MB0輸出列活性化信號CE0的AND/OR復合門5db；接受存儲體指定信號BNK1、模式置位指示信號MS和列活性化信號φc而對存儲體MB1輸出列活性化信號CE1的AND/OR復合門5dc；接受存儲體指定信號BNK2、模式置位指示信號MS和列活性化信號φc而對存儲體MB2輸出列活性化信號CE2的AND/OR復合門5dd；接受存儲體指定信號BNK3、模式置位指示信號MS和列活性化信號φc而對存儲體MB3輸出列活性化信號CE2的AND/OR復合門5de。
當芯片選擇信號/CS和列地址選通信號/CAS同時處于L電平且行地址選通信號/RAS為H電平時，門電路5da使列活性化信號φc向H電平的活性狀態驅動。這一狀態與已給與讀指令或寫指令的狀態對應。因而，按照列活性化信號的活性化指定與存儲單元的列選擇有關部分的活性化。用讀/寫指令譯碼器進行數據的寫入/讀出的識別，即，按照允許寫入信號/WE的邏輯電平，指定內部的寫入電路和內部的讀出電路的活性/非活性化。
各個AND/OR復合門5db～5de具有同一構成，它包括接受存儲體指定信號BNK(BNK0～BNK3)與模式置位指示信號MS的OR門和接受OR門的輸出信號和列活性化信號φc的AND門的構成。
在該圖10示出的列選擇信號發生電路5d的構成中，當模式置位指示信號MS也為H電平的活性狀態時，按照列活性化信號φc的活性化，使列活性化信號CE0～CE3全部驅動到活性狀態，對于全部的存儲體，與選擇有關的電路進行操作。另一方面，當模式置位指示信號MS為L電平的非活性狀態時，按照存儲體指定信號BNK0～BNK3，僅對該存儲體指定信號指定的存儲體，按照列活性化信號φc，使列活性化信號成為活性狀態。
如上述的那樣，借助于用模式置位指示信號MS，可以實現全部存儲體同時操作和僅僅存儲體地址信號指定的存儲體操作。
圖11是表示1個存儲體中的行控制部分和存儲陣列的構成圖。對于各個存儲體都設置示于該圖11的構成。
在圖11中，存儲陣列MA包括行列狀排列的多個存儲單元MC、與存儲單元的各行對應配置的字線以及與存儲單元各列對應配置的位線。在圖11中，代表性地示出1條字線WL和1對位線BL和/BL，以及與線WL和位線BL的交叉部分對應配置的存儲單元MC。存儲單元MC包括其一個電極(單元板電極)接受規定電壓Vcp(=Vcc/2)的電容C和響應字線WL上的信號電位而導通并用將電容C的另一個電極(存儲接點)連接到位線BL上的N溝MOS晶體管構成的存取晶體管MT。
在位線BL和/BL上，設有活性化時使位線BL和/BL的電位差分放大的讀出放大器10和活性化時使位線BL和/BL預充電且補償到規定的預充電電位Vb1(=VCC/2)的位線預充電/補償電路11。讀出放大器10包括，通常的，已交叉耦合的P溝MOS晶體管和交叉耦合的N溝MOS晶體管。位線預充電/補償電路11包括導通時使位線BL和/BL電短路的N溝MOS晶體管T1和導通時使位線預充電電位Vb1分別送向位線BL和/BL的N溝MOS晶體管T2與T3。
存儲體驅動控制電路BD的行驅動控制部分包括在行活性化信號RE(RE0～RE3)的活性化時被置位且在預充電活性化信號PE的活性化時被復位而輸出陣列活性化信號ACT的置位/復位觸發電路15a；響應該陣列活性化信號ACT的活性化，以規定的定時輸出行地址鎖存指示信號RAL、字線驅動信號WX、位線補償指示信號BEQ和讀出放大器活性化信號SPN的行控制電路15b；在從行控制電路15b來的行地址鎖存指示信號RAL的活性化時取入并鎖存由地址輸入緩沖器給與的內部地址信號ADi的行地址鎖存器15c；在行控制電路15b的控制下，對由該行地址鎖存器15c給與的行地址信號進行譯碼，將與存儲陣列MA的地址已指定的行對應配置的字線WL，按照字線驅動信號WX向選擇狀態驅動的行選擇電路15d。
該行選擇電路15d，對在從行控制電路15b來的圖未示出的行譯碼器允許信號的活性化時給與的行地址信號進行譯碼，按照字線驅動信號WX的活性化，將地址已指定的字線向選擇狀態驅動。把位線補償指示信號BEQ給與位線預充電/補償電路11，把讀出放大器活性化SPN信號給與讀出放大器10。
圖12是示于圖11的存儲體的陣列活性化操作，即行電路操作的信號波形圖。下面，參照圖12，說明示于圖11的存儲體的陣列活性化/非活性化操作。
若給與活性指令，從指令譯碼器來的陣列活性化信號φa變成活性狀態，據此行活性化信號RE變成規定期間活性狀態的H電平。因此，使示于圖11的置位/復位觸發電路15a置位，陣列活性化信號ACT變成活性狀態。行控制電路15b，響應該陣列活性化信號ACT的活性化，在規定期間將行地址鎖存指示信號RL驅動活性狀態。因此，行地址鎖存器15c取入并鎖存已給與的地址信號ADi且給與行選擇電路15d。行選擇電路15a，在行控制電路15b的控制下，對從該行地址鎖存器15c給與的內部行地址信號進行譯碼，隨后按照字線驅動信號WX的活性化，使與該地址已指定的行對應的字線WL驅動選擇狀態(H電平)。該字線WL的電位一上升到H電平，示于圖11的存儲單元MC的存取晶體管MT就導通，已儲蓄于電容C中的電荷就移動到位線BL上。在圖12中，作為一例，示出了在電容C中已存放H電平的數據的情況下的位線電位變化。
若該位線BL和/BL的電位升高，隨后，將讀出放大器活性化信號SPN活性化，使讀出放大器10活性化，位線BL和/BL的電位被差分放大，高電位的位線(BL)電位驅動到電源電壓Vcc電平，對方的低電位電平的位線(/BL)的電位被驅動到接地電位。
在陣列活性狀態中，由該讀出放大器10而進行的讀出操作結束后，讀出放大器進行對該存儲單元數據進行檢測、放大和鎖存。
若給與預充電指令，則由指令譯碼器產生預充電指示信號φp，據此預充電活性化信號PE在規定期間變成活性狀態，使置位/復位觸發電路15a復位，陣列活性化信號ACT變成非活性化狀態。因此，字線驅動信號WL變成非活性化狀態，而選擇字線WL的電位變成L電平，使讀出放大器10非活性化，存儲單元數據的鎖存操作結束。接著位線補償指示信號BEQ變成活性狀態，使位線預充電/補償電路11活性化，將位線BL和/BL預充電到規定的預充電電位Vb1。因此，陣列變成非活性狀態。
在模式置位指示信號MS為活性狀態時，在全部的存儲體中實行該陣列活性化操作。因而，與以存儲體為單位進行，例如以下示出的字線干擾檢測(干擾刷新檢測)的情況相比，可以大幅度地縮短檢測時間。
圖13是用于說明字線干擾(干擾刷新)操作的圖。在圖13中，示出字線WL1與WL2和位線BL與/BL的部分。在字線WL1與位線BL的交叉部分對應地配置存儲單元MC1，在字線WL2與位線/BL的交叉部分對應地配置存儲單元MC2。現在，讓我們考察一下這些存儲單元MC1和MC2在存放H電平的數據的情況。在字線WL1與字線WL2之間存在寄生電容Cp。如果把字線WL1驅動到選擇狀態，則由于該寄生電容Cp的結電容，未選擇的字線WL2的電位也將浮升。在這樣的狀態下，在讀出放大器進行操作的情況下，位線被驅動到H電平，位線/BL被驅動到L電平。字線WL2由于該字線WL1在選擇時的結電容，在該電位浮升的情況下，該存儲單元MC2的存取晶體管變成導通，已存放于該存儲單元MC2的電容中的H電平的數據就被輸送到L電平的位線/BL上。由于該電荷的泄漏，存儲單元MC2的電容中的積蓄電荷量就降低了。該字線之間的寄生電容Cp，不僅存在于相鄰字線，也存在于與其它離開存在的字線之間。在與該未選擇字線連接的存儲單元的積蓄電荷量降低了的情況下，在周期性地進行刷新前，該存儲單元的存儲數據就丟失了。字線的選擇次數越多，存儲單元電容的積蓄電荷流出量也越多。該字線選擇的次數稱之為“干擾次數”。在這種干擾刷新中，要進行盡可能多的次數把字線驅動到選擇狀態，增加干擾次數。因為，在該干擾刷新檢測時，將字線向選擇狀態驅動(存儲陣列已被分割為多個陣列組，在各個陣列組中選擇字線)，比在正常操作時，同時被選擇的字線數更多。在這種干擾刷新操作時，采用同時進行檢測全部存儲體的辦法，可以縮短干擾刷新檢測時間。并且，假定干擾刷新檢測時間相同，就可以增加該干擾的次數。
下面說明進行上述干擾刷新檢測的構成。
如圖14A所示，可以認為將存儲陣列MA由沿列的方向分割為多個(在圖14A中為8個)的子陣列SA0～SA7的構成。在正常操作模式時，在這些子陣列SA0～SA7中選擇2個子陣列，在各選擇子陣列中選擇字線WL。在圖14A中，在子陣列SA0和SA4上示出了選擇字線WL的狀態。
一方面，如圖14B所示，在干擾刷新檢測時，對更多的子陣列使字線向選擇狀態驅動。在圖14A中，作為一例，示出了分別對子陣列SA0～SA7使字線WL向選擇狀態驅動的情況。因而，在這樣的情況下，在已限定的時間內，可以增加字線WL向選擇狀態驅動的次數，可以增加干擾刷新檢測的次數，更正確地進行干擾刷新檢測(因為干擾次數增加了)。
圖15是表示該干擾刷新操作的時序圖。下面，參照圖15，說明干擾刷新操作。
在時鐘周期#0內，在時鐘信號CLK的上升沿，設定芯片選擇信號/CS、行地址選通信號/RAS、列地址選通信號/CAS、和允許寫入信號/WE為L電平。且設定地址信號AD為特定狀態。因此，給與模式置位設定指令且給與干擾刷新檢測。干擾刷新檢測簡單地用地址信號位的特定的地址信號位的狀態來識別，借助于該模式置位設定指令，模式置位指示信號MS變成H電平的狀態，并設定為全部存儲體可以同時操作的狀態。采用進行這一模式置位的辦法，進入干擾刷新檢測。
在時鐘周期#1內，在時鐘信號CLK的上升沿，設定芯片選擇信號/CS和行地址選通信號/RAS為L電平。用該活性指令，把此時的地址信號AD作為行信號X0，在全部的存儲體中，同時使規定數的字線向選擇狀態驅動。這時，忽略存儲體地址信號BA。
用在該時鐘周期#1中的活性指令，選擇字線，且行電路操作，由讀出放大器進行探測放大操作一結束，接著在時鐘周期#2中設定芯片選擇信號/CS、行地址選通信號/RAS和允許寫入信號/WE為L電平且設定列地址選通信號/CAS為H電平，給與預充電指令。該預充電指令，不管地址信號AD和存儲體地址信號BA的狀態如何，全部存儲體恢復到預充電狀態。
在經過RAS預充電時鐘周期之后，在時鐘周期#3中，再給與活性指令。若給與活性指令，就把此時的地址信號AD作為行地址信號X1，進行下一次字線的選擇操作。以后，交互施加活性指令和預充電指令反復規定的干擾次數(字線選擇次數)。
在時鐘周期#m中，給與預充電指令，使最后的字線向非活性狀態驅動，并結束干擾刷新操作。該干擾刷新操作一結束，接著為了進行用于進行是否已正確保持存儲單元數據的檢測的數據讀出，所以需要使該干擾刷新檢測模式復位，再次設定芯片選擇信號/CS、行地址選通信號/RAS、列地址選通信號/CAS和允許寫入信號/WE為L電平且設定地址信號AD為規定的狀態。這時，在模式置位設定指令的時候，變更地址信號位的邏輯狀態。因此模式置位指示信號MS保持L電平的非活性狀態，多個存儲體同時操作結束，同時干擾刷新操作也結束后，字線選擇條數增加的操作模式被復位。
如該圖15所示，在干擾刷新檢測時，采用使模式置位指示信號MS驅動活性狀態的辦法，可以在多個存儲體(4個存儲體)中，同時進行干擾刷新操作，可以實現增加干擾刷新次數(干擾刷新時間相同的情況下)或縮短干擾刷新時間(干擾刷新時間相同的情況下)。
另外，在示于圖14的構成中，在子陣列SA0～SA7中，分別把字線WL向選擇狀態驅動。但是，在該干擾刷新操作時，同時向選擇狀態驅動的字線的條數也可以比正常操作時選擇的字線的條數多。并且，在1個子陣列內，對存儲單元全部寫入相同的數據的情況下，在1個子陣列內同時使多條字線向選擇狀態驅動也行。這些，采用簡單地把子陣列特定用的地址信號位和字線特定用的地址信號位的例如低位地址信號位作成退化狀態(把地址信號位和其互補的地址信號位同時設定為選擇狀態的狀態)的辦法，都可以實現。圖16是表示對1個存儲體的存儲體控制驅動電路的列驅動控制電路的構成圖。在圖16中，該列驅動控制電路包括響應列活性化信號CE(CE0～CE3)的活性化進行復位，從其輸出Q輸出讀/寫活性化信號CAC的置位/復位觸發電路20a；在脈沖串長期間延遲該讀/寫活性化信號CAC的脈沖串長計數器20b；以及按照該讀/寫活性化CAC信號，控制列電路(與列選擇有關的電路和與數據的寫入/讀出有關的電路)的操作的列控制電路20c。
脈沖串長計數器20b，如計數完脈沖串長期間，把其輸出信號作為活性狀態，使置位/復位觸發電路20a向復位狀態驅動。脈沖串長計數器20b，在給與列活性化信號CE時，就恢復其計數操作。而且，在每個脈沖串長期間給與列活性化信號CE的情況下，脈沖串長計數器20b的輸出信號維持復位狀態，按照讀/寫活性化信號CAC維持活性狀態。通常，該脈沖串長計數器20b，與內部時鐘信號intCLK同步，用使該列活性化信號CAC移位的移位電路構成。
行控制電路20c，在該讀/寫活性化信號CAC活性化時，與內部時鐘信號同步，以規定的程序序列，產生對列選擇和內部數據寫入/讀出需要的控制信號。
列驅動控制電路還包括按照從列控制電路20c來的列地址鎖存指示信號CAL，取入鎖存由地址輸入緩沖器給與的內部地址信號ADi的列地址鎖存器20d和按照從列控制電路20c來的列譯碼允許信號CDE與內部時鐘信號intCLK，由該列地址鎖存器20d給與的列地址信號作為起始地址，以規定的程序序列產生并譯碼列地址，使對應的列向選擇狀態驅動的列選擇電路20e。而且，該列選擇電路20e包括鎖存從列地址鎖存器20d來的內部列地址，按照內部時鐘信號intCLK，以規定的程序序列變更其鎖存的地址的地址產生電路；和按照列譯碼允許信號CDE對從該地址產生電路來的地址信號進行譯碼產生列選擇信號的列譯碼器。
從該列選擇電路20e來的列選擇信號輸送到與已設于位線BL和/BL上的列選擇門SG連接的列選擇線CSL上。列選擇門SG，在對應的列選擇線CSL上的信號為H電平的活性狀態時導通，并把位線BL和/BL電連接到內部數據線IO和/IO上。在位線BL和/BL上，雖然連接1列的存儲單元，但是在圖16中，僅示出讀出放大器10。
圖17是表示MB0～MB3存儲體的數據輸出部分的構成示意圖。在圖17中，在MB0～MB3存儲體中分別配置內部數據總線IO0～IO3，分別對這些內部數據總線IO0～IO3設置前置放大器PA0～PA3。這些前置放大器PA0～PA3的輸出信號，分別通過讀出門RG0～RG3輸送到讀出數據總線RD上去。該讀出數據總線RD上的數據用輸出電路(主放大器)OB進行放大產生輸出數據。
讀出門RG0，在存儲體活性化信號BE0與模式置位設定信號MS的反相信號/MS同時為H電平時保持導通狀態。讀出門RG1，在存儲體活性化信號BE1與信號/MS同時為H電平時保持導通狀態。讀出門RG2，在存儲體活性化信號BE2與信號/MS同時為H電平時保持導通狀態。讀出門RG3，在存儲體活性化信號BE3與信號MS的反相信號/MS同時為H電平時保持導通狀態。即，該讀出門RG0～RG3，在模式置位指示MS信號為H電平時，按照存儲體活性化信號BE0～BE3，選擇性地驅動活性狀態。存儲體活性化信號BE0～BE3按照列活性化信號CE0～CE3而產生。其次，參照示于圖18的時序圖，說明示于該圖16和圖17的電路的操作。
首先，在時鐘周期#1，設定信號/CS、/RAS、/CAS和/WE為L電平且設定地址信號AD為規定的狀態。因此，設定干擾讀出模式，使模式置位指示信號MS向活性狀態的H電平驅動。
若設定該檢測模式，則在時鐘周期#b，設定信號/CS和/RAS為L電平，設定信號/CAS和/WE為H電平，并給與活性指令。因此，在各存儲體中，使規定的字線向選擇狀態驅動。
在該各存儲體中，使字線向選擇狀態驅動，且由讀出放大器進行選擇存儲單元數據的鎖存結束后，在時鐘周期#b，設定信號/CS和/CAS為L電平且設定/RAS和/WE為H電平，并給與讀出指令。一給與該讀出指令，就把這時的地址信號AD作為列地址Y在各存儲體中進行列選擇操作。即，使示于圖16的置位/復位觸發電路20a置位，使讀/寫活性化信號CAC驅動活性狀態，在列控制電路20c的控制下列選擇電路20e操作，按照已給與的地址信號，使列選擇線CSL上的電位上升到H電平。其次，通過該列選擇線CSL的選擇，列選擇門SG導通，對應的位線BL和/BL被連接到內部數據線對IO上，已鎖存于讀出放大器10上的數據被讀出到內部數據總線上。
接著，使前置放大器活性化信號PAE活性化，示于圖17的前置放大器PA0～PA3操作，對讀出到該內部數據總線IO0～IO3上的數據進行放大。但是，讀出門RG0～RG3處于非導通狀態，不能進行數據的讀出。可以防止內部共同讀出數據總線RD上的數據的沖突。
在時鐘周期#c，若給與讀指令，則在列控制電路20c的控制下，把列地址Y作為起始地址，以規定的程序序列產生脈沖串地址，依次進行列選擇操作。
經過脈沖串長期間，又在時鐘周期#d，給與讀指令，重復列選擇操作。
全部列的選擇操作完成后，在時鐘周期#e，設定信號/CS、/RAS和/WE為L電平，而且設定信號/CAS為H電平，并給與預充電指令。因此，在全部存儲體中，選擇字線恢復非選擇狀態。此后給與該活性指令，在將字線向選擇狀態驅動之后，重復選擇列的操作。因此，在內部，簡單地進行列選擇操作，讀出存儲單元數據。該檢測模式就叫做讀出檢測模式。通過重復這種列選擇操作，檢出存儲單元電容的存儲接點與位線之間短路之類的絕緣不佳問題。對此容后說明。
對全部的存儲單元的讀出干擾檢測完成后，在時鐘周期#f，給與預充電指令，全部存儲體的存儲陣列變成非活性狀態，于是讀出干擾檢測結束。
其次，在時鐘周期#g，設定信號/CS、/RAS、/CAS和/WE為L電平，而且設定地址信號AD為特定狀態，使該讀出干擾檢測復位。因此，模式置位指示信號MS變成L電平的非活性狀態，使讀出干擾檢測復位，可以指定下一次的操作模式。
圖19是用于說明該讀出干擾檢測的圖。在圖19中，示出字線WL1和WL2、位線BL1與/BL1和BL2與/BL2。對應于字線WL1與位線BL1的交叉部分配置存儲單元MC1，對應于字線WL1與位線BL2的交叉部分配置存儲單元MC2，對應于字線WL2與位線/BL1的交叉部分配置存儲單元MC3，對應于字線WL2與位線/BL2的交叉部分配置存儲單元MC4。
現在，考慮字線WL1處于選擇狀態，并且，位線BL和/BL被選擇，并已變到內部數據總線上的狀態。當字線WL1為選擇狀態時，位線BL1的電位變成與存儲單元MC1的存儲數據相應的電位電平，位線BL1的電位變成與存儲單元MC1的存儲數據相應的電位電平，并且，位線BL2的電位變成與該存儲單元MC2的存儲數據相應的電位電平。這些位線BL1和/BL1的電位和位線BL2和/BL2的電位用圖未示出的讀出放大器進行鎖存。讓我們考慮把相同的數據寫入到存儲單元MC1～MC4的狀態。并且，考慮該存儲單元MC4的存儲接點SN與位線BL1電短路或因絕緣不良產生弱漏電的情況。在這種狀態下，選擇位線BL1和/BL1并與內部數據總線連接的情況，在連接時，位線BL1和/BL1的電位變動，此后，借助于讀出放大器恢復原來的電壓電平。在該連接時，在存儲單元MC4的存儲接點SN4與位線BL1之間電荷產生移動，存儲單元MC4的積蓄電荷量改變。通過依次重復該位線對的選擇，即使在各存儲單元存儲相同數據的情況下，在該列選擇操作中，未選擇存儲單元的電容中積蓄電荷量也變化(在不合格單元中)，因此可以檢出存在的不合格存儲單元。這樣的檢測模式就稱之為讀出干擾檢測。
圖20是表示前置放大器活性化信號產生電路的構成示意圖。在圖20中，將前置放大器活性化電路20ca包括在示于圖16的列控制電路20c中，按照讀/寫活性化信號CAC讀出活性化信號φre的“與”邏輯信號和內部時鐘信號intCLK，輸出前置放大器活性化信號PAE。在各個存儲體中分別設有該前置放大器活性化電路20ca，活性化信號CAC和PAE表示以各存儲體為單位產生活性化信號CAC0～CAC3和PAE0～PAE3。在施加讀指令時使讀出活性化信號φre活性化。圖21是表示實現本發明的半導體存儲裝置的存儲陣列的其它構成圖。在圖21中，示出了1個存儲器存儲體的存儲陣列構成。示于該圖21的存儲陣列是對各存儲體而設的。在圖21中，存儲陣列MA包括行方向和列方向排列的多個子陣列組SB00～SBnm。這些子陣列組SB00～SBnm的每個具有行列狀排列的多個存儲單元。行方向定向配置的子陣列組構成1個子陣列。例如，子陣列組SB00～SB0m構成子陣列SA0。在圖21中，配置子陣列SA0～SAn。在包括于相同子陣列中的子陣列組上配置共用字線WL。在圖21中，對包括于子陣列SA1中的子陣列組SB10～SB1m示出了設置共用字線WL的狀態。
在列方向定向配置的子陣列組構成列組。在圖21中，示出列組SC0～SCm。例如，子陣列組SB00～SBn0構成列組SC0。對在1個列組中包括的子陣列組配置公用理想子線CSL。在圖21中，代表性地示出了對列組SC0的列選擇線CSLa、對列組SC1的列選擇線CSLb和對列組SCm的列選擇線CSLc。這些列選擇線CSLa～CSLc輸送從前面的圖16示出的列選擇電路(20e)來的列選擇信號。
對子陣列組SC0～SCm，分別設置局部數據總線LIO00～LIOnm。這些設置的局部數據總線LIO00～LIOnm僅與對應的子陣列組進行數據的交接。對應于列組SC0～SCm，設有僅與對應的列組進行數據交接的總的數據總線GIO0～GIOm。例如，總的數據總線GIO0僅與在列組SC0中包括的子陣列組SC0～SCm進行數據的交接。
為了連接局部數據總線LIO00～LIOnm和對應的總的數據總線GIO0～GIOm，所以設有組選擇門TG00～TGnm。組選擇門TG00～TGnm連接在對應的局部數據總線LIO00～LIOnmH和對應總的數據總線GIO0～GIOm之間，按照陣列選擇信號RB0～RBn，選擇性地變成導通狀態，把對應的局部數據總線LIO00～LIOnm和總的數據總線GIO0～GIOm電連接起來。
陣列選擇信號RB0～RBn，選擇子陣列SA0～SAn，對選擇子陣列，把所設的局部數據總線與總的數據總線連接起來。例如，對子陣列SA0的選擇信號RB0，公用地給與對局部數據總線LIO00～LIOnm設置的組選擇門TG00～TGnm。同樣，對子陣列SA1的選擇信號RB1，公用地給與對局部數據總線LIO10～LIO1m設置的組選擇門TG10～TG1m。并且，對子陣列SAn的選擇信號RBn，公用地給與對局部數據總線LIOn0～LIOnm設置的組選擇門TGn0～TGnm。而且，在正常操作模式時，使1個陣列選擇信號驅動活性狀態，將在1個子陣列中包括的子陣列組與總的數據總線GIO0～GIOm電連接起來(在局部數據總線與總的數據總線的總線寬度相同時)。
對局部數據總線LIO00～LIOnm，分別設置數據讀出時使之活性化放大對應的總的數據總線上的數據輸送到公用數據總線CDB上的前置放大電路PAMO～PAMm；和數據寫入時放大公用數據總線CDB上的寫入數據向對應的總的數據總線輸送的寫入驅動器WD0～WDm。該公用數據總線CDB與在存儲體MB0～MB3上公用地設置的數據輸入輸出電路連接。
各個總的數據總線GIO0～GIOm的位寬度和局部數據總線LIO00～LIOnm的位寬度相同(僅選擇1個子陣列的情況下)。但是，在該子陣列SA0～SAn中，在選擇2個子陣列，與此同時對已選擇的子陣列的子陣列組所設的局部數據總線與總的數據總線不同的總線連接構成的情況下，總數據總線的總線寬度比局部數據總線的總線寬度增大。
并且，公用數據總線CDB的總線寬度與總數據總線GIO0～GIOm的總線寬度可以是相同的，或者也可以不同。在不同的情況下，把前置放大電路PAM0～PAMm作成為選擇性地活性狀態(按照列地址)或把寫入驅動器WD0～WDm作成為選擇性地活性狀態。因此，可以對在公用數據總線CDB與總數據總線之間的多位數據進行交接。
在示于該圖21的存儲陣列的構成中，在正常操作模式時，象未發生數據沖突的那樣，按照組選擇信號RB0～RBm，把總數據總線GIO0～GIOm與局部數據總線LIO00～LIOnm電連接起來。
在干擾刷新操作時，在子陣列SA0～SAn中，同時使字線向選擇狀態驅動。這時，局部數據總線與總數據總線電連接也不成問題。在干擾刷新中，只是使字線依次向選擇狀態驅動，而不進行列選擇操作。但是，在進行讀干擾檢測的情況下，進行列選擇。這時，在選擇讀干擾檢測，比正常操作模式時選擇子陣列要多的情況下，使多個局部數據總線與同樣的總數據總線連接，就發生數據的沖突。因為在進行讀干擾檢測的情況下，設定陣列選擇信號RB0～RBm為非活性狀態，將總數據總線GIO0～GIOm與局部數據總線LIO00～LIOnm電隔離。簡單地在子陣列組SB00～SBnm中，只把已鎖存于讀出放大器中的數據輸送到對應的局部數據總線LIO00～LIOnm上。在這種情況下，由于也已依次使列選擇線CSL向選擇狀態驅動，所以可以充分地進行讀干擾檢測。
圖22是表示組選擇信號產生部分的構成圖。在圖22中，組選擇信號產生部分包括對指定由示于圖11的行地址鎖存器15c給與的內部行地址之中的子陣列的子陣列地址RA進行譯碼，輸出子陣列指示信號RGB的陣列組譯碼器15da；接受模式置位指示信號MS的反相器15ba；以及接受反相器15ba的輸出信號和從陣列組譯碼器15da來的子陣列選擇信號RDB，輸出子陣列選擇信號RB的AND電路15bb。
陣列組譯碼器15da包括在示于圖11的行選擇電路15d中，反相器電路15ba和AND電路15bb包括在行控制電路15b中。在正常操作時，同時使多條字線向選擇狀態驅動，依次選擇干擾刷新模式時，模式置位指示信號MS被設定為L電平，在依次選擇列選擇線CSL的讀干擾檢測時，設定為H電平。但是，在干擾刷新模式時和讀干擾檢測時，對存儲體的模式置位指示信號MS是活性狀態，使存儲體全部同時活性化。但是，在下面的說明中，以符號MSr表示指定讀干擾檢測的模式置位指示信號MS，當表示干擾刷新檢測時，以符號MSd表示設定的模式置位指示MS信號。
若按照示于該圖22的子陣列選擇信號產生部分的構成，在進行讀干擾檢測的情況下，模式置位指示信號MSr為H電平，反相器5ba的輸出信號變成L電平，從AND電路15bb來的子陣列選擇信號RB變成L電平，示于圖21的組選擇門TG00～TGnm全部變成截止狀態，總數據總線GIO0～GIOm與局部數據總線LIO00～LIOnm全部被電隔離。而且，在各子陣列中，即使位線向選擇狀態驅動，也不會發生在總數據總線上的數據沖突，可以正確地進行讀干擾檢測。
另外，即使在干擾刷新時，也可以用子陣列選擇信號RB設定為L電平的構成。
圖23是表示對一個子陣列SA的行選擇電路的構成示意圖。在該圖23中示出的行選擇電路30，把示于圖11的行控制電路15b作為屏蔽控制電路，接受讀出放大器活性化信號SPN、位線補償指示信號BEQ和字線驅動信號WX，控制對應的子陣列的活性/非活性。
在圖23中，行選擇電路30包括對子陣列地址信號RA進行譯碼輸出子陣列指示信號RGB的陣列組譯碼器30a；接受陣列組譯碼器30a輸出的子陣列RGB指示信號和模式置位指示信號MS的OR門30b；在OR門30b的輸出信號活性化時被活性化，對已給與字線地址信號RAr進行譯碼，使對應的字線WL向選擇狀態驅動的行譯碼驅動器30c；在OR門30b的輸出信號活性化時被活性化，并按照字線驅動信號WX、位線補償指示信號BEQ和讀出放大器活性化信號SPN，輸出對對應的子陣列中的字線驅動信號WXa、位線補償指示信號BEQ和讀出放大器活性化信號SPNa的行驅動電路30d。將從行驅動電路30d來的字線驅動信號WXa給于行譯碼驅動器30c。將位線補償指示信號BEQ和讀出放大器活性化信號SPNa給于子陣列SA中包括的位線預充電/補償電路和讀出放大器。
該圖23示出的行選擇電路30，對應于各個子陣列而設置，進行以子陣列SA為單位的活性/非活性的控制。
當模式置位指示信號MS為非活性狀態的L電平時，OR門30b的輸出信號按照從陣列組譯碼器30a來的子陣列指定信號RGB而變化。當已指定對應的陣列SA時，使行譯碼驅動器30c活性化，并進行對應的子陣列SA的活性/非活性化。
在進行模式置位指示信號MS的活性化時，不管從陣列組譯碼器30a來的子陣列指定信號RGB的狀態，OR門30b的輸出信號變成H電平的活性狀態，行譯碼驅動器30c和行驅動電路30d變成活性狀態。而且，對存儲陣列中的全部子陣列SA都進行活性/非活性化。因此，可以對存儲陣列內的全部子陣列同時進行干擾刷新。并且，若用該圖23示出的構成，則可以同時進行干擾刷新和讀干擾檢測。
當已指定了在讀干擾模式時成為活性狀態的模式置位指示信號MSr和干擾刷新模式時，該圖23示出的模式置位指示信號MS由成為活性狀態的模式置位指示信號MSd的OR產生，在兩個模式時，成為活性狀態。
而且，可以同時進行干擾刷新和讀干擾檢測，并可以實現檢測時間的縮短。特別是，為了對存儲體同時進行這些檢測，所以可以進一步縮短檢測時間。圖24是表示存儲陣列的變更例2的構成圖。在圖24中，對分別與子陣列SB00～SBnm對應而設的局部數據總線LIO00～LIOnm的每一條，當從反相器IV來的模式置位指示信號MSr為L電平時，設置變成截止狀態的隔離門IG。若該隔離門IG變成截止狀態，則局部數據總線LIO00～LIOnm的每一條被分割為子局部數據總線LIa和LIb二部分。
模式置位指示信號MSr變成H電平的活性狀態就是讀干擾檢測模式時，在該讀干擾檢測時使隔離門IG成為截止把局部數據總線LIO00～LIOnm分割為二部分。全部子陣列選擇信號RB0～RBn處于非活性狀態，組選擇門TG00～TGnm處于截止狀態。而且，在該讀干擾檢測時，對局部數據總線LIO00～LIOnm的子局部數據總線LIa和LIb，也同時輸送已鎖存于對應的讀出放大器中的數據，因此不會發生數據的沖突。而且，在該讀干擾檢測時，在各子陣列組中，同時使2個列選擇線CSLaa和CSLab向選擇狀態驅動，把數據讀出到局部數據總線LIO00～LIOnm的子局部數據總線LIa和LIb上去，使讀干擾檢測時間更縮短。在這樣的情況下，組選擇門TG00～TGnm全部處于截止狀態(參照圖22)，不會發生在局部數據總線LIO0～LIOm上的數據的沖突，可以正確地進行讀干擾檢測。
圖25是表示用于驅動示于圖24的列選擇線的構成圖。在圖25中，子陣列組SB被分割為2個區域#A和#B。當列地址信號位CA0為H電平時，選擇區域#A；當互補的列地址信號位/CA0為H電平時，使區域#B向選擇狀態驅動。列譯碼器CD，對已給與的列地址信號位CA0、/CA0～CA7、/CA7進行譯碼，使與地址已指定的列對應的列選擇線向選擇狀態驅動。對該列譯碼器CD，設置接受列地址信號位CA0和模式置位指示信號MSr的OR門OG1與接受列地址信號位/CA0和模式置位指示信號MSr的OR門OG2。當模式置位指示信號MSr為L電平的非活性狀態時，把列地址信號位CA0和/CA0照原樣給與列譯碼器CD。另一方面，當模式置位指示信號MSr為H電平時，把列地址信號位CA0和/CA0同時變成H電平給與列譯碼器CD。在這樣的狀態下，對于子陣列組SB在區域#A和#B分別使列選擇線CSLa和CSLb同時向選擇狀態驅動。
如該圖25所示的那樣，按照模式置位指示信號MSr，采用將規定的列地址信號位設定為退化狀態(位CA0和/CA0同時為H電平狀態)的辦法，可以容易地把需要條數的列選擇線同時向選擇狀態驅動。圖26是表示實現本發明的半導體存儲裝置的數據讀出部分的構成示意圖。在圖26中，從存儲器存儲體MB0～MB3中選擇存儲單元讀出的數據分別輸送到對于的存儲體讀出數據總線RDF0～RDF3上。這些存儲體讀出數據總線RDF0～RDF3的每個都具有16位寬度。即，從存儲器存儲體MB0～MB3讀出16位的數據。這些存儲體讀出數據總線RDF0～RDF3的每個與示于圖21的公用數據總線CDB對應。
對應于存儲體讀出數據總線RDF0～RDF3，設有把已給與的16位數據壓縮(退化)成4位的數據并示出的退化電路。這些退化電路的每個，對已給與的數據判定邏輯的符合/不符合，把表示其判定結果的信號作為退化數據輸出。
存儲體讀出數據總線RDF0～RDF3的每個，通過存儲體選擇門GS0～GS3與公用讀出數據總線RD相連接。這些存儲體選擇門GS0～GS3的每個，在存儲體選擇信號BE0與模式置位指示信號MS與模式置位的反相信號/MS的“與”為H電平時變成導通狀態，就把對應的存儲體讀出數據總線RDF0～RDF3與公用讀出數據總線RD電連接起來。存儲體活性化信號BE0～BE3的產生方法將說明于下面，但按照圖10示出的列活性化信號CE0～CE3產生之。而且，在正常操作模式時，模式置位指示信號/MS按照存儲體活性化信號BE0～BE3變成導通/不導通狀態。
退化電路40-0～40-3的每個輸出，通過退化數據選擇門GT0～GT3，分別于公用讀出數據總線的預定總線相連接。這些退化數據選擇門GT0～GT3，在模式置位指示信號MS活性化時導通，把從對應的退化電路40-0～40-3來的退化數據輸送到公用讀出數據總線RD上。
退化電路40-0～40-3的每個輸出的4位數據，被輸送到與公用讀出數據總線RD不同的數據總線上。即，退化電路40-0～40-3的4位數據輸送到公用數據總線RD的4位的總線RD<0:3>上。退化電路40-1的4位數據輸送到公用數據總線RD的4位的總線RD<4:7>上。退化電路40-2的4位數據輸送到公用數據總線RD的4位的總線RD<8:11>上。退化電路40-3的4位數據輸送到公用數據總線RD的4位的總線RD<12:15>上。因此，檢測數據讀出時使全部存儲器存儲體MB0～MB3同時操作，讀出存儲單元數據，可以在公用讀出數據總線RD上不輸送從各存儲體選擇存儲單元來的相沖突數據的壓縮數據。
公用讀出數據總線RD連接到輸出電路OB上，該輸出電路OB，在活性化時對16位的公用讀出數據總線RD上的數據進行緩沖處理并輸送到數據輸出端子DQ0～DQ15上。
圖27是表示對示于圖26中的存儲器存儲體MB0而設置的退化電路40-0的構成一例的圖。在圖27中，該退化電路40-0包括接受與存儲體讀出數據總線RDF0<0:15>不同的4位總線上的信號的4個AND電路。在圖27中，示出了接受4位總線RDF0<0>～RDF0<3>的數據的AND電路40a和接受總線RDF0<12>～RDF0<15>上的數據的AND電路40b。對其余的接受4位總線RDF0<4>～RDF0<7>和RDF0<8>～RDF0<11>也分別設有AND電路。AND電路40a的輸出信號，通過退化數據選擇門GTa，輸送到公用數據總線RD<0:3>上。AND電路40b的輸出信號，通過退化數據選擇門GTb，輸送到公用數據總線RD<3>上。對其余的存儲器存儲體NB1～MB3設置的退化電路40-1～40-3也具備同樣的構成，設有分別把4位數據壓縮成1位數據的AND電路，并通過退化數據選擇門，把該輸出信號輸送到與公用讀出數據總線不同的總線上。
如該圖7所示的那樣，采用把從退化電路40-0～40-3來的數據輸送到公用數據總線RD<0>～RDF0<15>上的辦法，把4位數據壓縮成1位數據輸送到這些公用讀出數據總線RDF0<0>～RDF0<15>的各個上。
圖28是表示產生給與存儲體選擇門GS0～GS3的存儲體活性化信號BE0～BE3的部分構成圖。該存儲體活性化信號產生部分，也可以包括在示于圖16的列控制電路中，并且，但也可以設于其它上。對各個存儲體設置示于該圖的存儲體活性化信號產生部分。
在圖28中，存儲體活性化信號產生部分包括在列活性化信號CE的活性化時置位的觸發器45a；響應該觸發器45a輸出信號的活性化而啟動，在CAS取數時間-1的時鐘周期期間進行計數，輸出存儲體活性化信號BE(BE0～BE3)的CAS取數時間計數器45b；在從該CAS取數時間計數器45b來的存儲體活性化信號BE的活性化時被活性化，對脈沖串長期間進行計數，把計數完的信號給與置位/復位觸發器的復位輸入R的脈沖串長計數器45c。這些CAS取數時間計數器45b和脈沖串長計數器45c由與內部時鐘信號同步操作的移位寄存器構成，按照時鐘信號在規定期間對給與的信號進行移位產生其輸出信號。其次，參照示于圖29的時序圖說明在該圖28示出的存儲體活性化信號產生部分的操作。
在圖29中，在時鐘周期#0，給與讀指令，且列活性化信號CE在規定期間變成活性狀態。因此，置位/復位觸發器45a被置位，從其輸出Q來的信號上升到H電平。CAS取數時間計數器45b，在CAS取數時間-1周期期間延遲已給與的信號。現在，考慮CAS取數時間為2的情況，在時鐘周期#1，從該CAS取數時間計數器45b來的存儲體活性化信號BE變成工序狀態，且使脈沖串長計數器45c啟動。按照該存儲體活性化信號BE的活性化，存儲體選擇門導通，把讀出數據送往輸出電路，在時鐘周期#2，最初讀出數據Q0變成確定狀態。現在，假定脈沖串長是4，則分別在時鐘周期#3、#4和#5，數據Q1、Q2和Q3分別送往輸出電路OB，以時鐘信號CLK的上升沿為確定狀態。
脈沖串長計數器45c在脈沖串長期間，即，4個時鐘周期期間進行計數，在時鐘周期#4，其輸出信號變成活性狀態，將置位/復位觸發器45a置位。該置位/復位觸發器45a的輸出信號通過CAS取數時間計數器45b進行輸送。而且，在時鐘周期#5，存儲體活性化信號BE變成非活性狀態。
在示于該圖29的操作波形中，已說明了在其取入的時鐘周期內，輸出電路輸出所給與的數據。但是，輸出電路包括1級鎖存電路，在下一時鐘周期輸出取入數據的情況下，該存儲體活性化信號BE的活性期間因此也不同。
采用把該存儲體活性化信號BE(BE0～BE3)送往退化數據選擇門的辦法，在檢測操作時，也可以正確地按照取數時間的參數，以正確的定時進行數據的讀出。
為了產生示于圖17的存儲體活性化信號BE0～BE3也用在該圖28示出的存儲體活性化信號產生部分的構成。
其次，參照示于圖30的時序圖說明在該圖26示出的半導體存儲裝置的操作。
在時鐘周期#0給與模式置位指令。把該模式置位指令時的地址信號AD作為模式設定信號MS，同時指定全部存儲體活性化，指定或進行干擾刷新，或進行干擾刷新檢測等的檢測模式。按照該模式置位指令，模式置位指示信號MS變成H電平的活性狀態。因此，設定檢測模式。接著，在時鐘周期#1，給與活性指令。模式置位指示信號MS處于H電平的活性狀態，這時，把地址信號AD作為行地址信號，在全部的存儲體中進行行選擇操作。完全忽視存儲體地址信號，使全部存儲體驅動活性狀態。
其次，在時鐘周期#2，給與寫指令，把此時的地址信號AD作為列地址信號進行列選擇操作。將給與該寫指令時的數據D依次寫入存儲單元。若對全部的存儲單元進行該檢測數據的寫入，則在時鐘周期#3，給與預充電指令，檢測數據的寫入周期就結束了。該檢測數據的寫入電路，在全部的存儲體中使前面的圖21中示出的寫入驅動器WD0～WDm成為活性狀態進行數據的寫入。在該檢測數據寫入時，則不對象前面的圖24示出的那樣局部數據總線進行分割為二部分。
其次，在該時鐘周期#3以后，進行必要的檢測，再進行干擾刷新操作和/或讀干擾檢測。在該檢測期間，在進行讀干擾檢測的情況下，為了實現前面的圖24的構成，重新給與模式置位指令，對各局部數據總線進行一分為二的分割。
象前面實施例已說過的那樣，在全部存儲體的全部子陣列中，同時進行該干擾刷新和/或讀干擾檢測。
該干擾檢測期間一結束，接著就進行存儲單元的數據讀出。
在時鐘周期#4，給與活性指令，把此時的地址信號AD作為行地址信號X，在全部存儲體中進行行選擇。
接著，在時鐘周期#5，給與讀指令，把此時的地址信號AD作為列地址信號對存儲單元進行選擇操作。按照該讀指令，分別從圖26的存儲器存儲體MB0～MB3讀出16位的存儲單元數據。模式置位指示信號MS處于H電平的活性狀態，由于列活性化信號CE0～CE3全部處于活性狀態，所以存儲體活性化信號BE0～BE3處于活性狀態，存儲體選擇門GS0～GS3處于不導通狀態，另一方面，退化數據選擇門GT0～GT3處于導通狀態。各個退化電路40-0～40-3，使所給與的16位數據退化為4位數據輸送到讀出數據總線RD上，通過輸出電路OB，向數據輸入輸出端子DQ0-DQ15輸出。
采用使用該退化電路，將各退化電路的輸出信號輸送到不同的讀出數據總線上的辦法，從存儲體同時讀出存儲單元的數據，可以正確地進行數據的讀出而不會伴有數據的沖突。此后每次該脈沖串長數據的讀出結束，都給與讀指令。當發生需要切換頁面(字線)時，在時鐘周期#6，給與預充電指令，立即使全部存儲體向非活性狀態驅動。接著，在時鐘周期#7，給與活性指令，把新的地址信號AD作為行地址信號，在全部存儲體中進行行選擇操作。接著，在時鐘周期#8，給與活性指令，把此時的地址信號AD作為列地址信號，進行列選擇操作，并且進行存儲單元數據的讀出。若對1行的存儲單元，該數據讀出已結束，則在時鐘周期#9，給與預充電指令，進行下一行選擇操作。重復這樣的操作，對全部字線進行存儲單元數據的讀出，對已讀出的存儲單元數據的邏輯是否全部符合進行判定。可以根據該讀出的存儲單元數據的邏輯符合/不符合，識別存儲單元為正常或不合格。當然，寫入數據的全部邏輯是相同的。
并且，雖然對全部存儲體同時進行數據的寫入和讀出，但是向選擇狀態驅動的字線的條數比在干擾檢測期間要少。而且，在干擾檢測期間，為了使比進行該檢測數據的寫入和讀出時的字線更多的字線和列選擇線成為活性狀態，故在干擾檢測期間開始時重新進行用于進行字線干擾檢測的置位。因此，在檢測數據寫入時和檢測數據讀出時，使多條字線和/或多條列線(位線對)同時成為選擇狀態，以防止發生數據之間的沖突。但是在檢測數據寫入時，與干擾檢測時同樣，也可以應用使多條字線同時向選擇狀態驅動的構成(寫入數據的邏輯相同的情況下)。但是，當然象檢測期間開始時那樣設定局部數據總線的分割為二和局部數據總線與總的總線之間的分離。
如上述的那樣，采用對全部存儲體同時進行檢測數據的寫入和讀出的辦法，可以用僅僅對1個存儲體的地址空間進行存取，實現對全部存儲體的存取，并可以縮短檢測時間。
還有，退化電路40-0～40-3只在檢測數據讀出時成為活性狀態，在除此以外的狀態，也可以利用保持在非活性狀態的構成(為了降低電流消耗)。圖31是示于圖26的退化電路40-0～40-3的變更例的構成圖。在圖31中，示出了用1個退化電路的構成。在圖31中，把存儲體讀出數據總線RDF<0>～RDF<3>用布線連接到內部信號線51上，并且把內部讀出數據總線RDF<12>～RDF<15>用布線連接到信號線52上。對其余的8位讀出數據線也同樣，每4位用布線連接起來。字線信號線51和52，通過在信號MS和BE(信號MS和BE的與)活性化時導通的退化門數據選擇門GT，與內部讀出數據總線RD<i>～RDF<i+3>電連接起來。
在布線連接構成中，例如在信號線51上，當位RDF<0>～RDF<3>全部為H電平時，該信號線51維持H電平。另一方面，這些位RDF<0>～RDF<3>之中的即使1位混有L電平的數據的情況，該信號線51的電位也降低到L電平。同樣，在信號線52中，位RDF<12>～RDF<15>全部為H電平時，信號線52的電位維持H電平。進行這樣的布線連接(布線AND連接)，可以把4位數據壓縮到1位數據。
還有，不言而喻，在數據讀出前把信號線51和52預充電到H電平。在已使用了該圖31示出的構成的情況下，特別是不需要象AND電路之類的門電路，故可以減小電路占有面積。在示于該圖31的布線連接的情況下，讀出的存儲單元數據H電平時為有效。但是，在DRAM(動態隨機存取存儲器)中，在干擾檢測時，由于其電荷泄漏等原因，H電平數據被測出為下降到L電平的特性。而，用這樣的布線連接，寫入H電平數據，并且即使是判別是否讀出H電平數據的構成，也不會發生特別問題。圖32是表示實現本發明的半導體存儲裝置的檢測數據讀出部分的另一構成圖。通常進行數據寫入/讀出的部分構成，與示于前面的圖26構成相同，存儲體選擇GS0～GS3門導通，向存儲器存儲體MB0～MB3的存儲單元進行數據的寫入/讀出。
在圖32中，對存儲器存儲體MB0的存儲體讀出數據總線RDF0<0:15>，通過退化數據選擇門GT0，分別一一對應連接到讀出數據總線RD0<0:15>。同樣，存儲器存儲體MB1的讀出數據總線RDF1<0:15>通過退化數據選擇門GT1，一一對應連接到讀出數據總線RD<0:15>上。存儲器存儲體MB2的讀出數據總線RDF2<0:15>通過退化數據選擇門GT2，一一對應連接到讀出數據總線RD<0:15>上。存儲器存儲體MB3的讀出數據總線RDF3<0:15>通過退化數據選擇門GT3，一一對應連接到讀出數據總線RD<0:15>上。
各存讀出數據總線RDF0<0:15>～RDF3<0:15>用布線連接到讀出數據總線RD<0:15>上。其結果，示于圖32的構成，壓縮輸出存儲單元的讀出數據。
圖33是表示在圖32示出的構成中的對1位讀出數據總線RD<j>的存儲體讀出數據總線的連接方式示意圖。在圖33中，在檢測操作時，由于退化選擇門處于導通狀態，所以已省去。在圖33中，從存儲器存儲體MB0來的讀出數據總線RDF0<j>，從存儲器存儲體MB1來的讀出數據總線RDF1<j>，從存儲器存儲體MB2來的讀出數據總線RDF2<j>，和從存儲器存儲體MB3來的讀出數據總線RDF3<j>，都用布線連接到讀出數據總線RD<j>上。但是j是從0到15的任何一條總線。而且，將從各存儲體讀出的存儲單元數據用布線連接到公用數據總線上，即使在這種情況下，也把4位數據壓縮為1位數據。在該圖33的布線連接中，實質上總線RD<j>～RDF3<j>的數據為H電平的情況下，公用讀出數據總線RD<j>的數據變成H電平，除此以外，讀出數據總線RD<j>變成L電平，并且實質上變成用布線AND連接。
如上述的那樣，在該讀出通路中，作為退化電路，借助于利用布線連接的辦法，變成不需要專用的邏輯門，故可以減小電路占有的面積。在上述的說明中，檢測模式時，使全部存儲體同時操作，進行存儲單元的選擇。下面，說明普通用戶使用模式中的操作模式。
如圖34所示，在圖象處理領域中，如所周知的那樣，可以認為，顯示畫面SCRN包括256條掃描線HL0～HL255的構成。該顯示畫面SCRN對應于由偶數場(field)和奇數場組成幀的1個場。
如圖35所示，在半導體存儲裝置內，設有8個存儲體BK#0～BK#7，在存儲體BK#0～BK#7內，分別存放每隔8條的掃描線上的象素數據。即，在存儲BK#0上存放掃描線HL8n(n=0、1、…)上的象素數據。同樣地，在存儲BK#7上存放掃描線HL8n+7上的象素數據。這些存儲體BK#0～BK#7共同連接到輸入輸出電路IOB上。
在正常操作時，以隔行方式使存儲體BK#0～BK#7活性化，依次輸入輸出掃描線HL0～HL255上的象素數據，減小頁改寫(掃描線變更時)的輔助操作時間。
如圖36所示，考慮用相同的顏色區域顯示畫面SCRN上規定的小區域SMRG的“涂補”處理。為了做說明簡單起見，認為該小區域SMRG是以8行×8列的象素的情況。按照示于圖37的程序序列執行該小區域SMRG的涂補處理。
首先，在時鐘周期#0，給與模式置位指令，指示全部存儲體同時活性化，并且，把脈沖串長設定為8(初始設定脈沖串長與8不同的情況下)。接著，在時鐘周期#2，給與活性指令，在存儲體BK#0～BK#7內，使該小區域SMRG的各行向選擇狀態驅動。因此，在各存儲體中，包含于小區域SMRG中的掃描線同時向選擇狀態驅動(現在，認為小區域是用8行即8條掃描線構成的情況)。
其次，在時鐘周期#2，給與寫指令，給與表示要涂補的顏色的D數據。把給與寫指令時的地址信號AD作為列地址信號Y進行存儲單元選擇操作。取入這時的寫入D數據，寫入到選好的存儲單元中。在內部依次發生脈沖串長地址，從外部取入給與的D數據，以規定的序列依次向選擇好的存儲單元中寫入。而且，在時鐘周期#3，當此后的數據寫入結束時，在各個存儲體BK#0～BK#7內，繼續把數據寫入到1行×8列上的存儲單元中，直至合計8行×8列的象素數據寫入完成。而且，由于把該脈沖串長設定為8，僅用1次寫指令，就完成小SMRG區域的涂補處理，所以變成可以高速處理。若涂補處理完了，在給與全部存儲體預充電指令使全部存儲體向非活性狀態驅動后，給與模式復位指令，將模式置位指示信號MS作為非活性狀態，再以隔行方式使存儲體BK#0～BK#7活性/非活性化。
如該圖34到圖37所示的那樣，在進行正常的數據寫入/讀出的情況下，按照圖象處理用途等的特定處理內容，借助于使全部存儲體同時活性化，可以大幅度地縮短處理時間。
圖38是表示本發明的又一個實施例的同步型半導體存儲裝置的主要部件構成圖。在該圖38中，示出了輸出存儲體選擇信號BNK0～BNK3的存儲體譯碼電路部分的構成。在圖38中，設有接受存儲體地址信號位BA0和模式置位指示信號MS的OR電路OG5和接受互補的存儲體地址信號位/BA0和模式置位指示信號MS的OR電路OG6。該存儲體譯碼器5a的構成和示于圖7的構成相同。而且，在示于該圖38的構成中，若模式置位指示信號MS成為活性狀態，則存儲體地址信號位BA0和/BA0同時變成H電平，而且，存儲體譯碼器5a，使4個存儲體選擇信號BNK0～BNK3之中的2個存儲體選擇信號驅動活性狀態。在此情況下，同時活性化的存儲體個數與正常不同，為2個。在檢測時，同時活性化的存儲體個數增加，故可以縮短檢測時間。上面已對SDRAM(同步型動態隨機存取存儲器)作了說明。但是，只要具有存儲體構成并且采用與時鐘信號同步給與指令的辦法指定操作模式，同時與時鐘信號同步進行數據的輸入輸出的存儲器(例如，同步靜態隨機存取存儲器)，本發明也可以應用。
并且，既使是用時鐘信號的上升沿和下降邊進行外部信號的取入和數據的輸入輸出的存儲器，本發明也可以應用。
如上述的那樣，根據本發明，在特定的操作模式時，由于構成可以使多個存儲體同時活性/非活性化，所以在只向分配給1個存儲體的地址空間進行存取變成可以向多個存儲體的地址空間進行存取，因而可以高速處理。
權利要求
1.一種半導體存儲裝置，具有各自互相獨立可以向活性狀態和非活性狀態驅動且具有各自排列成行列狀的多個存儲單元的多個存儲體，其特征是具有與上述多個存儲體各自對應設置，在活性化時用于各自進行對應的存儲體的存儲單元的選擇操作的多個存儲單元選擇裝置；和響應操作模式指示信號和存儲單元選擇指示，使對上述多個存儲單元選擇裝置之中的2個以上的規定數的存儲體設置的存儲單元選擇裝置同時活性化的控制裝置。
2.根據權利要求1所述的半導體存儲裝置，其特征是上述2個以上的規定數的存儲體包括全部上述多個存儲體。
3.根據權利要求1所述的半導體存儲裝置，其特征是上述存儲單元選擇指示，指示選擇存儲單元的數據讀出，還備有響應上述操作模式指示信號和上述存儲單元選擇指示，對用存儲體上述存儲單元選擇裝置進行選擇從上述規定數的存儲體讀出的存儲單元數據進行壓縮而輸出的裝置。
4.根據權利要求1所述的半導體存儲裝置，其特征是上述存儲單元選擇指示，指示存儲單元的行的選擇，上述控制裝置包括控制上述存儲單元選擇裝置的裝置，使得響應上述操作模式指定信號和上述存儲單元選擇指示及特殊模式指示，在上述規定數的各存儲體中同時選擇多條字線。
5.根據權利要求1所述的半導體存儲裝置，其特征是上述多個存儲體的每個包括(ⅰ)各自具有行列狀排列的多個存儲單元的多個陣列組，(ⅱ)與上述多個陣列組的每個對應而設置，并與對應的陣列組進行數據交接的多條局部數據線，和(ⅲ)共同設于上述多個陣列組中，選擇地與上述多條局部數據線電連接的總數據線，還備有響應上述操作模式指定信號，把上述多條局部數據線的每條分割成多條子數據線的裝置。
6.根據權利要求5所述的半導體存儲裝置，其特征是上述存儲單元選擇指示包括選擇上述多個陣列組的列的指示，上述存儲單元選擇裝置包括按照已給與的地址選擇對應列的列選擇裝置，上述控制裝置包括用于響應上述操作模式指示信號，在上述列選擇裝置中。與各上述子數據線的每條對應選擇列的裝置。
7.根據權利要求1所述的半導體存儲裝置，其特征是還備有公用設置于上述多個存儲體上的公用數據線。
8.根據權利要求5所述的半導體存儲裝置，其特征是還備有與上述多條存儲體的局部數據線對應而設置，在活性化時放大對應的總數據線上的數據的多個前置放大裝置，與上述多個存儲體的每個對應而設置，輸送對應的存儲體的前置放大裝置的輸出數據的多條內部讀出數據線，上述控制裝置備有響應上述操作模式指示信號，將上述前置放大裝置與對應的內部讀出數據線分離的裝置。
9.根據權利要求3所述的半導體存儲裝置，其特征是上述存儲單元選擇裝置的每個包括從對應的存儲體同時讀出多個存儲單元的數據的裝置，上述壓縮裝置包括，與上述各存儲體對應而設置，壓縮在活性化時從對應的存儲體讀出來的多個存儲單元數據并輸出的多個退化電路，上述多個退化電路的每個輸出并聯地被輸出到互相不同的管腳端子上。
10.根據權利要求3所述的半導體存儲裝置，其特征是上述壓縮裝置包括與上述多個存儲體的每個對應兒設置的多條內部數據線，和上述多條的內部數據線與布線結合，輸送退化數據的數據線。
11.根據權利要求5所述的半導體存儲裝置，其特征是上述控制裝置包括響應上述操作模式指示信號，將上述多條局部數據線與上述總的數據線分離的裝置。
12.根據權利要求5所述的半導體存儲裝置，其特征是上述多個存儲體的每個包括(ⅰ)各自具有行列狀排列的多個存儲單元的多個陣列組，(ⅱ)與上述陣列組的每個對應而設置，并與對應的陣列組進行數據交接的多條局部數據線，和(ⅲ)共同設于上述多個陣列組中，選擇性地與上述多條局部數據線電連接的總的數據線，還包括響應上述操作模式指定信號，把上述多條局部數據線與上述總的數據線分離的裝置。
13.根據權利要求5所述的半導體存儲裝置，其特征是上述控制裝置包括響應上述操作模式指示信號，控制上述存儲單元選擇裝置的裝置，使得在上述多個存儲體的每個中同時選擇多個行。
14.根據權利要求1所述的半導體存儲裝置，其特征是還備有上述存儲單元選擇指示指示選擇上述規定數的存儲體的每個中的多個存儲單元；與各存儲體對應兒設置，輸送從對應的選擇存儲單元讀出的數據的多條內部讀出數據線；在上述多個存儲體上公用設置的多條數據線；以及在上述多條內部數據線的每條上設置，按照上述操作模式指示信號，將上述規定數的存儲體的內部數據線分別連接到對應的公用數據線上的門裝置。
全文摘要
用從存儲體選擇信號產生電路(5)來的存儲體選擇信號,使多個存儲器存儲體(MB0～MB3)活性化,進行存儲單元的選擇。當已指定特殊操作模式時,模式設定電路(4),使從該存儲體選擇信號產生電路來的存儲體選擇信號全部變成活性狀態,將全部存儲器存儲體同時向活性/非活性狀態驅動。提供一種可以以高速向存儲單元進行存取,并且可以有效地選擇存儲單元的多存儲體同步型半導體存儲裝置。
文檔編號G11C8/00GK1209629SQ9810706
公開日1999年3月3日 申請日期1998年2月25日 優先權日1997年8月22日
發明者櫻井干夫 申請人:三菱電機株式會社