專利名稱：具有后柵偏壓升壓的多級升壓電路的制作方法
技術領域：
本發明涉及一種電荷泵(charge-pump)型多級升壓電路，尤其涉及一種這種升壓電路中的晶體管的后柵偏壓。
多級升壓電路常用來產生例如對電可擦可編程只讀存儲器(EEPROM)器件的編程和擦除所需要的高壓。傳統的這種類型的升壓電路將在下面作詳細描述，它包含多個設置在同一塊半導體襯底上的場效應晶體管以及同樣多個電容器。晶體管串聯連接，電容器連接到各晶體管上，每個晶體管-電容器對形成一級電路。電容器用兩個互補的時鐘信號驅動，把電荷泵過該電路，在每一級使電壓上升。
傳統電路的一個問題是由于串聯的所有晶體管都形成在同一襯底上，因電壓上升，晶體管的后柵偏壓在電路的后幾級將逐漸變深。增加的后柵偏壓導致在這些晶體管上的壓降逐漸增大，因而使產生給定升壓輸出電壓所需的級數增加。最終使后柵偏壓變成大到使壓降等于每級的升壓，從而要對可獲得的輸出電壓規定絕對上限，除非提高互補時鐘信號的電壓擺幅。因此，傳統升壓電路占用了很大的空間，需要互補的高壓時鐘信號，且其升壓能力有限。
本發明的一個目的在于減小多級升壓電路的體積。
本發明的另一個目的在于提高多級升壓電路的升壓能力。
本發明的再一目的在于減小驅動多級升壓電路所需的時鐘信號的電壓。
本發明的升壓電路具有多個電容和同樣多個場效應晶體管，這些晶體管設置在一種導體類型的多個不同陷阱內，這些陷阱位于另一種導體類型的半導體襯底內。每個陷阱包含至少一個場效應晶體管。場效應晶體管在輸入和輸出端之間串聯連接。每個場效應晶體管的漏極聯接到同一個場效應晶體管的柵極，并與下一個場效應晶體管的源極串接，還聯接到相應的電容上。
電容器由兩個互補的時鐘信號驅動，且被該兩個互補時鐘信號交替驅動。
每個陷阱聯接到設置在該陷阱內的場效應管晶體管之一的一個電極上，因而，在陷阱與源極、柵極的電位與其內的場效應管的漏極電位之間保持固定的后柵偏壓關系。
在附圖中
圖1是本發明第一實施例的電路圖；圖2是第一實施例的晶體管的剖面圖；圖3是第一實施例的晶體管的平面圖；圖4是本發明的第二實施例的電路圖5是第二實施例的晶體管的剖面圖；圖6是第二實施例的晶體管的平面圖；圖7是傳統升壓電路的電路圖；圖8是傳統升壓電路的晶體管的剖面圖；圖9是傳統升壓電路的晶體管的平面圖。
下面參照附圖描述本發明的實施例。
參見圖1，第一實施例為n級升壓電路，具有U1、U2……級，其中n為正偶數。第k級包含P溝道金屬氧化物半導體場效應晶體管(下文稱為PMOS晶體管)Pk和電容器Ck(k＝1，2，…，n)。第一實施例還包含一個附加的輸出PMOS晶體管PL和輸出電容器CL。每個PMOS晶體管具有源電極、柵電極和漏電極，下面把它們稱為源極、柵極和漏極。
每個PMOS晶體管Pk設置在P型半導體襯底內的分開的N型陷阱(下文稱為N陷阱)內。N陷阱和襯底示于圖2內。每個PMOS晶體管Pk的漏極聯接到同一個PMOS晶體管Pk的柵極、設置有PMOS晶體管Pk的N陷阱以及下一個PMOS晶體管Pk+1(k＝1，2，…，n-1)的源極上。第n個PMOS晶體管Pn的漏極聯接到PMOS晶體管Pn的柵極和N陷阱，并聯接到相應的電容器Cn、輸出PMOS晶體管PL的源極上。輸出PMOS晶體管PL的漏極聯接到該PMOS晶體管PL的柵極和N陷阱上，還聯接到輸出電容器CL上。符號Vk表示第k個PMOS晶體管PK的漏極電位，即，升壓電路的第k級Uk的輸出電壓(k＝1，2，…，n)。
每個電容器CK(k＝1，2，…，n)聯接到相應PMOS晶體管Pk的漏極和兩時鐘輸入端11和12之一之間。奇數號電容器C1、C3、…，Cn-1聯接到時鐘輸入端11上，接收時鐘信號φ。偶數號電容器C2、C4、…、Cn-1聯接到時鐘輸入端12，接收與時鐘信號φ互補的時鐘信號rφ。輸出電容器CL聯接在輸出PMOS晶體管PL的漏極與地之間，不用時鐘信號驅動。
第一PMOS晶體管P1的源極聯接到輸入端13上，接收要升壓的電壓Vi。輸出PMOS晶體管PL的漏極聯接到輸出升壓后的電壓Vo的輸出端14上。這樣，PMOS晶體管P1，…，Pk串聯連接在輸入端13與輸出端14之間。
參見圖2，升壓電路全部形成在具有N陷阱2-1、2-2、…的P型半導體襯底材料上。這些陷阱是N型半導體材料的不同區域，用P型襯底材料1彼此分開。設置在第k個N陷阱2-k上的第k個PMOS晶體管Pk包含P型源擴散3-k、P型漏擴散4-k、N型擴散5-k、柵絕緣層6-k和多晶硅柵極7-k(k＝1，2，…，n)。
上述元件被絕緣層8覆蓋，在其上形成金屬互連線。一條金屬互連線9把第一PMOS晶體管P1的源極3-1聯接到輸入端13。另一些金屬互連線10-k把PMOS晶體管Pk的漏極4-k、N型擴散5-k和柵極7-k聯接到下一PMOS晶體管Pk+1的源極3-(k+1)上。
如陰影線所指出的，P型和N型擴散3-k、4-k和5-k的載流子濃度比N陷阱2-k高。N型擴散5-k的高載流子濃度使歐姆觸點可以用金屬互連線10-k制成。圖3示出了這種結構的平面圖，它使用與圖2相同的標號。所有PMOS晶體管Pk具有相同的結構(k＝1，2，…，n)。
下面描述第一實施例的工作情況。符號VTk表示第k個PMOS晶體管Pk的閾值電壓，即使晶體管Pk導通所必需的最小源-柵電壓。符號VTL表示輸出PMOS晶體管PL的閾值電壓。符號Vφ表示時鐘信號φ和rφ，超過VT1的高電平。時鐘信號的低電平為接地電平。
當時鐘信號φ處于低電平且時鐘信號rφ為高電平時，電容器C1從輸入端13通過第一PMOS晶體管P1充電，一直到晶體管P1的柵極和漏極電位V1達到下值V1＝Vi-VT1不再對電容器C1進一步充電，因為如果柵極電位上升到上述值，晶體管P1就截止了。
當時鐘信號φ變為高電平，而時鐘信號rφ變為低電平時，電容器C1兩端的電壓保持不變，這樣第一PMOS晶體管P1的漏極電位V1上升到下值V1＝Vi-VT1+Vφ該值大于輸入電壓Vi(因為Vφ大于VT1)。由于PMOS晶體管P1的柵極電位現在等于或大于晶體管P1的源極和漏極電位，所以晶體管P1截止，防止了電容器C1向輸入端13放電。而電容器C1通過第二PMOS晶體管P2放電，向第二電容器C2充電，使PMOS晶體管P2的漏極電位V2上升。如果忽略V1的附加壓降，則V2上升到下值V2＝Vi-VT1+Vφ-VT2接著，時鐘信號φ變為低電平，時鐘信號rφ變為高電平，電位V1降低，而電位V2的升高如下V1＝Vi-VT1-αV2＝Vi-VT1-VT2+2Vφα值表示第一電容器C1的電荷損耗。現在V2大于了V1，所以第二PMOS晶體管P2截止。
然后第二電容器C2通過第三PMOS晶體管P3放電，向第三電容器C3充電，PMOS晶體管P3的漏極電位上升。如果忽略附加壓降，則V3上升到下值V3＝Vi-VT1-VT2+2Vφ-VT3在此期間，第一晶體管P1再次導通，使第一電容器由輸入端13充電，把V1值從Vi-VT1-α恢復為Vi-VT1。這樣，電荷從一級泵至下一級，最后到達最后級Un，這由時鐘信號rφ-來驅動。當rφ為低電平時，電容器Cn通過PMOS晶體管Pn充電，一直到晶體管Pn的漏極電位Vn到達下值Vn＝Vi+(n-1)Vφ-(VT1+VT2+…+VTn)當時鐘信號rφ變為高電平時，PMOS晶體管Pn的漏極電位上升到下值Vn＝Vi+nVφ-(VT1+VT2+…+VTn)輸出電容器CL從該電位通過輸出PMOS晶體管PL充電。因此輸出電壓到達下值Vo＝Vi+nVφ-(VT1+VT2+…+VTn)-VTL如上所述，PMOS晶體管Pk的結構都是相同的(k＝1，2，…，n)。而且，由于每個晶體管Pk的漏極聯接到設置有晶體管Pk的N陷阱2-k上，因此，源極、柵極、漏極以及N陷阱之間的電位關系對于每個晶體管Pk來說都是相同的。因此PMOS晶體管Pk相對于它們的源極、柵極和漏極電位都具有相同的后柵偏壓。因而，它們的閾值電壓VTk的值VT都相同，輸出電壓Vo的公式可寫成如下V＝Vi+(Vφ-VT)-VTL可以在PMOS晶體管Pk的漏極電位上增加N陷阱2-k的偏壓而不是稍高的源電位，把閾值電壓VT減小一定的量，從而提高升壓電路的效率。
PMOS晶體管Pk(k＝1，2，…，n)和PL起二極管的作用，可使電流向前流到輸出端14，而不流向輸入端13。輸出晶體管PL和輸出電容器CL平滑輸出電壓Vo的變動，因為輸出電容器CL不受任一個時鐘信號的激勵。
VT的值與Vφ的值無關，只與晶體管的幾何形狀和制造工藝參數有關。第一實施例可在Vφ的值超過晶體管閾值電壓VT的值下有效地工作。如果VT和VTL都為0.6伏，則Vi和Vφ都為3伏，例如，第一實施例僅需要八級就可產生超過20伏的輸出電壓(Vo＝21.6V)。如果Vφ減小到1.5伏，則在二十級內仍可使輸出電壓超過20伏(Vo＝20.4V)。
上面忽略了電容Ck向電容器Ck+1充電時產生的Vk的減小，簡化了上面的描述。當電路開始工作時，該Vk的減小相當大，但當輸出電壓Vo接近上面公式指定的值時，Vk的減小接近零。
也忽略了由于電荷從電容器Ck轉移到N陷阱2-k引起的Vk的減小，但如果電容器Ck的電容量比N陷阱2-k的電容量足夠大，則Vk的這種減小是可忽略不計的。
N陷阱2-k的電位與每級的輸出電位一起升高。一旦已向N陷阱2-k充電，每個N陷阱就處于比P型襯底材料1高的電位，因此與P型襯底電絕緣。P型襯底材料1與N陷阱2-k之間的電位差逐級增加，這改善了P型襯底與后級陷阱之間的電絕緣性。
下面描述第二實施例。
參見圖4，第二實施例具有與第一實施例相同的構造。它包含PMOS晶體管Q1、Q2、…、Qn，聯接到電容器C1、C2、…、Cn上，還包含附加輸出PMOS晶體管PL和輸出電容器CL。每個PMOS晶體管的柵極和漏極互連，PMOS晶體管串聯在輸入端13與輸出端14之間，電容器聯接到相應PMOS晶體管漏極上。
現在，把PMOS晶體管Q1、Q2、…、Qn兩個配成一對，成為一組，標為G1、…、Gn，其中m＝n/2。如下所述，每組中兩個連續的PMOS晶體管形成在同一個N陷阱內。N陷阱聯接到在該陷阱內的第二PMOS晶體管的漏極，例如含有PMOS晶體管Q1和Q2的N陷阱連接到PMOS晶體管Q2的漏極上。
圖5是PMOS晶體管Q1至Qn的剖面圖，在該圖中除了把N陷阱現在從2-1改為2-m以及N型擴散從5-1改為5-m編號外，使用與圖2相同的標號。前兩個PMOS晶體管Q1和Q2形成在第一N陷阱2-1上，它由N型擴散5-1和金屬互連線10-2連接到PMOS晶體管Q2的漏極4-2上。最后兩個PMOS晶體管Qn-1和Qn形成在N陷阱2-m上，它由N型擴散5-m和金屬互連線10-n聯接到PMOS晶體管Qn的漏極4-n上。奇數金屬互連線10-1、10-3、…、10-(n-1)不與N型擴散接觸。
圖6示出了這種結構的平面圖，圖中使用與圖5相同的標號。
第二實施例用互補時鐘信號φ和rφ驅動，以與第一實施例相同的方式工作。由于N陷阱2-1、…、2-m以偶數PMOS晶體管Q2、Q4、…、Qn的漏極電位來偏置，所以偶數PMOS晶體管的閾值電壓與第一實施例具有一樣的值VT。奇數PMOS晶體管Q1、Q3、…、Qn-1的閾值電壓VT’稍高，因為后柵偏壓相對于這些晶體管的源極、柵極和漏極電位稍高。現在這些輸出電壓Vo由下式給出Vo＝Vi+m(2Vφ-VT-VT’)-VTL＝Vi+(n/2)(2Vφ-VT-VT’)-VTL作為一個例子，如果Vφ和Vi都為3伏，VT和VTL為0.6伏，VT’為0.8伏，n為8，m為四，則Vo為20.8伏。與第一實施例相同，第二實施例在僅8級及3伏時鐘信號下，可以把三伏的輸入電壓升高到超過20伏的輸出電壓。
第二實施例的優點是升壓電路占用的空間少，因為必須彼此分開的許多不同的N陷阱2-k僅為一半，且許多N型擴散5-k也僅為一半。可以通過比較圖6與圖3布局看出電路面積的減小。
VT’的值與奇數PMOS晶體管的源極電位與N型陷阱的電位之間的電位差有關，它等于偶數PMOS晶體管的漏極電位。因此VT’的值與輸入電壓V2h與組Gh的輸出電壓V2h+2之間的差有關，因此與時鐘信號的電壓擺幅Vφ以及晶體管幾何形狀和制造工藝參數有關。現在必須滿足V＞φVT’，以及Vφ＞VT的條件。
第二實施例可以這樣變化，在每個N陷阱內放入三個或更多個連續的PMOS晶體管。則可以進一步節省空間，但在每個N陷阱內的一些PMOS晶體管內產生的壓降將增大，所以在電路尺寸與升壓效率之間要折衷選擇。例如，如果每個N陷阱有四個PMOS晶體管，它們的閾值為VTG1、VTG2、VTG3和VTG4，則輸出電壓Vo由下式給出Vo＝Vi+(n/4)(4Vφ-VTG1-VTG2-VTG3-VTG4)-VTL如果把N陷阱聯接到第四PMOS晶體管的漏極，則VTG4將等于上述的VT，VTG3將等于VT’而VTG2和VTG1更高。應保持下面的關系VTG1＞VTG2＞VTG3＞VTG4如果在每個N陷阱內放置了太多的PMOS晶體管，則產生的空間節省會被達到所要求的升壓所需要的附加級所抵消。通常，每個陷阱中有一個最佳的晶體管數量，即以最小的總電路面積達到所要求的升壓輸出電壓。
所有N陷阱不必含有相同數量的晶體管。每個陷阱也不必都聯接到設置在該陷阱內的最后一個晶體管的漏極。例如可以把陷阱聯接到該晶體管的源極，或者甚至聯接到該陷阱內的第一晶體管的源極。通常，可以把陷阱聯接到該陷阱內任一晶體管的任一個電極上，只要與它們連接的電容器用時鐘信號升壓時，提供的最終后柵偏壓能使所有晶體管截止。
與圖7所示的傳統的升壓電路相比，本發明的效果更佳。傳統電路使用N溝道金屬氧化物半導體場效應晶體管(NMOS晶體管)T1、T2、…、Tn，它們與附加的輸出NMOS晶體管TL串接在輸入端13與輸出端14之間。每個NMOS晶體管Tk的柵極和漏極互連。每個NMOS晶體管Tk的源極聯接到電容器Ck上(k＝1，2，…，n)。電容器Ck與上述實施例一樣用時鐘信號φ和rφ驅動。輸出NMOS晶體管TL的柵極和漏極互連，輸出電容器C2連接到其源板。所有晶體管T1、T2、…、Tn和TL都形成在單個P型襯底上，以地電平偏壓。
圖8示出了晶體管T1、T2、…、Tn的剖面圖，圖9示出了它們的平面圖，在圖中使用與前面的附圖相同的標號，表示P型襯底材料1、柵極絕緣層6-k、柵極7-k和絕緣層8。晶體管Tk具有N型漏極擴散101-k和N型源極擴散102-k。第一NMOS晶體管T1的漏極101-1和柵極7-1通過金屬互連線103聯接到輸入端13。每個NMOS晶體管Tk的源極102-k通過金屬互連線104-k聯接到下一個NMOS晶體管Tk+1的漏極101-(k+1)和柵極7-(k+1)。
該傳統的升壓電路以與上述實施例相同的方式工作。如果VTk表示第k個NMOS晶體管Tk的閾值電壓，VTL表示NMOS晶體管TL的閾值電壓，則輸出電壓Vo的值如下Vo＝Vi+nVφ-(VT1+VT2+…+VTn)-VTL由于NMOS晶體管的源極、漏極和柵極電位在每個連續的級內都變得更高，而后柵電位在所有級上都保持在接地電平上，所以NMOS晶體管的閾值電壓如下增加VT1＜VT2＜…＜VTn-1＜VTn隨著晶體管閾值電壓的增加，在晶體管上內產生的壓降也連續增大，因此降低了最終輸出電壓Vo。如果例如Vi和Vφ為3伏，VT1為0.6伏，VTk以Vk增長率的十二分之一增加，則在這種傳統型八級升壓電路內輸出電壓Vo僅約為15.6伏，而不是第一實施例的21.6伏或者第二實施例的20.8伏。達到輸出電壓超過20伏需要十三級。
如果在這些條件下，把Vφ減小到1.5伏，把級數增加到20級，則傳統的升壓電路的輸出電壓僅為10.6伏，而不是第一實施例的20.4伏。而且，無論把級數增加到多個級，傳統的升壓電路不能達到輸出電壓超過12.3伏，這是由于在該點上，晶體管閾值電壓變成等于Vφ(1.5伏)。為了獲得20伏的輸出電壓，Vφ必須提升到至少2.2伏。
如本例所示，對于給出的輸出電壓，本發明的升壓電路可以使時鐘信號的電壓低于傳統的升壓電路。另一方面，對于給定的時鐘電壓和輸出電壓，本發明的升壓電路需要的級數比傳統的升壓電路少。
第一和第二實施例使用PMOS晶體管產生升壓的正電壓，但本發明還也可把NMOS晶體管形成在N型半導體襯底內的P型陷阱上，產生負的升壓電壓，例如負20伏。
設置有輸出晶體管PL的陷阱不必聯接到晶體管PL的源極或漏極。
在第一實施例中，n的值可以是大于1的任意偶數或奇數。
在下述權利要求的范圍內本技術領域的熟練者可以作進一步的修改。
權利要求
1.一種改進升壓電路，具有多個串接在輸入端(13)與輸出端(14)之間的場效應晶體管(Pk，Qk)和同樣多個電容器(Ck)，每個電容器聯接到相應的一個場效應晶體管上，場效應晶體管設置在半導體襯底上，每個場效應晶體管具有源極(3)、柵極(7)和漏極(4)，每個場效應晶體管的柵極和漏極互連，電容器用兩個互補的時鐘信號驅動，并交替驅動，其特征在于所述半導體襯底包含第一導電類型的半導體材料(1)和多個與第一導電類型的所述半導體材料相互分開的第二導電類型的陷阱(2)，所述場效應晶體管(Pk，Qk)形成在所述陷阱內，每個所述陷阱含有至少一個所述場效應晶體管；如果在單元個所述陷阱(2)內形成兩個或更多個所述場效應晶體管(Qk，Qk+1)，所述兩個或更多個所述場效應晶體管以所述串聯形式連續連接；以及所述陷阱(2)的每個陷阱電聯接到形成在所述陷阱內的場效應晶體管(Pk，Qk)之一的一個電極上，從而給形成在所述陷阱內的每個場效應晶體管提供等于所述一個電極上的電位的后柵偏壓。
2.如權利要求1所述的電路，其特征在于，每個所述陷阱(2)只包含一個所述場效應晶體管(Pk)。
3.如權利要求2所述的電路，其特征在于，每個所述陷阱(2)電聯接到包含在所述陷阱內的場效應晶體管(Pk)的漏極上。
4.如權利要求2所述的電路，其特征在于，每個所述陷阱(2)電聯接到包含在所述陷阱內的場效應晶體管(Pk)的源極上。
5.如權利要求1所述的電路，其特征在于，每個所述陷阱(2)含有至少二個所述場效應晶體管(Qk)。
6.如權利要求5所述的電路，其特征在于，每個所述陷阱(2)電聯接到包含在所述陷阱內的所述串接的最后一個場效應晶體管(Qk)的漏極上。
7.如權利要求5所述的電路，其特征在于，每個所述陷阱(2)電聯接到包含在所述陷阱內的所述串接的第一個場效應晶體管(Qk)的源極上。
8.如權利要求1所述的電路，其特征在于，所述場效應晶體管(Pk，Qk)為P溝道金屬氧化物半導體場效應晶體管。
9.如權利要求8所述的電路，其特征在于，第一導電類型的所述半導體材料(1)為P型半導體材料，所述陷阱(2)為N型陷阱并形成在所述P型半導體材料內。
10.如權利要求1所述的電路，其特征在于，所述場效應晶體管(Pk，Qk)為N溝道金屬氧化物半導體場效應晶體管。
11.如權利要求10所述的電路，其特征在于，第一導電類型的所述半導體材料(1)為N型半導體材料，所述陷阱(2)為P型陷阱并形成在所述N型半導體材料內。
全文摘要
在升壓電路內,場效應晶體管串接在輸入端與輸出端之間,并與各電容器并聯,各電容器由兩互補的時鐘信號驅動。每個場效應晶體管的柵極與漏極互連。場效應晶體管設置在半導體襯底上至少兩個分開的陷阱內。每個陷阱聯接到該陷阱內的場效應晶體管之一的一個電極上,為該陷阱內的場效應晶體管提供合適的后柵偏壓。
文檔編號G11C16/06GK1175018SQ9711297
公開日1998年3月4日 申請日期1997年6月9日 優先權日1996年6月12日
發明者高田弘之 申請人:沖電氣工業株式會社