Dram內裝數據處理器件的制作方法

專利名稱：Dram內裝數據處理器件的制作方法
技術領域：
本發明涉及半導體集成電路器件，特別涉及在內部安裝進行圖像處理的數據處理器件以及存儲圖像數據或者命令的存儲器件的半導體集成電路器件。
近年來，個人計算機進展到工作站的領域，通過工作站網絡化實現替代大型計算機。另外，最近伴隨著家庭用娛樂機的發展，需要以低成本實現高速圖像處理的結構。特別是自由映射矩形源數據的變形主畫面處理是三維圖像處理的基礎，為了進一步實現實時顯示，正在期待數萬多邊形/秒程度的描繪性能。
于是，為了提高圖像LSI的描繪性能，提高與幀緩沖器之間的數據傳送速度的研究正在不斷進展。作為提高數據傳輸速度的方法，有(1)采用高速接口的方法和(2)拓寬與幀緩沖器之間的數據總線寬度的方法。
(1)方法的情況下，使用具有高速頁面模式的DRAM和同步DRAM實現。作為使用同步DRAM的方法有特開平7-160249號公報所揭示的方法。
(2)方法的情況下，通過把幀緩沖器和圖形控制器安裝在單片內，把內部總線的比特寬度擴展為128比特實現。把DRAM和圖形控制器安裝在單片內部的例子記載在日經電子1995年4月10日號第17頁的「開發幀緩沖器內裝圖像LSI」和日經電子1996年3月號第44頁～第65頁的「邏輯和單片化DRAM作為系統的核心」中。
在上述日經電子中記述的幀緩沖器內裝圖像LSI是在16M比特的公用標準DRAM中去除9M比特，把控制器等邏輯電路組裝進去的器件。另外，有關在上述日經電子中記載的DRAM內裝圖形控制器除去在內部安裝DRAM這一點以外并沒有詳細的記載。
然而，如果像上述現有技術那樣改造通用標準DRAM等把幀緩沖器安裝在圖像LSI內部，則由于存儲器的格柵結構和數據的輸入輸出方向由通用標準DRAM的規格確定，因此在圖形控制器的配置方面將產生限制。另外，為了與圖形控制器之間進行連接，將產生不必要的布線回轉。
即，如果直接把現有的通用標準DRAM和同步DRAM進行內裝則在獲得芯片尺寸最佳的器件方面很困難。另外，由于是在DRAM的空閑區域埋入圖形控制器的形式，因此不能夠直接使用已有的圖形控制器宏單元。
還有，通過把DRAM進行內裝，圖形控制器訪問DRAM的總線在外部不出現。從而，不能夠采用現有的測試方法。即，以往圖形控制器和幀緩沖器等的圖像存儲器由于在其它芯片上構成，因此即使在圖形控制器和圖像存儲器的連接端子的物理故障或者機械故障的情況下，也能夠直接地從圖像存儲器的端子進行檢測，與此不同，如果構成為單片結構則不能夠監視圖像存儲器的端子和直接信息的存取。
本發明的一個目的在于實現內裝圖像存儲器和圖像處理器的半導體集成電路器件的最佳設計。
另外，本發明的另一目的在于使得能夠在內部安裝邏輯和存儲器的半導體集成電路器件的存儲器實驗中直接使用現有的測試方法。
另外，本發明的又一目的在于實現增加存儲器地址的范圍，相對于圖像用處理器的容量大的內裝圖像存儲器。
另外，本發明的再一目的在于使內裝邏輯和存儲器的半導體集成電路器件的邏輯的狀態機的控制邏輯容易進行。
以下敘述由本申請所揭示的發明中代表性的器件的概要。
把在內部安裝了圖像存儲器和圖像處理器的半導體集成電路器件取為沿信息流的配置。
另外，半導體集成電路器件中設置內裝存儲器用的測試總線并輸出到外部。進而，在內裝存儲器中設置通常口和測試口。
進而，由多個相同的存儲器模塊分別構成內裝在半導體集成電路器件的每一個圖像存儲器，在各存儲器模塊上分配相同的行地址。
另外，內裝在半導體集成電路器件中的邏輯在訪問存儲器時，使存儲器的讀以及寫動作的執行時間相同。


圖1中示出利用了本發明的半導體集成電路器件的系統的一例。
圖2中示出圖像操作的代表性動作。
圖3中示出在本發明的半導體集成電路器件中內裝的圖像處理器的側邊運算單元的框圖。
圖4中示出在本發明的半導體集成電路器件中內裝的圖像處理器的直線運算單元的框圖。
圖5中示出在本發明的半導體集成電路器件中內裝的圖像處理器的像素運算單元的框圖。
圖6中示出在本發明的半導體集成電路器件中內裝的圖像處理器和圖像存儲器的連接關系。
圖7中示出在本發明的半導體集成電路器件中內裝的存儲器模塊的讀出和寫入的基本定時圖。
圖8中示出在本發明的半導體集成電路器件中內裝的存儲器模塊的行地址進行轉換時的定時圖。
圖9中示出在多個存儲器上產生橫跨描繪時的情況。
圖10中示出在本發明的半導體集成電路器件中內裝的圖像處理器的4級流水線處理的狀況。
圖11中示出在本發明的半導體集成電路器件中內裝的存儲器模塊的具體例。
圖12中示出本發明的半導體集成電路器件的設計圖形的概略結構。
圖13中示出在本發明的半導體集成電路器件中內裝的存儲器模塊的設計的一例。
圖14中示出在本發明的半導體集成電路器件中內裝的存儲器模塊的設計的其它例。
圖15中示出本發明的半導體集成電路器件的測試機構。
圖16中示出在本發明的半導體集成電路器件中內裝的存儲器模塊的測試功能。
圖17中示出在本發明的半導體集成電路器件中內裝的存儲器模塊的轉換電路的一例。
圖18中示出本發明的半導體集成電路器件的測試控制管腳的分配。
圖19中示出本發明的半導體集成電路器件的邏輯測試時的測試端子輸入輸出。
圖20中示出本發明的半導體集成電路器件的總體框圖。
圖21～圖23中示出本發明的半導體集成電路器件的輸入輸出管腳。
為進一步詳細說明本發明，以下根據附圖進行說明。
圖1中示出利用了本發明一實施例的半導體集成電路器件SIC系統的一例。圖1中所示的系統構成個人計算機或者娛樂機等數據處理系統的一部分。
半導體集成電路器件SIC由圖像處理器GP，指令·源數據圖像用存儲器(以下稱為指令·存儲器)VRAM，描繪·顯示用存儲器(以下稱為描繪存儲器)FB0,FB1構成，形成在硅襯底這樣的一塊半導體襯底上，進行樹脂密封(密封為塑料封裝)。半導體集成電路器件SIC連接到中央處理裝置CPU和CRT控制電路DP上。
中央處理裝置CPU通過總線控制電路BC1訪問圖像處理器GP。在圖像處理器GP內部來自總線控制電路BC1的輸出經過CPU接口設備CIU，分開到訪問描繪指令取出單元DCF的總線BUS1和訪問指令·存儲器VRAM的總線BUS2上。
從CPU接口設備CIU訪問描繪指令取出單元DCF的情況下，從指令·存儲器VRAM讀出要處理的指令以及輸入數據，供給到進行側邊運算單元EDGE，直線運算單元LINE，圖像運算單元DOT等的圖像處理運算的描繪控制單元DM中。
具體地講，描繪指令取出單元DCF發出開始執行指令，從指令·存儲器VRAM取出指令，把所需要的參數傳送到側邊運算單元EDGE，直線運算單元LINE，像素運算單元DOT中，起動側邊運算單元EDGE。側邊運算單元EDGE中以端點單位計算輸入數據中存儲著的坐標以及描繪坐標，起動直線運算單元LINE。在直線運算單元LINE中，以1個點單位計算輸入數據中存儲著的坐標以及描繪坐標，向進行數據加工的像素運算單元DOT進行指示。在像素運算單元DOT中，從指令·存儲器VRAM取出輸入數據，加工后，經過總線控制單元BC3和轉換開關SW，在描繪存儲器FB0或者描繪存儲器FB1的某一個中進行描繪。另外，從哪一個開始描繪，由復位后的狀態決定。
描繪存儲器FB0或者描繪存儲器FB1中，未描繪方的存儲器的顯示控制單元DISP經過總線控制單元BC4和轉換開關SW，進行讀出處理，經過顯示輸出總線BUS3向顯示處理器DP進行數據傳送。顯示處理器DP把顯示數據變換為視頻信號，傳送到顯示裝置CRT上。
另外，作為從CPU接口設備CIU訪問指令·存儲器VRAM的情況，有圖像處理器GP的測試的情況，邏輯測試等的外部數據處理裝置經過CPU接口設備CIU在指令·存儲器VRAM中存儲測試用的指令。通過圖像處理器GP根據外部的數據處理裝置的命令執行該指令，進行圖像處理器GP的測試。
另外，指令·存儲器VRAM由4M(M=1048576)比特的動態型RAM(隨機存取存儲器以下稱為DRAM)構成。圖像存儲器FB0和圖像存儲器FB1分別由2M比特的DRAM構成。
在敘述圖像處理器GP的詳細情況之前，說明圖像處理。為了實現三維對應的圖像處理，通過把稱為結構映射圖像圖形粘貼到物體的表面進行。在這里需要把被稱為變形主畫面處理的矩形源參數向以任意的4個點顯示的目標圖形進行映射的功能，通過在顯示硬件上裝入預定數目的小區域的圖像圖形使得在背景圖像上高速地移動。通過進行該變形主畫面處理能夠進行基于遠近法的顯示，能夠進一步實現實時顯示。
在把矩形源參數向以任意的4個點顯示的目標圖形進行映射時，需要進行原圖像的放大，縮小，回轉的圖像操作，圖2中示出該圖像操作的代表動作。圖2(a)中，顯示把矩形源圖像ABCD變址為任意的4邊形A’B’C’D’的功能。
在圖像處理器G P中，使用通過以線性復制進行多次該映射而實現的方式。這里，所謂線性復制如圖2(b)所示那樣，是把從源圖像的水平像素列P0(Xp0、Yp0)到P1(Xp1、Yp1)變址到目標空間上的任意直線Q0(Xq0、Yq0)到Q1(Xq1、Yq1)的圖像操作。在圖像處理器GP中，進行求出線性復制的始點Q0和終點Q1的側邊運算以及求出連接Q0和Q1的直線的直線運算。另外，圖像處理器GP通過來自外部數據處理裝置的宏指令，能夠以最高29M像素/秒實施變形主畫面處理。
圖3中示出側邊運算單元EDGE的詳細框圖。側邊運算單元EDGE由具有專用的讀寫總線的2個13比特運算器(算術單元)AUa、AUb,2個運算器AUa,AUb上共同的13比特寄存器(R1-Rn),各運算器AUa,AUb專用的13比特寄存器(Ra1-Ran,Rb1-Rbn)，用于選擇寄存器(R1-Rn,Ra1-Ran,Rb1-Rbn)的地址譯碼器121，控制運算器AUa,AUb等的側邊運算單元序列發生器122等構成。
側邊運算單元EGDE是執行側邊描繪算法的模塊。另外，側邊運算單元EGDE從指令·存儲器VRAM取出描繪指令，描繪源數據和描繪參數。把取出來的指令以及參數存儲在側邊運算單元EGDE以及像素運算單元DOT內的內部寄存器中。側邊運算單元EGDE進行遵從取出的描繪指令以及描繪參數的側邊運算，把側邊運算結果存儲在直線運算單元LINE內的內部寄存器中。
圖4示出直線運算單元LINE的詳細框圖。直線運算單元LINE由在一個周期進行DDA運算(主要進行減法運算數字微分分析)的5個DDA運算器(S-DDA,D-DDA,R-DDA,G-DDA,B-DDA),13比特寄存器群132，用于選擇寄存器群132的地址譯碼器131等構成。
直線運算單元LINE是執行直線描繪算法的模塊。根據由側邊運算單元EGDE存儲的側邊運算結果進行直線運算。直線運算單元LINE通過內裝寄存器群132存儲從側邊運算單元EDGE給出的線性復制的始點終點參數，根據該參數，進行直線運算。
圖5中示出像素運算單元DOT的詳細框圖。像素運算單元DOT由源·存儲器·地址·計數器S-Counter，目標·存儲器·地址·計數器D-Counter，對應于紅色、綠色、藍色的3個5比特計數器R-Counter,G-Counter,B-Counter，具有專用的讀寫總線的3個5比特運算器R-AU,G-AU,B-AU等構成。
源·存儲器·地址·計數器S-Counter以及目標·存儲器·地址·計數器D-Counter在運算的結果產生了進位時進行地址的計數。3個5比特計數器R-Counter、G-Counter、B-Counter在運算結果產生了進位時進行色數據計數。3個5比特運算器R-AU,G-AU,B-AU分別進行源數據紅色、綠色、藍色和在5比特計數器R-Counter,G-Counter,B-Counter中生成的紅色、綠色、藍色的相加運算。
像素運算單元DOT是執行像素復制算法的模塊。根據直線運算結果進行對于描繪存儲器的地址運算以及數據的像素運算。進行向指令·存儲器VRAM的源數據的讀訪問，像素運算和像素運算結果向描繪存儲器FB0,FB1的寫訪問。像素運算是求出位于線性復制上的像素源坐標P，目標坐標Q，目標坐標Q的色數據(R,G,B)的運算，從初始值的加1開始進行。
顯示控制單元DISP從描繪存儲器FB0,FB1讀出顯示數據，把讀出的顯示數據送出到顯示處理器DP中。另外，在顯示控制器DISP中，內裝著對于指令·存儲器VRAM和描繪存儲器FB0,FB1進行更新的更新電路。更新電路同時進行指令·存儲器VRAM和描繪存儲器FB0,FB1的更新，其更新周期以指令·存儲器VRAM為基準進行。
通常，在DRAM外裝到圖像處理器的情況下，在更新電路中，具有更新周期用寄存器使得能夠與各種DRAM對應。通過CPU在該寄存器中符合DRAM的標準等進行寫入，決定更新周期。
而本實施例中，由于把圖像處理器GP，指令·存儲器VRAM，描繪存儲器FB0,FB1構成在1個半導體集成電路器件上，所以預先知道指令·存儲器VRAM和描繪存儲器FB0,FB1的更新周期數，時鐘數，因此能夠固定。
由此，顯示控制單元DISP把與指令·存儲器VRAM相符合的時鐘輸入到指令·存儲器VRAM和描繪存儲器FB0,FB1，由此把搭載了多個DRAM的圖像處理器件的更新周期統一。另外，顯示控制單元DISP由于已知顯示裝置CRT的回掃時間，所以利用回掃時間進行DRAM的更新。
還有，指令·存儲器VRAM在本實施例中由于使用4M比特的DRAM，所以成為把使用2M比特的DRAM描繪存儲器FB0,FB1進行2次更新。
圖6中示出圖像處理器GP，指令·存儲器VRAM以及描繪存儲器FB0,FB1的連接關系。
指令·存儲器VRAM的4M比特DRAM構成為使用2個8存儲體結構的2M比特的DRAM模塊。另外，描繪存儲器FB0和描繪存儲器FB1的2M比特DRAM構成為使用2個4存儲體結構的1M比特的DRAM模塊。以下，把DRAM模塊也稱為存儲模塊。
另外，指令·存儲器VRAM和描繪存儲器FB0,FB1的各個存儲體以256條字線和1024組位線對構成存儲陣列，由列選電路選擇128組的位線對(行地址AX是8條，列地址AYi是3條)。即，具有256K(K=1024)比特的存儲容量。通過采用這種結構，增減存儲體數，由此能夠以256K比特單位構成存儲模塊。這是適用于本實施例這樣的混載著邏輯和存儲器的半導體集成電路的存儲模塊。
存儲模塊的存儲體的選擇以行存儲體地址Ri(i=存儲體數)，列存儲體地址Ci進行。另外，通過字節啟動BE,128比特的數據能夠在每個8比特(1字節)的n倍(n=1～16)進行輸入輸出。
存儲模塊是與時鐘信號同步地輸入地址和控制信號，還與時鐘信號同步地輸入輸出數據的所謂同步型DRAM。從而，存儲模塊根據用控制信號和地址信號指定的所謂指令進行動作。另外，不像通用標準DRAM那樣行地址和列地址進行多路輸入。
在圖像處理器GP和指令·存儲器VRAM之間，連接著16比特的數據總線DBUS16,11比特的地址總線(A0～A10),8比特的行存儲體地址(R0～R7),8比特的列存儲體地址(C0～C7)，行地址控制CR，列地址控制CC0、CC1,16比特的字節允許BE，讀寫RW，激活控制AC，時鐘CK等的信號。
另外，在圖像處理器GP和描繪存儲器FB0,FB1之間連接著32比特的數據總線DBUS32,11比特的地址總線(A0～A10)，4比特的存儲體地址(R0～R3)，行地址控制CR，列地址控制CC0、CC1,16比特的字節允許BE，讀寫RW，激活控制AC，時鐘CK等的信號。
圖7中示出存儲體的讀出和寫入的基本定時。示出了與從指令·存儲器VRAM讀出源數據，在圖像處理器GP中進行圖像變換，將其結果寫入到描繪存儲器FB0、FB1的一系列動作有關的基本定時。
在圖像處理器GP中生成指令·存儲器VRAM的地址ADDRVRAM，描繪存儲器FB0、FB1的地址ADDRFB，把它們分別輸入到指令·存儲器的VRAM和描繪存儲器FB0、FB1中。另外，還在圖像處理器GP中生成存儲模塊中所需要的控制信號，輸入到指令·存儲器VRAM和描繪存儲器FB0、FB1中。而且，用時鐘CK的下降沿把激活控制AC，行地址控制CR和行地址AX取入到存儲模塊中，激活存儲體(T0)。2個時鐘以后，在時鐘CK的下降沿把列控制CC，讀寫RW和列地址AYi取入到存儲塊(T2)。2個時鐘以后進行數據的讀出(T4)。
即，在行地址AX被寫入到指令·存儲器VRAM以后，經過4個時鐘，讀出源數據(READ1)。同樣，在行地址被寫入到描繪存儲器FB以后，經過4個時鐘讀出像素數據(READ2)。
在圖像處理器GP中，把從指令·存儲器VRAM讀出的源數據(READ1)和從描繪存儲器FB0、FB1讀出的像素數據(READ2)閂鎖在總線控制單元BC2(SET0)，在像素運算單元DOT中生成合成數據(SET1)。
進而，圖像處理器GP為在描繪存儲器FB0、FB1中寫入合成數據(SET1)，輸出地址和控制信號。而且，用時針CK的下降沿把列控制CC，讀寫RW，列地址AYi取入到存儲模塊中(T7)。2個時鐘以后進行數據(WRITE1)的寫入(T9)。由此把合成數據(SET1)寫入到描繪存儲器FB中。
本實施例中，存儲器模塊的讀出執行時間(從輸入讀指令到讀出數據的時間)是2個時鐘，寫入的執行時間(從輸入寫指令到寫入數據的時間)是1個時鐘。由此，寫入情況下圖像處理器GP插入1個周期NOP使得寫入與讀出的周期符合。由此通過同樣地進行狀態機內的寫和讀的處理，不必要在狀態機內考慮讀·寫，寫·讀，讀·讀，寫·寫這樣的訪問的組合。另外，由此能夠減少圖像用處理器的邏輯門數。
如圖8(a)所示那樣，在行地址AX轉換的情況下，從提供行地址AX到發放列地址AY0需要空出2個時鐘作為預充電時間。即，從提供行地址AX0以后經過3個時鐘發放列地址AY0。然后在訪問相同行地址AX0內的數據時，可以連續發放列地址AY1以及AY2。另外，如圖9所示，在描繪橫跨了多個存儲體間的3個點的情況下，從提供行地址AX0到發放列地址AY3分別需要空出2個時鐘作為預充電時間，從提供行地址AX到發放列地址AY4需要空出2個時鐘作為預充電時間。即，如圖8(b)所示不能夠使列地址AY的發放連續，至發放第3個列地址AY5之前需要11個時鐘。
因此，在行地址AX轉換的3個時鐘之前，通過發放行地址AX能夠使上一個列地址AY連續地進行發放。本實施例中，如圖10所示以4級流水線處理實現。
首先，對于存儲體B0，在第1級檢測行地址AX轉換(B0:X-Y)，發放行地址(B0:AX0)(T0)。在第2級以及第3級執行NOP，確保預充電時間(T1,T2)。在第4級發放列地址(B0:AY3)(T3)。
接著，對于存儲體B2，在笫1級檢測行地址AX轉換(B2:X-Y)，發放行地址(B2:AX1)(T1)。在第2級以及第3級執行NOP，確保預充電時間(T2,T3)。在第4級發放列地址(B2:AY4)(T4)。
接著，對于存儲體B3，在第1級檢測行地址AX轉換(B3:X-Y)，發放行地址(B3:AX3)(T2)。在第2級以及第3級執行NOP，確保預充電時間(T3,T4)。在第4級發放列地址(B3:AY5)(T5)。
這樣，通過進行4級的流水線處理，能夠連續地發放3個存儲體的列地址AY。由此，在通常使用狀態下，能夠提高由于誤擊周期引起的不等待性能。
另外，通過在總線控制單元BC2,BC3,BC4內使用比較器比較前一周期的行地址AX和當前周期的行地址AX能夠實現行地址AX的轉換檢測。
指令·存儲器VRAM和圖像存儲器FB0,FB1的每一個分別使用2個存儲模塊，這是因為在2個存儲模塊中同時輸入相同的行地址AX，使得用相同行地址AX訪問的比特數擴大為2倍。以下，說明其理由。
本實施例的存儲模塊通過1次行地址的發放能夠激活的比特數是1024比特。在訪問存在于相同的行地址AX中的數據時(擊中)，能夠立即發放讀指令或者寫指令。但是，在訪問不存在于相同的行地址AX中的數據時(誤擊)，為了確保預充電的時間，不能夠立刻發放讀指令或者寫指令。
因此，如果在2個存儲模塊上分配相同的行地址AX，同時輸入行地址AX，則使得通過1次行地址訪問能夠激活1個模塊時的2倍的2048比特。這種情況下，列地址控制CC使用各個存儲模塊固有的信號。本實施例中，使用列地址控制CC0,CC1的2個信號，進行列的選擇。
另外，圖像處理器GP在誤擊情況下加入3個時鐘周期，激活2個存儲模塊的2個存儲體。即，同時激活多個存儲體，降低存儲體轉換時的額外消耗。
另外，在指令·存儲器VRAM和圖像存儲器FB0,FB1的每一個中使用4個存儲模塊的情況下，指令·存儲器VRAM使用1M的存儲模塊，圖像存儲器FB0,FB1使用512K的存儲模塊。這種情況下，能夠使得通過1次行地址訪問激活1個模塊時4倍的4096比特。
另外，本實施例的存儲模塊，如果行地址AX是擊中，則通過僅讀出列地址AY能夠連續地進行讀或者寫處理。但是，如果行地址AX誤擊則由于在預充電后發放行地址，所以需要使得指令發放等待若干個周期。從而，在源數據沒有誤擊而連續讀出的過程中，如果在目標的數據寫入時引起了誤擊則數據溢出而消失。因此，本實施例中，在寫入時事前檢測誤擊，源數據一側的讀出即使沒有誤擊，也產生誤擊動作，進行與數據的吻合。反之，在源數據一側的讀出如果誤擊則目標一側的寫入中也進行誤擊處理。
圖11中示出了本實施例的存儲器模塊的具體結構。存儲模塊由存儲體模塊BANK，放大器模塊AMP，電源模塊PS的3種模塊構成。
存儲體模塊BANK是從BANK-0～BANK-n，由多個子存儲單元陣列SUBARY(SUBARY-00～SUBARY-i7)，存儲體控制電路BNKCNT-1，存儲體控制電路BNKCNT-2構成。
子存儲單元陣列SUBARY由多對位線B,/B，多條字線W，多個存儲單元(圖中用○表示)，在存儲單元讀出之前把位線的電位置為預定電平的位線預充電電路PS，把來自存儲單元的信號放大的讀出放大器SA，選擇多對位線B,/B中一對的Y選擇電路，把被選擇的位線B，/B連接到放大器模塊AMP的總位線GBL,/GBL構成。另外，子存儲單元陣列SUBARY是存儲體模塊BANK內的I/O線的分割單位。
存儲體控制電路BNKCNT-1包含選擇字線W的X譯碼器XD和選擇位線B,/B的Y譯碼器YD等。存儲體控制電路BNKCNT-1接受后述的存儲體地址和控制信號自動地發出位線預充電，字線選擇，讀出放大器啟動等一系列存儲單元的讀出動作中所需要的信號。通過X譯碼器XD選擇1條字線W，進而根據Y譯碼器YD的輸出信號YSi選擇與其交叉的(n×8×i)對(圖11中因圖畫大小的關系，示出n=2的情況，而本實施例中n=8)位線B,/B中的(8×i)對。被選擇的位線B,/B通過與位線B,/B平行設置的總位線GBL,/GBL與放大器模塊AMP進行數據的傳送。
存儲體控制電路BNKCNT-2包括檢測達到了讀出放大器控制信號具有的電平的傳感器群。
放大器模塊AMP由與時鐘信號同步地把控制信號和地址信號等供給到存儲體模塊BANK中的主控制電路MAINCNT和控制對于上述存儲體模塊群(BANK-0～BANK-n)的數據讀寫的字節控制電路BYTCNT構成。來自存儲模塊外部的(8×i)條數據輸入輸出線DQ(DQ00、…、DQ07、…、DQ07、…、DQi7)通過該模塊輸入到存儲單元中。這里，字節控制信號BEi是以字節單位開閉數據輸入輸出線DQ的信號。
電源模塊PS是發生供給到存儲體模塊BANK的字線驅動電路WD所需要的字線電壓VCH(＞電源電壓VCC)的VCH發生電路VCHG，發生位線預充電所需要的電壓HVC(電源電壓VCC/2)的位線預充電電壓發生電路HVCG，發生陣列內的襯底電壓(反偏置電壓)VBB(＜電源電壓VSS(接地電位))的陣列內襯底電壓發生電路VBBG等的各種電壓的模塊。
本實施例的存儲體模塊BANK具有256條字線，在1條字線上交叉(8×8×i)對的位線，用Y譯碼器選擇1/8，輸入輸出(8×i)對的總位線。另外，本實施例中，i=16,1個存儲體模塊BANK以256K比特的容量以128比特寬度輸入輸出數據。即，以256K比特單位的大小可以得到容量可變的存儲宏模塊。另外，存儲體模塊BANK-n對應于圖6所示的多個存儲體(B0～B7)的一個存儲體。
圖12示出本發明的半導體集成電路SIC的輪廓圖形的概略結構。半導體集成電路SIC做成為橫長的形狀，指令·存儲器VRAM位于左側，描繪存儲器FB0,FB1位于右側，圖像處理器PS配置在其中間。
圖13示出存儲模塊輪廓的一例。指令·存儲器VRAM把2個2M比特存儲模塊成鏡像地配置，從2個存儲模塊之間進行地址總線，數據總線，控制信號等的輸入輸出。描繪存儲器FB0,FB1分別把2個1M比特存儲模塊成鏡像配置，從2個存儲模塊之間進行地址總線，數據總線，控制信號等的輸入輸出。
另外，本實施例中，圖像處理器GP和存儲模塊的總線寬度取為16比特或32比特比較狹窄。由于存儲模塊具有最大128比特的寬度，所以能夠把圖像處理器GP和存儲模塊的總線寬度擴大到128比特。這種情況下，如圖14所示變更了存儲模塊配置更容易進行數據輸入輸出的連接。
指令·存儲器VRAM和描繪存儲器FB0,FB1存儲容量相同，存儲模塊的結構方面不同，而電源模塊PS，放大器模塊AMP與存儲體模塊BANK相比較小，所以能夠取為幾乎相同的形狀，相同的面積。
圖13中以不同大小進行了顯示，但實際上大小幾乎相同。
如果依據本實施例，則在從指令·存儲器VRAM沿著描繪指令取出單元DCF，側邊運算單元EDGE，直線運算單元LINE，像素運算單元DOT，描繪存儲器FB0,FB1，顯示控制單元DISP這樣的順序存取信息。即，由于信息從圖12的左側流向右側，所以布線的回轉簡單，縮短布線長度。另外，減少布線區域，還將減小芯片面積。從而，由于縮短了布線長度，因此能夠減小信號延遲，能夠進行高速動作。
圖15中示出本實施例的半導體集成電路器件SIC內部的測試機構的框圖。
半導體集成電路器件SIC具有連接在圖像處理器GP上的通常動作時使用通常總線NB，連接在通常總線NB上的通常端子NT，連接到圖像處理器GP和指令·存儲器VRAM以及描繪存儲器FB0,FB1上的測試動作時使用的共同測試總線TB，連接在共同測試總線TB上的測試端子TT，選擇通常模式，測試模式等的模式的模式選擇端子MST。另外，內部控制信號TEM0～5是從模式選擇端子MST輸出的成為測試對象的存儲器模塊的選擇信號。另外，內部總線IB0,IB1,IB2是與外部連接的通常動作時的內部總線。
本實施例中，以獨立的形式進行指令·存儲器VRAM和描繪存儲器FB0,FB1之間的存儲模塊的測試，圖像處理器GP的測試。存儲模塊的測試通過存儲器測試，圖像處理器GP測試通過邏輯測試進行。
另外，本實施例中的存儲模塊具有通常工作時使用的通常口NP和測試動作時使用的測試口TP。這是由于在通常口NP一側經過內部總線IB0,IB1,IB2連接存儲控制等的控制邏輯，把口的負荷在通常動作時最大限度地減輕。然而，也不一定需要分別設置通常口和測試口，也能夠通過多路復用的結構取為一個口。
根據從模式選擇端子MST輸出的內部控制信號TEM0～5以及模式選擇信號TL，選擇圖像處理器GP，指令·存儲器VRAM，描繪存儲器FB0,FB1的各個存儲模塊并進行各模塊的測試。另外，模式選擇端子MST的輸入信號TE0～TE3從外部測試裝置(測試器)或者外部CPU供給。從而，來自外部的輸入信號TE0～TE3經過模式選擇端子MST在內部生成內部控制信號TEM0～5和模式選擇信號TL，輸入到各模塊中，按照各模塊進行測試。
另外，各個存儲模塊和共同測試總線TB用線OR進行連接，只是通過內部控制信號TEM0～5所選擇的存儲模塊的輸出被輸出到共同測試總線TB上。由此，能夠謀求減少測試用的布線數，縮小半導體集成電路器件SIC芯片面積。
圖16示出設置在指令·存儲器VRAM和描繪存儲器FB0,FB1的存儲模塊內的通常口NP和測試口TP的具體結構。通過口NP和測試口TP構成為按照通常模式，測試模式的各種模式動作不相同。
圖16(a)中示出半導體集成電路器件SIC進行了通常動作的通常動作模式的情況。在通常動作模式中，存儲模塊從通常口NP使用圖像處理器GP進行訪問。這時，在測試口TP一側根據選擇信號成為高阻狀態，成為對于外部不輸出任何信息的狀態。即，通常動作的模式時，使圖像處理器GP和存儲模塊以直接連接的狀態進行動作。另外，選擇信號用內部控制信號TEM0～5和模式選擇信號TL的AND生成。
圖16(b)示出存儲測試模式的情況。存儲測試模式中，存儲模塊從測試口TP進行訪問。這時，通過NP一側根據選擇信號成為高阻狀態，成為對于外部不輸出任何信息的狀態。即，存儲測試模式時，圖像處理器GP和存儲模塊相互分離，存儲模塊經過測試口TP，以連接到外部測試用裝置或者內部的CPU上的狀態進行動作。
由此，對于搭載到半導體集成電路器件SIC上的存儲模塊，能夠直接使用現有的通用半導體存儲器的測試方法。
圖16(c)中，示出邏輯測試模式的情況。所謂邏輯測試模式指的是圖像處理器GP的測試模式。在邏輯測試模式中，通常口NT訪問存儲模塊。另外，通過測試口TP能夠在外部進行監視。
即，在邏輯測試模式時，圖像處理器GP和存儲模塊直接連接，測試模塊經過測試口TP以直接連接外部測試裝置或者外部的CPU上的狀態進行動作。由此，邏輯測試模式時，圖像處理器GP根據邏輯測試的測試圖形與存儲模塊之間進行存取，并且能夠監視這時的存儲模塊的狀態。
圖17中示出通常口NP和測試口TP轉換電路的一例。轉換電路由n通道MOS(nMOS)晶體管Q1和p通道MOS(pMOS)晶體管Q2組成的傳輸門TG1以及nMOS晶體管Q3與pMOS晶體管Q4組成的傳輸門TG2構成。根據從模式選擇信號(TL,TEM0～TEM3)生成的控制信號SN,ST，控制傳輸門TG1,TG2。其中，代替該傳輸門，使用時鐘反相器等也能夠實現同樣的功能。
圖18中示出模式選擇端子MST的測試控制管腳的分配。測試控制管腳(TE0～TE3)接受4比特編碼信號，根據該信號如圖18所示那樣生成內部控制信號TEM0～5和模式選擇信號TL。另外，根據內部控制信號TEM0-5和模式選擇信號TL，選擇指令·存儲器VRAM，描繪存儲器FB0,FB1的各個存儲模塊進行測試。
內部控制信號TEM是在測試控制管腳(TE0～TE3)上外部輸入信號的譯碼結果，輸入到圖像處理器GP，指令·存儲器VRAM，描繪存儲器FB0,FB1的各個模塊中，決定測試時的對象模塊。另外，本實施例中，通常動作時，STNBY模式時為「000000」。
模式選擇信號TL設定通常動作模式，邏輯測試模式，存儲測試模式的各模式。圖18中當模式選擇信號TL為「1」時，設定通常動作模式和邏輯測試模式，為「0」時設定存儲測試模式。另外，本實施例中，除去通常動作模式，邏輯測試模式，存儲測試模式以外還能夠設定備用模式。
另外，本實施例中的測試模塊如圖18所示那樣，在邏輯測試模式中，用DRAM模式的2個單位(M0-M1,M2-M3,M5-M6)進行測試，在存儲測試模式時用DRAM模塊的1個單位(M0,M1,M2,N3,M4,M5))進行測試。這是基于邏輯測試模式和存儲測試模式的測試方法的差別，邏輯測試時，以FB0,FB1的單位進行測試，與此相反，在存儲測試模式時以DRAM的單位進行測試的緣故。
如以上那樣，即使增加搭載的存儲模塊數或者存儲體數，也不需要增加測試控制管腳(TE0～TE3)，另外還能夠進行與各測試方法一致的測試模塊的測試。
另外，該測試控制管腳(TE0～TE3)不一定進行本實施例這樣的編碼，各測試控制管腳也能夠是直接選擇各個特定的存儲模塊的結構。例如，可以采用如果TE2成為「1」，則選擇描寫存儲器FB0的一個存儲模塊進行測試的結構。
圖19中示出表示圖16(c)的邏輯測試模式時各端子的輸入輸出的情況。
為此，本實施例中，通過圖16所示測試口NP，以成為連接到外部測試裝置或者外部CPU上的狀態同時，如圖19那樣使得在圖像處理器GP和圖像處理器GP所訪問的各個存儲模塊進行測試。
本實施例中的圖像處理器GP使用通過圖像處理器GP執行經過通常端子NT從外部輸入的測試用指令以及測試圖形進行。從而，圖像處理器GT使用通常端子NT，根據測試圖形，可以進行通常的動作，而不存在與通常動作時不同的動作。
具體地講，外部數據處理裝置經過上述的CPU接口設備CIU，在指令·存儲器VRAM中存儲測試用的指令以及測試圖形，圖像處理器GT根據外部數據處理裝置的命令，通過執行該指令進行。
本實施例中，按照成為對象的各個存儲模塊圖像處理器GP執行測試圖形。從而，首先描繪存儲器FB0成為對象，接著描繪存儲器FD1，指令·存儲器VRAM成為邏輯測試模式對象的存儲模塊。另外，根據輸入到測試控制管腳(TE0～TE3)的作為外部輸入信號譯碼結果的觀測轉換信號KS決定以邏輯測試模式觀測哪一個存儲模塊。本實施例中，有觀測描繪存儲器FB0的模式1，觀測描繪存儲器FB1的模式2，觀測指令·存儲器VRAM的模式3。
由此，模式1時，通過圖16(c)所示的測試口TP，從通常口NP訪問描繪存儲器FB0的狀態，模式2時訪問描繪存儲器FB1的狀態，模式3時訪問指令·存儲器VRAM的狀態成為能夠分別從外部進行監視的狀態。
圖20中示出半導體集成電路器件SIC測試的主要部分的總體框圖，圖21～23中示出了半導體集成電路器件SIC的輸入輸出管腳的內容。
各存儲器模塊連接在共同測試總線TB上，共同測試總線TB由11比特的地址總線A,8比特的列存儲體地址總線C,8比特的行存儲體地址總線R,16比特的存儲體激活信號BE,16比特的數據總線DQ,以及時鐘CLK，激活控制AC，行地址控制CR，列地址控制CC，讀寫RW等構成。
半導體集成電路器件SIC具有34個通常時的圖像處理器GP所需要的輸入·輸出·輸入輸出端子，7個測試控制用的端子，43個測試專用的端子，16個電源·接地的端子總計具有100個輸入·輸出·輸入輸出端子。如圖12所示那樣，端子在一條邊上各配置25個。
另外，地址/數據總線VBUS，存儲字節允許TEBE，存儲體地址TERC為了削減管腳數目，分別構成為多路復用。例如，地址/數據總線VBAS是通常動作時從外部的數據處理裝置向圖像處理器GP進行讀寫的地址/數據總線，而在測試模式時連接到測試總線TB的數據總線DQ上，使得進行測試總線TB的數據總線DQ內容的輸入輸出。
如果簡單地說明根據本實施例得到的效果，則如以下所示。
(1)如果依據本實施例，則在單片內安裝了幀緩沖器和指令用的存儲器以及圖像處理器的情況下，通過進行沿著信息流的最佳配置，能夠使布線的回轉簡單，縮短布線長度。由此能夠縮小布線區域，減小芯片面積。進而，由于布線長度縮短，能夠減小信號延遲，進行高速動作。
(2)通過在單片內安裝了幀緩沖器和指令用的存儲器以及圖像處理器的圖像處理裝置中設置測試端子，在各存儲模塊設置測試口，并連接到測試總線上，能夠從外部監視測試時各內裝存儲模塊的內容。從而，即使由于混載而沒有存儲用的外部端子，也能夠直接使用以往的測試方法。
(3)進而，用多個相同結構的存儲模塊構成內裝的圖像處理裝置的各個幀緩沖器，指令·存儲器，通過在各存儲模塊上分配相同的行地址能夠增加存儲地址的深度。由此，即使在由于應力，扭曲等的物理限制而限制了存儲模塊的電流線即電流容量的情況下，通過在滿足上限范圍內采用多個相同結構，能夠實現相對于圖像處理器的大容量的緩沖器，指令·存儲器。進而，通過用相同結構的存儲模塊構成，能夠把幀緩沖器，指令·存儲器的每一個中的測試，更新進行統一。
(4)另外，通過使基于圖像用的處理器的命令的幀緩沖器，指令·存儲器的每一個讀以及寫動作的執行時間相等，能夠容易地實施邏輯的狀態機的控制邏輯。即，圖像用的處理器在寫·地址輸出后執行非操作指令，由此使讀以及寫動作的執行時間相同，由此能夠相同地進行狀態機內的讀和寫的處理。從而，沒有必要在狀態機內考慮讀·寫，寫·讀，讀·讀，寫·寫這樣的訪問的組合。另外，由此能夠減少圖象用處理器的邏輯門數。
本發明是能夠導入到實現個人計算機或者娛樂機等高速圖像處理的結構中的器件，為了提高圖像LSI的描繪性能，在把幀緩沖器和指令用的存儲器以及圖形控制器內裝到單片的情況下，通過進行沿著信息流的最佳配置，以及可以直接使用以往的存儲器測試、邏輯測試，用多個相同結構的存儲模塊構成幀緩沖器和指令用的存儲器的每一個等，適合于實現縮小搭載襯底的占有面積以及使用隨意性良好的圖像處理裝置。
權利要求
1．一種半導體集成器件，特征在于在一塊半導體襯底上具有集成了邏輯電路的邏輯模塊和存儲該邏輯模塊中所需要的信息的存儲模塊，上述邏輯模塊和上述存儲模塊以獨立的形式進行測試。
2．如權利要求1記述的半導體集成器件，特征在于上述半導體集成器件具有通常動作時使用的第1端子；測試動作時使用的第2端子；通常動作時使用的第1總線；測試動作時使用的第2總線，上述存儲模塊具有通常動作時使用的第1口；測試動作時使用的第2口。
3．如權利要求2記述的半導體集成器件，特征在于上述存儲模塊的測試通過存儲測試器，上述邏輯模塊的測試通過邏輯用的測試器，從該半導體集成器件的外部分別經過上述第1端子和第2端子進行測試。
4．如權利要求1記述的半導體集成器件，特征在于該半導體集成器件具有多個上述存儲模塊，在相同地址被激活的數據線的比特數在各個存儲模塊中分別相等。
5．如權利要求2記述的半導體集成器件，特征在于上述存儲模塊的每一個由動態型RAM組成的多個存儲體構成。
6．如權利要求5記述的半導體集成器件，特征在于上述第2總線共同連接到上述多個存儲模塊上，只有用選擇信號選擇了的存儲模塊輸出到共同總線上。
7．如權利要求6記述的半導體集成器件，特征在于通過模式選擇端子，根據從外部測試裝置或者外部處理器輸入的測試信號，生成上述選擇信號，上述模式選擇端子根據上述測試信號，進行通常動作模式、上述邏輯模塊的測試模式、以及上述存儲模塊的測試模式的設定，選擇上述邏輯模塊和上述多個存儲模塊的每一個進行測試。
8．如權利要求7記述的半導體集成器件，特征在于上述模式選擇端子具有從外部測試裝置或者外部處理器輸入編碼的測試信號的多個測試管腳，上述模式選擇端子根據上述編碼的測試信號進行通常動作模式、上述邏輯模塊的測試模式、以及上述存儲模塊的測試模式的設定，選擇上述邏輯模塊、上述存儲模塊的每一個進行測試。
9．如權利要求2記述的半導體集成器件，特征在于上述通常動作模式時，上述存儲模塊把上述第2口設置為高阻狀態，通過上述第1口由上述邏輯模塊或外部的處理器進行訪問。
10．如權利要求2記述的半導體集成器件，特征在于上述存儲模塊的測試模式時，把上述第1口設置為高阻狀態，從上述第2口向上述第2總線輸出上述存儲模塊的內容，通過第2端子輸出到外部。
11．如權利要求2記述的半導體集成器件，特征在于上述邏輯模塊的測試模式時，上述各存儲模塊實行通常的動作，從上述第2口向上述第2總線輸出上述存儲模塊的內容，通過第2端子輸出到外部。
12．如權利要求2記述的半導體集成器件，特征在于上述邏輯模塊的測試模式時，在上述存儲模塊的測試模式下，根據從模式選擇端子輸出的選擇信號決定是否成為對象，上述邏輯模塊執行測試圖形，把成為對象的存儲模塊所連接的總線的信息輸出到外部。
13．一種半導體集成器件，特征在于在一塊半導體襯底上具有集成了邏輯電路的圖像用的處理器；存儲命令以及源數據的第1動態型RAM；存儲描繪信息的第2動態型RAM，上述第1或第2動態型RAM具有線邏輯電路，根據選擇信號被設置為高阻狀態。
14．如權利要求13記述的半導體集成器件，特征在于上述半導體集成電路器件具有通常動作時使用的第1端子；測試動作時使用的第2端子；通常動作時使用的第1總線；測試動作時使用的第2總線，上述第1以及第2動態型RAM具有通常動作時使用的第1口；測試動作時使用的第2口。
15．如權利要求14記述的半導體集成器件，特征在于上述第2總線共同連接到上述多個動態型RAM上，只有根據選擇信號選擇了的動態型RAM的輸出被輸出到公共總線上。
16．如權利要求15記述的半導體集成器件，特征在于通過模式選擇端子，根據從外部測試裝置或者外部處理器輸入的測試信號生成上述選擇信號，上述模式選擇端子根據上述測試信號，進行通常動作模式、上述圖像用處理器的測試模式和上述動態型RAM的測試模式的設定，選擇上述圖像用處理器、上述第1或第2動態型RAM的每一個進行測試。
全文摘要
本發明是能夠導入到實現個人計算機或者娛樂機等高速圖像處理的結構中的器件,為了提高圖像處理裝置的描繪性能,在把幀緩沖器和指令用的存儲器以及圖像用處理器內裝到單片的情況下,在圖像處理裝置上設置測試端子、測試總線,在各個存儲模塊上設置測試口,通過連接到共同的測試總線上,在測試時從外部監視各內裝存儲模塊的內容。由此,能夠在存儲模塊的測試中直接使用現有的測試方法。
文檔編號G11C11/34GK1217082SQ96180261
公開日1999年5月19日 申請日期1996年3月21日 優先權日1996年3月21日
發明者山岸一繁, 佐藤潤, 宮本崇 申請人:株式會社日立制作所