專利名稱：將dram模塊連接到交換機控制系統中的dram上的方法
技術領域：
本發明涉及將DRAM(動態隨機存取存儲器)模塊連接到包含在全電子式交換機的高級控制系統中的DRAM上的一種方法，更具體地涉及將DRAM模塊連接到包含在主處理器硬件(MPH)塊中并適用于在全電子式交換機中執行高級控制的主處理器與存儲器管理PCB(進程控制塊)板組件(MP MA PBA)的存儲器部分上的一種方法。
通常，用在全電子式交換機的高級控制系統中的DRAM在擴充其存儲器容量時會遇到麻煩，因為它們是固定為16M字節的。這將結合
圖1詳細描述，圖1示出包含在一個MP MA中的一個DRAM與服務于定義DRAM的存儲區的一個中央處理單元之間的關系。如圖1中所示，該MP MA包含用參照數字1表示的中央處理單元。中央處理單元1服務于控制MP MA的各種單元。該MP MA還包括將中央處理單元1輸出的地址數據傳輸到該MP MA的所要求的單元的一條地址總線2，及將中央處理單元1輸出的實際數據傳輸到該MPMA的所要求的單元的一條數據總線3。還設置了一個控制信號發生單元4，用于接收來自中央處理單元1的控制信號，借此輸出用于選擇同時包含在該MP MA中的DRAM5與6的對應存儲區的控制信號。DRAM5中存儲有系統所需的實際程序，而DRAM6則為一16位奇偶性DRAM。在該MP MA上連接一個與該MP MA相同配置的從屬MP MA。從而得到一個雙MP MA配置。
由從屬MP MA得到的雙MP MA配置意味著它能根據情況執行主操作或從屬操作。在這一配置中，主MP MA具有啟動讀與寫兩者的電路配置。
用在具有上述配置的MP MA中的各DRAM為一種交錯直插式組體(zigzag-in-linepackage)型RAM(隨機存取存儲器)。這一RAM具有4M×36位的總存儲區，其中包含4M×32位的數據區及4M×4位的奇偶性區。
中央處理單元1輸出的控制信號作用在控制信號發生單元4上，后者又將該信號轉換成用于分別選擇DRAM5與6的存儲區的控制信號。
數據DRAM5的內部存儲區分成各有4M字節存儲容量的許多子區。此后，這樣一個子區將稱作“一個體”。數據DRAM5包含四個體。
這些體是分別按照控制信號發生單元4輸出的相關控制信號選擇的。用于選擇數據DRAM5的體的控制信號分別為信號CAS0、CAS1、CAS2與CAS3。
數據DRAM5的所有體是一起耦合在控制信號發生單元4輸出的一個控制信號RAS上的。這一RAS信號與各CAS信號結合使用。各單位體構成為按照各種信號來執行其8、16與32位數據傳輸操作，WE0、WE1、WE2與WE3用于寫操作，及一個OE信號用于讀操作。為什么各單位體啟動這些數據傳輸操作的理由是因為交錯直插式組體型DRAM具有包含RAS、CAS、WE及OE的結構。所有上述信號適合于以低電平“/”進行操作。
奇偶性DRAM6具有16M位大小的存儲區并操作一個控制信號CASP。這一奇偶性DRAM6存儲有對應于存儲在數據DRAM5中的每8位數據的奇偶性數據。當將數據寫在數據DRAM5上時，與寫在數據DRAM5上的該數據相關的奇偶性數據也被寫在奇性DRAM6上。在讀取存儲在數據DRAM5中的數據時，同時讀取存儲在奇偶性DRAM6中的數據，以判定從數據DRAM5中讀出的數據是正常的還是錯誤的。
關于存儲區，無論所使用的數據DRAM5的存儲區是4M還是16M字節體，數據DRAM5與奇偶性DRAM6總是具有下述關系，奇偶性DRAM6永遠需要其全部存儲區即一個16M位存儲區。
然而，這是一種可觀的經濟損失。即使采用與其存儲器相同的電路增加了數據DRAM5的存儲容量，奇偶性DRAM6仍然會浪費其存儲器。
同時，現在正在使用的許多全電子式交換機的MPMA PBA需要具有大于16M字節的存儲器大小的DRAM。再者這一需要是一種不斷增長的趨勢。對于要求大于16M字節的存儲器大小的高級控制系統，除了數據DRAM5之外還使用稱作“MECA”的獨立的板的一個PBA，這是因為具有分開的構造的數據DRAM5是固定在16M字節上的。這一PBA用于從16M字節大小擴充存儲器大小。
考慮到雙MP MA配置，需要與MP MA PBA相同大小的兩塊PBA板。然而，按照這一方法，MPMA PBA不能自己擴充其存儲器大小。
因此，本發明的一個目的為解決先有技術中所存在的上述問題，以及提供一種只需通過按照DRAM模塊連接技術修改連接的地址便能擴充存儲器大小的存儲器擴充方法。
按照本發明，這一目的是通過提供一種將一個DRAM模塊連接在包含在一臺全電子式交換機的一個高級控制系統中的DRAM上的方法而達到的，其中用模塊型的DRAM來替代交錯直插式組件型的DRAM，使得其奇偶性DRAM區與包含在DRAM中的存儲區一體化，借此能夠高效地管理奇偶性DRAM區中浪費的存儲器部分，其中將一個公共的RAS控制信號分成分別適用于作為與其它控制信號(即CAS與WE控制信號)一起定義DRAM的各存儲區的控制信號的多個信號，以及其中確定DRAM的一個基本地址以便得到容易的存儲器擴充。
從下面參照附圖的實施例描述中，本發明的其它目的與方面將是顯而易見的，附圖中圖1為示出包含在一個MPMA中的一個DRAM與服務于定義該DRAM的存儲區的一個中央處理單元之間的關系的方框圖。
圖2為按照本發明的一個MP MA的方框圖，它示出包含在MP MA中的一個DRAM與服務于定義該DRAM的存儲區的一個中央處理單元之間的關系；圖3為展示圖2中所示的DRAM的一個體連同在選擇該體的有效數據時所需的控制信號的圖；圖4為展示按照本發明的中央處理單元與地址緩沖器的電路圖；圖5為展示按照本發明的用于控制DRAM及監視總線錯誤的電路的電路圖；圖6為展示用于按照圖5中所示的控制單元輸出的控制信號分別生成RAS與CAS地址(即實際地址)來使用DRAM的存儲區的電路的電路圖；圖7為展示按照本發明使用的DRAM的電路圖；圖8為說明控制信號發生單元輸出的帶有一個特定地址的控制信號RAS、CAS與WE的時間關系的定時圖；圖9為展示按照本發明使用的DRAM的刷新空間的定時圖；圖10為在按照本發明的DRAM的第一存儲區上執行寫一個長字(4字節)的操作時所生成的信號的定時圖；圖11為在按照本發明的DRAM的第二存儲區上執行寫一個長字的操作時所生成的信號的定時圖；圖12為在按照本發明的DRAM的第三存儲區上執行寫一個長字的操作時所生成的信號的定時圖；圖13為在按照本發明的DRAM的第四存儲區上執行寫一個長字的操作時所生成的信號的定時圖；圖14為執行讀取存儲在按照本發明的DRAM的第一存儲器中的一個長字(4字節)的操作時所生成的信號的定時間；圖15為在按照本發明的DRAM分出的第一存儲區的第二部分上執行一個寫操作時所生成的信號的定時圖；圖16為在按照本發明的DRAM分出的第一存儲區的第四部分上執行寫操作時所生成的信號的定時圖；圖17為按照本發明在一個存儲區上寫入具有值“EFFFFFFF”的數據連同分別與該數據對應的一個數據總線值及奇偶校驗值時所生成的信號的定時圖；圖18為按照本發明在一個存儲區上寫入具有值“FFEFFFFF”的數據連同分別與該數據對應的一個數據總線值及奇偶校驗值時所生成的信號的定時圖；圖19為按照本發明在一個存儲區上寫入具有值“12345678”的數據連同分別與該數據對應的一個數據總線值及奇偶校驗值時所生面的信號的定時圖；圖20為按照本發明讀取在圖19的情況中所存儲的數據時所生成的信號的定時圖。
圖2為按照本發明的一個MP MA的方框圖，其中示出了包含在該MP MA中的一個DRAM與服務于定義該DRAM的存儲區的一個中央處理單元之間的關系。在圖2中，與圖1中相對應的部件分別用相同的參照數字表示。
如圖2中所示，該MP MA包含用參照數字1表示的中央處理單元。該中央處理單元1服務于控制該MPMA的各種單元。該MP MA還包括一條地址總線2用于將地址數據從中央處理單元1輸出到該MP MA的所要求的單元，及一條數據總線3用于將中央處理單元1輸出的實際數據傳輸到該MP MA的所要求的單元。還設置了一個控制信號發生單元4用于接收來自中央處理單元1的控制信號，借此輸出選擇同時包含在該MP MA中的一個DRAM10的各存儲區的控制信號RAS、CAS與WE。DRAM10中存儲有系統所需要的實際程序及奇偶性數據。在該MP MA上連接一個與該MP MA相同配置以從屬MP MA。從而得到一個雙MPMA配置。
在具有上述配置的MP MA PBA中，控制信號發生單元4接收中央處理單元1輸出的控制信號，借此輸出用于定義與啟動包含數據RAM區及將要寫入奇偶性數據的區的RAM10的各存儲區的控制信號。按照本發明使用的模塊型DRAM包含RAS、CAS與WE。用于選擇DRAM10的各存儲區的控制信號包含RAS信號，即信號RAS0、RAS1、RAS2及RAS3。
這些RAS信號與相關的WE信號組合來定義該DRAM的相應數據存儲區。這將在下面詳細描述。
RAS與WE信號具有一個基本地址A23。
當輸入信號A24與A25兩者都具有低電平時，便使用DRAM10的16M字節基本體；當輸入信號A24具有低電平而輸入信號A25具有高電平時，便使用該DRAM10的下一個16M字節體。
當輸入信號A24具有高電平而輸入信號A25具有低電平時，便使用該DRAM10的下一個16M字節體；以及當兩個輸入信號A24與A25都具有高電平時，便使用該DRAM10中剩下的16M字節體。
當上述過程在4M字節體上執行時，將一個輸入信號A21用作一個基本地址。在這個情況中，輸入信號A22與A23適用于分別驅動其余的體。當上述過程在64M字節體上執行時，使用輸入信號A25作為基本地址。在這一情況中，輸入信號A26與A27分別適用于驅動其余的體。
從而，能夠根據所使用的存儲器的大小以適當的方式執行上述過程。
在選擇了需要的體時，控制信號發生單元4輸出的CAS信號(即控制信號CAS0、CAS1、CAS2與CAS3)結合RAS信號與WE信號指定所要求的存儲區，諸如“字節”、“字”(2字節)或“長字”(4字節)，借此啟動諸如寫或讀等所要求的操作。
下面結合用第零到第三地址分配的4字節長字的操作描述使用上述信號指定存儲區的操作。如圖3中所示，所有的存儲區A、B、C與D的操作都是分別與控制信號CAS0、CAS1、CAS2與CAS3連同控制信號RAS0與WE0相關聯的。例如，當要將某一值寫在存儲區B上時，便執行信號處理使得控制信號RAS0、WE0與CAS1重合在一起。對于其它的存儲區，使用上述相同的方法來選擇這些存儲區。
供參考，Motolora型中央處理單元具有與Intel型中央處理單元的數據總線結構相反的數據總線結構。從而，在這種Motolora型中央處理單元中，對于字節操作，數據是以D31至D24的次序寫入的，而對于字操作，是以D31至D16的次序的。換言之，Motolora型中央處理單元以Intel型中央處理單元相反的次序寫入有效數據。
在傳統的情況中獨立使用的奇偶性DRAM，按照本發明是結合在DRAM10本身所占用的存儲區中的。從而，本發明消除了傳統情況中所包含的浪費的存儲器。
下面結合圖4至7描述按照本發明修改的存儲器模塊的電路。在圖4至7中，只有兩例示的芯片的主要構成元件是分別用參照數字表示的。
圖4為展示按照本發明的中央處理單元與地址緩沖器的電路圖。這一電路包含用于控制該系統的各種單元的中央處理單元1及用于接收中央處理單元1輸出的地址數據并輸出之的一個地址緩沖器1-1。按照本發明使用的中央處理單元1為680X0。
中央處理單元1具有用于輸出分別與地址A0至A31(A
)相關的地址數據的輸出端。中央處理單元1的這些輸出端通過地址緩沖器1-1部分地耦合在DRAM或控制信號發生單元上。中央處理單元1的其余輸出端耦合在其它單元(未示出)上。
中央處理單元1還以雙向方式連接在數據線D0至D31(D
)上，從而它能傳輸數據到各種單元并從這些單元接收數據。
圖5為展示用于控制DRAM10及監視總線錯誤的電路的電路圖。這一電路包含用作接口的一個第一IC11及用作要延時的信號的延時器的一個延時單元12。該電路還包含用于發生WE信號并輸出這些WE信號的一個WE信號輸出IC13(這些信號是控制信號發生單元4生成的控制信號的一部分)，用于生成CAS信號并輸出這些CAS信號的一個CAS信號輸出IC14(這些信號是控制信號發生單元4生成的控制信號的一部分)，用于生成RAS信號并輸出這些RAS信號的一個RAS信號輸出IC15(這些信號是控制信號發生單元4生成的控制信號的一部分)，以及用于輸出供奇偶校驗用的奇偶性數據的一個奇偶性信號輸出IC16。
具有上述配置的輸出控制信號CAS、RAS、WE與PARITY(奇偶性)的控制信號發生單元4分別按照中央處理單元1輸出的控制信號定義DRAM10的存儲區。控制信號發生單元4還通過其各輸出端輸出指示各對應的要使用的定義的存儲區的存儲器大小的一個值。
圖6為展示用于生成DRAM的RAS與CAS地址的電路的電路圖。這一電路適用于按照圖5中所示的控制單元輸出的控制信號分別生成使用DRAM10的存儲區的實際地址。該電路包含用于輸出分別與RAS與CAS信號相關聯的地址信號的一個RAS與CAS地址發生單元17，以及用于分別接收RAS與CAS地址發生單元17輸出的地址信號及控制信號發生單元4輸出的控制信號RAS、CAS與WE，并輸出這些信號到相關存儲區的一個緩沖器單元17-1。具有這種配置的電路在對其輸入/輸出端VBA、BA、A、CAS、RAS、WE、MAA、MCAS、MWE及MRAS的控制下接收與發送數據與地址信號。
另一方面，圖7為展示按照本發明使用的DRAM10的電路圖。DRAM10耦合在32條數據總線(MD
)、11條地址總線(MAA
)、MRAS總線、MCAS總線、MWE總線及用于發送與接收奇偶性數據的PD總線上。從而，在用戶操縱該系統時，這一DRAM10是可操作的。雖然在圖7中示出了一個DRAM，四個DRAM可以按照控制信號CAS0、CAS1、RAS0與RAS1互相連接。對于地址擴充，可使用更多數目的DRAM。
下面結合分別示出在圖8至20中的定時圖描述在其中按照本發明將DRAM10分成多個存儲區的控制系統。這些定時圖是基于在31.9488MHZ的工作頻率上測定的信號的，這一頻率與用在本發明的中央處理單元中的頻率相同。
圖8為說明從控制信號發生單元輸出的帶有一個特定地址的控制信號RAS、CAS與WE的關系的定時圖。在本例中，這些控制信號適用于選擇DRAM10的存儲區BANK0。這可以在信號/RAS0、A24與A25的時鐘的基礎上確定。由于所有上述三個時鐘一律具有低電平，從以上的描述中便能得出所選擇的存儲區為BANK0。
信號/RAS0、CAS3及/WE0是在它們為低電平時激活的。如圖8中所示，所有這些信號的時鐘都是低電平。信號/RAS0、/CAS3及/WE0的激活意味著數據寫在存儲區BANK0的總分D上。
沿圖8中部所畫的線表示各時鐘的觸發點。
圖9為展示按照本發明使用的DRAM10的刷新空間的定時圖。刷新是在各時鐘不降到其低電平的一個位置上生成的。所有時鐘具有相同的刷新位置。
給出這一刷新的理由是因為當所使用的RAM為一個動態型RAM時，除非在一定的時間間隔上重寫其內容，它所存儲的內容有可能丟失。為了防止丟失所存儲的數據，周期性地重新存儲這些數據。
圖10為在DRAM10的存儲區BANK0上執行寫一個長字(4字節)的操作時所生成的信號的定時圖。由于存儲區BANK0是第一存儲區，信號A24與A25是以低電平輸入的。指示所定義的存儲區的信號RAS0是以低電平輸入的。分別指示存儲區BANK0的部分A、B、C與D的信號CAS0、CAS1、CAS2、CAS3也是以低電平輸入的。
信號/WE0也以低電平輸入。這意味著數據是寫在存儲區BANK0上的。
圖11為在DRAM10的存儲區BANK1上執行寫一個長字的操作時所生成的信號的定時圖。由于存儲區BANK1是第二存儲區，信號A24是以高電平輸入的。反之，信號A25是以低電平輸入的。指示所定義的存儲區的信號RAS1是以低電平輸入的。分別指示存儲區BANK1的部分A、B、C與D的信號CAS0、CAS1、CAS2與CAS3也以低電平輸入。
信號/WE1也以低電平輸入。這意味著數據寫在存儲區BANK1上。
圖12為在DRAM10的存儲區BANK2上執行寫入一個長字的操作時所生成的信號的定時圖。由于存儲區BANK2是第三存儲區，信號A24是以低電平輸入而信號A25則以高電平輸入。指示所定義的存儲區的信號RAS2是以低電平輸入的。分別指示存儲區BANK2的部分A、B、C與D的信號CAS0、CAS1、CAS2與CAS3也是以低電平輸入的。
信號/WE2也以低電平輸入。這意味著數據是寫在存儲區BANK2上的。
圖13為在DRAM10的存儲區BANK3上執行寫入一個長字的操作時所生成的信號的定時圖。由于存儲區BANK3是第四存儲區，信號A24與A25是以高電平輸入的。指示所定義的存儲區的信號RAS3是以低電平輸入的。分別指示存儲區BANK3的部分A、B、C與D的信號CAS0、CAS1、CAS2與CAS3也是以低電平輸入的。
信號/WE3也以低電平輸入。這意味著數據是寫在存儲區BANK3上的。
圖14為執行讀取存儲在DRAM10的存儲區BANK0中的一個長字(4字節)的操作時所生成的信號的定時圖。由于存儲區BANK0是第一存儲區，信號A24與A25是以低電平輸入的。指示所定義的存儲區的信號RAS0是以低電平輸入的。分別指示存儲區BANK0的部分A、B、C與D的信號CAS0、CAS1、CAS2與CAS3也是以低電平輸入的。
信號/WE0是以高電平輸入的，這意味著所執行的是讀取存儲在存儲區BANK0中的數據的操作。
圖15為在執行從DRAM10分出的存儲區BANK0的部分B的寫入操作時所生成的信號的定時圖。由于存儲區BANK0是第一存儲區，信號A24與A25是以低電平輸入的。指示所定義的存儲區的信號RAS0是以低電平輸入的。指示存儲區BANK0的部分B的信號CAS1也是以低電平輸入的。
信號/WE0也以低電平輸入。這意味著數據是寫在存儲器BANK0上的。
從而，各體的部分是分別按照對應的CAS信號定義的。存儲區的部分A與C是與上述相同的方式定義的。
圖17為在存儲區上分別寫入數據及對應于該數據的數據總線值與奇偶校驗值時所生成的信號的定時圖。在本例中，要寫入的數據的值為“EFFFFFFF”。
參見該定時圖，能夠理解，由于信號A24與A25是以低電平輸入的，寫入數據的存儲區是第一存儲區BANK0。指示所定義的存儲區的信號RAS0是以低電平輸入的。同時能夠發現，指示存儲區BANK0的部分D的信號CAS3是以低電平輸入的，指示執行寫操作的信號WE0是以低電平輸入的。
在本例中，用于寫入奇偶性數據的信號PD0至PD3也寫入。信號PD0具有值“EF”。該值對應于二進制數“11101111”，它具有一個指示奇偶校驗值為一個奇數的奇數值。相應地該信號是以低電平輸入的。
剩下的信號具有值“FF”。該值對應于二進制數“11111111”，它具有指示奇偶校驗值為一個偶數的偶數值。相應地，這些信號是以高電平輸入的。
圖18為在一個存儲區上寫入具有值“FFEFFFFF”的數據連同分別對應于該數據的數據總線值及奇偶校驗值時所生成的信號的定時圖。
參見該定時圖，能夠理解，由于信號A24與A25是以低電平輸入的，寫入數據的存儲區是第一存儲區BANK0。指示所定義的存儲區的信號RAS0是以低電平輸入的。也能發現，指示存儲區BANK0的部分D的信號CAS3是以低電平輸入的。指示執行寫操作的信號WE0是以低電平輸入的。
在本例中，同時輸入用于寫入奇偶性數據的信號PD0至PD3。信號PD0具有值“FF”。該值對應于二進制數“11111111”，它具有指示奇偶校驗值為一個偶數的偶數值。相應地，該信號是以高電平輸入的。反之，信號PD1具有值“EF”。該值對應于二進制數“11101111”，它具有指示奇偶校驗值為一個奇數的奇數值。相應地，該信號是以低電平輸入的。
剩下的信號具有值“FF”。該值對應于二進制數“11111111”，它是一個指示奇偶校驗值為一個偶數的偶數值。相應地，這些信號是以高電平輸入的。
圖19為在一個存儲區上寫入具有值“12345678”的數據連同分別對應于該數據的數據總線值與奇偶校驗值時所生成的信號的定時圖。
參見該定時圖，能夠理解，由于信號A24與A25是以低電平輸入的，寫入數據的存儲區是第一存儲區BANK0。指示所定義的存儲區的信號RAS0是以低電平輸入的。也能發現指示存儲區BANK0的部分D的信號CAS3是以低電平輸入的。指示執行寫操作的信號WE0是以低電平輸入的。
在本例中，同時輸入用于寫入奇偶性數據的信號PD0至PD3。信號PD0具有值“12”。該值對應于二進制數“00010010”，它具有指示奇偶校驗值為一個偶數的偶數值。相應地，該信號是以高電平輸入的。反之信號PD1具有值“34”。該值對應于二進制數“00110100”，它具有指示奇偶校驗值為奇數的奇數值。相應地，該信號是以低電平輸入的。
剩下的信號具有值“56”與“78”。這些值對應于二進制數“01010110”及“01111000”，它們各具有指示各對應的奇偶校驗值為偶數的偶數值。相應地，這些信號是以高電平輸入的。
圖20為讀取在圖19的實例中所存儲的數據時所生成的信號的定時圖。指示存儲區BANK0，具體地其部分D的信號A24、A25、RAS0與RAS3是以低電平輸入的。由于指示寫操作的信號WE是以高電平輸入的，便讀取存儲在DRAM的奇偶性區中的數據。該數據用作對一個電路的輸入信號，該電路適用于執行奇偶檢驗以確定該數據是否正確。
從以上的描述中顯而易見，本發明消除了在將所使用的DRAM分成數據與奇偶性區的傳統情況中所包含的浪費的存儲器。按照本發明，將DRAM從交錯直插式組件型轉換成模塊型。從而有可能消除將存儲器大小固定在16M字節上的傳統情況中擴充存儲器大小時使用附加板所導致的麻煩。按照本發明，存儲器大小能擴充到帶有4M字節的體的16M字節以及到帶有64M字節的體的256M字節。以這一方式，便有可能將存儲區擴充到DRAM模塊所支持的大小。從而，本發明支持存儲器的高效利用。
如上所述，按照本發明便有可能高效地存儲數據而不浪費存儲器。按照本發明，可以不使用任何附加的板而只用簡單的地址修正便能擴充存儲器大小。從而獲得經濟效益。
雖然已經為例示的目的公開了本發明的較佳實施例，熟悉本技術的人員將會理解，可以不脫離所附的權利要求書中所公開的發明范圍與精神而有可能作出各種修改，增加與替代。
權利要求
1.一種將一個DRAM模塊連接到一臺全電子式交換機的高級控制系統中所包含的一個DRAM上的方法，其中具有交錯直插式組件類型的DRAM被模塊類型的DRAM所取代，從而其奇偶性DRAM是與包含在DRAM中的存儲區一體化的，借此能夠高效地管理奇偶性DRAM區的浪費的存儲器部分，其中將一個公共的RAS控制信號分成多個信號，這些信號分別適合于連同其它控制信號用作定義DRAM的相應存儲區的控制信號，以及在其中確定了一個DRAM的基本地址以獲得容易的存儲器擴充。
2.按照權利要求1的方法，其中采用基本地址的存儲器擴充通過簡單地以下述方式修改地址便能得到DRAM摸塊所支持的存儲區大小當要求將存儲器擴充到16M字節時，便采用4M字節存儲區的一個地址及兩個與之相關聯的地址；當要求將存儲器擴充到64M字節時，便采用一個16M字節存儲區的地址及兩個與之相關聯的地址；以及當要求將存儲器擴充到256M字節時，便有用一個64M字節存儲區的地址及兩個與之相關聯的地址。
3.按照權利要求2的方法，其中該基本地址是以下述方式和與之相關聯的地址相結合來定義DRAM的存儲區的當兩個相關聯的地址都具有低電平時使用DRAM的第一存儲區；當相關聯的地址中的第一個具有高電平而第二個相關聯的地址具有低電平時使用DRAM的第二存儲區；當第一個相關聯的地址具有低電平而第二個相關聯的地址具有高電平時使用DRAM的第三存儲區；以及當兩個相關聯的地址都具有高電平時使用DRAM的第四存儲區。
4.按照權利要求1的方法，其中利用分開的RAS控制信號來定義DRAM的存儲區是以下述方式進行的當RAS控制信號中的第一個啟動時，便選擇DRAM的第一存儲區；當RAS控制信號中的第二個啟動時，便選擇DRAM的第二存儲區；當RAS控制信號中的第三個啟動時，便選擇DRAM的第三存儲區；以及當RAS控制信號中的第四個啟動時，便選擇DRAM的第四存儲區，并且其中的RAS控制信號是在低電平上啟動的。
5.按照權利要求1的方法，其中由相關聯的RAS控制信號與地址信號定義了DRAM區之一以后，由CAS控制信號中被啟動的一個指定所定義的DRAM區的部分之一，以將數據寫在其上。
6.按照權利要求5的方法，其中DRAM區的指定部分上的寫與讀操作是由WE控制信號中被啟動的一個所啟動的。
7.按照權利要求3至6中任何一項的方法，其中當與基本地址相關聯的兩個地址都具有低電平，且RAS控制信號中的第一個為低電平，CAS控制信號中的第一個為低電平，以及WE控制信號中的第一個為低電平時，則啟動在DRAM中的第一存儲區的第一部分上寫數據時的信號輸入，以及其中與第一存儲區的情況中相同的方式啟動在DRAM中的其余存儲區的各第一部分上寫數據時的信號輸入。
8.按照權利要求7的方法，其中當與基本地址相關聯的兩個地址都具有低電平，且RAS控制信號中的第一個為低電平，CAS控制信號中的第二個為低電平，及WE控制信號中的第一個為低電平時，則啟動在DRAM中的第一存儲區的第二部分上寫數據時的信號輸入，以及其中與第一存儲區的情況中相同的方式啟動在DRAM中的其余存儲區的各第一部分上寫數據時的信號輸入。
9.按照權利要求8的方法，其中當與基本地址相關聯的兩個地址都具有低電平，且RAS控制信號中的第一個為低電平，CAS控制信號中的第三個為低電平，及WE控制信號中的第一個為低電平時，則啟動在DRAM中的第一存儲區第三部分上寫數據時的信號輸入，以及其中與第一存儲區的情況中相同的方式啟動在DRAM中的其余存儲區的各第一部分上寫數據時的信號輸入。
10.按照權利要求9的方法，其中當與基本地址相關聯的兩個地址都具有低電平，且RAS控制信號中的第一個為低電平，CAS控制信號中的第四個為低電平，及WE控制信號中的第一個為低電平時，則啟動在DRAM中的第一存儲區的第四部分上寫數據時的信號輸入，以及其中與第一存儲區的情況中相同的方式啟動在DRAM中的其余存儲區的各第一部分上寫數據時的信號輸入。
11.按照權利要求1的方法，其中在用相關聯的RAS、CAS與WE信號指定了要寫入數據的奇偶性DRAM區中的一個部分之后，便輸出一個對應于所指定的奇偶性DRAM區部分的奇偶性數據信號，以便能將它寫入。
全文摘要
將DRAM模塊連接到包含在主處理器硬件塊中并適用于執行交換機中的高級控制的一個主處理器與存儲器管理PCB板組件的存儲器部分上的方法。用模塊型的DRAM取代交錯直插式組件型DRAM，從而其奇偶性DRAM區是與包含在DRAM中的存儲區一體化的。將一個公共的RAS控制信號分成多個信號，分別適用于作為連同其它控制信號來定義DRAM的相應存儲區的控制信號。確定了DRAM的一個基本地址以獲得容易的存儲器擴充。
文檔編號G11C7/00GK1138718SQ9610328
公開日1996年12月25日 申請日期1996年3月7日 優先權日1995年3月7日
發明者金珍基 申請人:現代電子產業株式會社