專利名稱：半導體存儲裝置的制作方法
技術領域：
本發明涉及半導體存儲裝置。尤其涉及縮短訪問時間，且不使電力消耗增大的動態存儲器。
圖10(a)示出以往半導體存儲裝置的核心部外圍電路。連接有圖中未示的動態存儲單元的位線對BL、/BL所接的讀出放大器，其N溝道MOS晶體管Q1、Q2的控制極、漏極分別相互連接，源極共同連接讀出放大器驅動信號線/SAN。列選擇電路由N溝道MOS晶體管Q3、Q4組成，MOS晶體管Q3連接在位線BL和數據線DQ之間，MOS晶體管Q4連接在位線/BL和數據線/DQ之間，這兩個列選擇晶體管的控制極共同連接列選擇線CSL。
接著說明圖10(a)所示電路的動作。當激活圖中未示的字線，選擇存儲單元時，位線對BL、/BL上呈現微小電位差。接著讀出放大器驅動線/SAN由1/2Vcc(相當于內部電源電壓的約一半)下降到Vss(地電位)。于是，MOS晶體管Q3、Q4動作，將微小電位差放大，BL或/BL中的一根被拉到Vss一側。此放大的電位差經列選擇晶體管Q3、Q4送至數據線對DQ、/DQ，由圖中未示的數據線放大電路變換成邏輯振幅，作為輸出數據讀出到芯片外部。
然而，利用圖10(a)所示的電路，不易充分縮短訪問時間。其原因陳述如下。圖10(a)中，為了簡化，只畫出一對位線，實際上由同一讀出放大器驅動線/SAN驅動幾百對位線。因此，即使具有驅動能力大的MOS晶體管，也難以高速驅動讀出放大器驅動線/SAN，這是以往動態存儲器中阻礙高速化的一個原因。
為了解決上述問題，研制出圖10(b)所示的核心部外圍電路。該電路除圖10(a)的電路外，還在讀出放大器的公共源極端子與地電位之間，連接控制極由列選擇線CSL驅動的MOS晶體管Q5，在公共源極端子與讀出放大器驅動線/SAN之間連接控制極接Vcc(內部電源電位)的MOS晶體管Q6作為電阻元件。
下面說明圖10(b)所示電路的動作。當激活圖中未示的字線，選擇存儲單元時，位線對BL、/BL上呈現微小電位差。接著讀出放大器驅動線/SAN由1/2Vcc(相當于內部電源電壓的約一半)下降到Vss(地電位)。然而，由于上述原因，驅動線/SAN的電位不能高速下降。接著，列選擇線CSL由Vss上升到Vcc，進行列選擇。同時，驅動MOS晶體管Q5，從而高速驅動讀出放大器。結果是，MOS晶體管Q3、Q4動作，將微小電位差高速放大，BL或/BL中的一根被高速拉到Vss一側。此放大的電位差通過列選擇晶體管Q3、Q4送至數據線對DQ、/DQ，由圖中未示的數據線放大電路變換成邏輯振幅，作為輸出數據讀出到芯片外部。接在列選擇線CSL所選位線之外的讀出放大器與圖10(a)一樣，只由讀出放大器驅動線/SAN驅動，因而與所選位線對相比，驅動速度低。如上文說明的那樣，利用圖10(b)所示的電路，在消耗功率不增加的前提下實現高速化是可能的。這是因為只有所選列相應的讀出放大器較高速激活的緣故。
然而，圖10(b)所示的電路難以用于圖3所示那樣的動態存儲器。如圖3所示，在行的方向配置多個存儲單元陣Cell，由公共列譯碼電路C/D通過公共列選擇線CSL進行列選擇時，激活的讀出放大器除歸屬于被選存儲單元所在的存儲單元陣Cell的全部讀出放大器外，接在同一列選擇線CSL上的全部讀出放大器也被激活。即十字形排列的讀出放大器群同時被激活。因此，采用圖10(b)的核心部外圍電路時，各存儲單元陣Cell需要分別配置列譯碼電路C/D。這關系到芯片面積的增大。
如上所述，以往的半導體存儲裝置中，若要實現高速化且不使電力消耗增大，而采用圖10(b)的電路結構，則需要獨立驅動列選擇線CSL，不能由列譯碼電路驅動公共CSL。這里，為了獨立驅動各存儲單元陣列各自的列選擇線CSL，需要獨立的驅動電路或獨立的列譯碼電路C/D。因此，關系到芯片面積的增大。
本發明解決上述缺點，目的在于提供一種實現高速化，且芯片面積不增大，電力消耗不增加的半導體存儲裝置。
為了達到上述目的，本發明提供的半導體存儲裝置，其特征在于，具有多個存儲單元陣和核心部外圍電路交替配置組成的存儲單元塊，存儲單元陣將多個存儲單元配置成行列狀，將同一列上存在的存儲單元連接于同一位線對構成核心部外圍電路，將分別連接于上述位線對的多個列選擇晶體管和分別連接于上述位線對的多個讀出放大器電路排成列狀構成；跨多個存儲單元陣延伸，與上述位線對平行設置，對同一列中存在的多個上述列選擇晶體管進行選擇驅動的多條列選擇線；根據外部輸入的第1地址信號，對列選擇線進行選擇，并對它加以驅動的列選擇線選擇電路；分別沿核心部外圍電路配置的多條第1和第2讀出放大器驅動線；根據外部輸入的第2地址信號，對第1和第2讀出放大器驅動線進行選擇，并對它進行驅動的讀出放大器驅動線選擇電路；分別配置在多個讀出放大器電路與第1讀出放大器驅動線之間的多個電阻元件；分別配置在多個讀出放大器電路與第2讀出放大器驅動線之間，并由列選擇線驅動的多個讀出放大器激活晶體管。
采用本發明中提供的手段，由于列選擇線配置成跨多個存儲單元陣延伸，因而多個存儲單元陣可共用列選擇線選擇電路，有助于芯片面積的減小。
由列選擇線驅動分別設于各讀出放大器，且連接在讀出放大器驅動端子與第2讀出放大器驅動線之間的讀出放大器激活晶體管，所以通過有選擇地僅將被選存儲單元所屬存儲單元陣中的第2讀出放大器驅動線設定為讀出放大器驅動時的電平，可僅僅使特定行和列的被選存儲單元所屬讀出放大器特別高速地激化。同時，有選擇地僅僅將被選存儲單元所屬存儲單元陣的第1讀出放大器驅動線設定為讀出放大器驅動時的電平，因而被選存儲單元所屬存儲單元陣中的讀出放大器除高速激活的以外，其余均以通常的速度激活。因此，可實現驅動高速化，且不增加電力消耗。
第1讀出放大器驅動線需要同時激活1行的讀出放大器，因而寄生電容較大。然而，第2讀出放大器驅動線僅激活由列選擇線選擇的讀出放大器，因而寄生電容較小。讀出放大器驅動線選擇電路將讀出放大器驅動線分為第1和第2兩種獨立驅動，但電阻元件在各讀出放大器中分別接于第1讀出放大器驅動線與讀出放大器驅動端子之間，所以從第2讀出放大器驅動線看不出第1讀出放大器驅動線有較大電容。因此，可使第2讀出放大器驅動線高速驅動。
圖1為表示本發明主要部分的電路圖。
圖2為表示本發明實施例半導體存儲裝置的平面圖。
圖3為詳示圖2中關鍵部分的平面圖。
圖4為進一步詳示圖3中關鍵部分的電路組成圖。
圖5為進一步詳示圖4中關鍵部分的電路圖。
圖6為詳示圖3中關鍵部分的電路圖。
圖7為示出圖6電路線條布局的平面圖。
圖8為詳示圖7中關鍵部分的平面圖。
圖9為進一步詳示圖7中關鍵部分的平面圖。
圖10為表示以往半導體存儲裝置核心部外圍電路的電路圖。
圖中，1為核心部外圍電路，2為列譯碼電路，3為數據線放大電路，4為/SAN驅動電路，5為/DSSA驅動電路，6為讀出放大器驅動端子，Q為MOS晶體管，R.Add為行地址，C.Add為列地址。
下面參照
本發明的半導體存儲裝置。本發明當然可用于各種半導體存儲裝置(SRAM、EPROM、MROM等)，但如后文所述，由于結構對DRAM較佳，下面以DRAM為例進行說明。
圖1示出僅取出本發明關鍵部分的電路圖。本發明由核心部外圍電路1、列選擇電路2、數據線放大電路3、/SAN驅動電路4和/DSSA驅動電路5等組成。核心部外圍電路1中，連接著圖中未示的動態存儲單元的位線對BL、/BL上連接的讀出放大器，其N溝道MOS晶體管Q1、Q2的控制極、漏極分別相互連接，源極共同連接于讀出放大器驅動端子6。列選擇電路由N溝道MOS晶體管Q3、Q4組成，MOS晶體管Q3接在位線BL與數據線DQ之間，Q4接在位線/BL與數據線/DQ之間，這兩個列選擇晶體管的控制極共同連接于列選擇線CSL。讀出放大器驅動端子6通過控制極接Vcc的N溝道MOS晶體管Q6連接第1讀出放大器驅動線/SAN，同時通過控制極接列選擇線CSL的N溝道MOS晶體管Q5連接第2讀出放大器驅動線/DSSA。晶體管Q6起電阻元件的作用。列選擇電路2根據外部輸入的列地址信號C.Add，有選擇地驅動列選擇線CSL。數據線放大電路3將數據線DQ、/DQ的微小電位差放大到邏輯振幅。/SAN驅動電路4和/DSSA驅動電路5合在一起，組成讀出放大器驅動線選擇電路，并根據外部輸入的行地址R.Add，同時但獨立地驅動/SAN和/DSSA。
下面說明圖1所示電路的動作。當激活圖中未示的字線，選擇存儲單元時，位線對BL、/BL上呈現微小電位差。接著第1、第2讀出放大器驅動線/SAN和/DSSA由1/2Vcc(相當于內部電源電壓的約一半)下降到Vss(地電位)。于是，MOS晶體管Q3、Q4動作，將微小電位差放大，BL或/BL之一被拉到Vss一側。這里，所選列選擇線CSL上升到“H”電平的話，則MOS晶體管Q5導通，有選擇地僅僅較高速激活該CSL所接的讀出放大器。此放大的微小電位差通過列選擇晶體管Q3、Q4送至數據線對DQ、/DQ，由數據線放大電路3變換成邏輯振幅，作為輸出數據讀出到芯片外部。
/SAN驅動電路4和/DSSA驅動電路5合在一起，組成讀出放大器驅動線選擇電路，根據外部輸入的行地址R.Add，同時但獨立地驅動/SAN和/DSSA。然而，/SAN需要同時激活1行的讀出放大器，寄生電容較大；/DSSA僅激活CSL所選的讀出放大器，寄生電容微小。讀出放大器驅動線選擇電路4、5將讀出放大器驅動線分為第1和第2兩種獨立驅動，但作為電阻元件的MOS晶體管Q6在各讀出放大器中分別接于/SAN與讀出放大器驅動端子6之間，從/DSSA看不出/SAN有較大電容。因此，可以使/DSSA高速驅動。
下面參照圖2～圖9說明本發明64兆位DRAM中用的較佳實施例。
圖2示出本發明DRAM的概略結構圖。假定DRAM的總存儲容量為64兆位。半導體芯片9上配置著由4個16兆位存儲單元及其附帶的讀出放大器、譯碼器等核心部外圍電路組成的核心塊CB0、CB1、CB2和CB3。CB0與CB1之間，CB2與CB3之間，分別設有生成字線升壓電位Vpp的Vpp發生電路VPP Pump。各核心塊CB的數據輸出部分別設置數據多路復用器電路MUX和數據緩沖電路DIB。各核心塊附近還分別配置保存列冗余電路替換數據的熔絲陣CFUSE，在CB0與CB1之間配置生成1/2Vcc等中間電位(參考電位)的參考電位發生電路VREF，在CB2與CB3之間配置加電時進行芯片內部初始化時產生初始化信號的加電復位電路PWRON。CB0與CB2之間依次配置襯底電位發生電路SSB、數據輸入輸出緩沖器I/O buffer和焊磐(pad)、根據數據輸出幅度選擇焊磐的輸入輸出數據多路復用器電路XIMUX，CB1與CB3之間依次配置自行刷新控制電路Self refresh、地址緩沖器Address buffer、行系列控制電路RAS series、數據控制電路DC。在芯片9的中心部分別配置列局部譯碼器電路CPD、地址轉移檢測電路ATD、行局部譯碼器電路RPD、列地址開關電路ASD。
圖3示出16兆位核心塊CB的組成。32個存儲單元陣Cell與33組核心部外圍電路S/A多個交替配置，組成存儲單元塊，其一端設有列譯碼器電路C/D。列選擇線CSL沿列方向配置多條，由列譯碼器電路C/D進行選擇驅動，列選擇線CSL將選擇信號供給從屬同一列的各行核心部外圍電路S/A。具體地說，列選擇線用于讀出放大器電路的部分激活和列門電路的驅動。存儲單元塊有上下兩組，組成16M核心塊CB，在兩組之間分別配置與各存儲單元陣對應的行譯碼器電路(由內部行地址信號有選擇地驅動字線WL)R/D、行譯碼器電路驅動信號供給電路WDRV和保存行冗余電路替換數據的RFUSE，而且分別設有數據線放大電路DQB、塊控制電路BC。核心塊CB的外圍分別配置與各核心部外圍電路對應的P溝道型讀出放大器驅動電路PSAD。
圖4示出夾于2個核心部外圍電路S/A之間的存儲單元陣Cell的組成。它構成為各讀出放大器電路10分別連接有2對位線BLL、/BLL和BLR、/BLR這種共享讀出放大器結構，而且如圖4所示，每2個讀出放大器結為1組后，交錯排列，從而組成存儲單元陣。各位線上連接有晶體管和電容器組成的動態存儲單元MC。存儲單元MC中屬于同一列的連接同一位線對，屬于同一行的連接同一字線WL。如上所述，字線WL由行譯碼器電路R/D進行選擇驅動。行譯碼器電路至少包含由P溝道晶體管將字線充電到“H”電平的字線驅動電路，其驅動源采用驅動信號供給電路WDR，其電源采用產生升壓電位Vpp的Vpp發生電路VPP Pump。
圖5中詳細示出圖4中的讀出放大器電路10。位線對BL、/BL通過由信號線TL驅動的N溝道MOS晶體管Q9、Q10分別連接于左端位線對BLL、/BLL，通過由信號線TR驅動的N溝道MOS晶體管Q11、Q12分別連接右端位線對BLR、/BLR。位線對BL、/BL連接有N溝道MOS晶體管Q1、Q2組成的N溝道讀出放大器，和P溝道MOS晶體管Q7、Q8組成的P溝道讀出放大器，N溝道讀出放大器的驅動端子6由列選擇線CSL所驅動的MOS晶體管Q5接至/DSSA，而且通過控制極接Vcc，起電阻元件作用的MOS晶體管Q6接至/SAN。P溝道讀出放大器的驅動端子11連接至P溝道讀出放大器驅動信號線SAP。SAP由上述P溝道型讀出放大器驅動電路PSAD驅動。位線BL、/BL還通過列選擇線CSL驅動的MOS晶體管Q3、Q4分別連接至數據線DQ、/DQ，數據線DQ、/DQ上的微小電位差由上述數據線放大電路DQB放大到邏輯振幅。左端位線對BLL、/BLL連接EQL信號線驅動的MOS晶體管Q13、Q14、Q15組成的均衡電路，在均衡期間使提供1/2Vcc的VBL線和左端位線對連接。右端位線對BLR、/BLR連接EQR信號線驅動的MOS晶體管Q16、Q17、Q18組成的均衡電路，在均衡期間使提供1/2Vcc的VBL線與右端位線對連接。
下面說明圖3～圖5所示讀出放大器10的動作。假設被選存儲單元接在左端位線對上。TL為“H”電平，MOS晶體管Q9、Q10導通，左端位線對與位線對相連。TL為“L”電平，MOS晶體管Q11、Q12導通，右端位線對與位線對相連。EQL從“H”電平降為“L”電平，解除均衡動作。接著，當激活字線WL，選擇動態存儲單元MC時，位線對BL、/BL上呈現微小電位差。接著第1、第2讀出放大器驅動線/SAN和/DSSA由1/2Vcc(相當于電源電壓的約一半)下降到Vss(地電位)。于是，MOS晶體管Q3、Q4動作，將微小電位差放大，從而BL或/BL之一被拉到Vss一側。這時，若所選列選擇線CSL升至“H”電平，MOS晶體管Q5便導通，有選擇地僅僅將該CSL所接的讀出放大器較高速激活。此放大電位差經列選擇晶體管Q3、Q4送至數據線對DQ、/DQ，由數據線放大電路3等變換成邏輯振幅，作為輸出數據讀出到芯片外部。與N溝道讀出放大器的動作并行，P溝道讀出放大器也通過SAP從1/2Vcc升至Vcc，放大位線對的微小電位差，BL或/BL之一被拉到Vcc一側。結果是，經過規定的時間，左端位線對、位線對都放大到Vcc/Vss的邏輯振幅。再者，/SAN、/DSSA是同時但獨立地被驅動的。然而，/SAN需要同時激活1行的讀出放大器，因而寄生電容較大；/DSSA僅激活CSL所選的讀出放大器，因而寄生電容較小。后文敘述的讀出放大器驅動線選擇電路將讀出放大器驅動線分為第1和和2兩種獨立驅動，但作為電阻元件的MOS晶體管Q6在各讀出放大器中分別接于/SAN和讀出放大器驅動端子6之間，因而從/DSSA看不出/SAN有較大電容。因此，能夠使/DSSA高速驅動。
上面說明被選存儲單元接在左端位線對的情況，被選存儲單元連接在右端位線對上時也大致相同，說明省略。
圖6詳示讀出放大器驅動線選擇電路。為了高速驅動讀出放大器，驅動用晶體管需要驅動能力盡可能高。要在芯片上實現這點需要占不小的面積。圖6所示讀出放大器驅動線選擇電路將驅動用晶體管分散配置。驅動電路13分成多個，分別包含一對將/SAN、/DSSA驅動為接地電平的N溝道MOS晶體管。各驅動用MOS晶體管由同一控制信號線SEL驅動控制極。/SAN和/DSSA分別通過MOS晶體管Q19、Q20與電平為1/2Vcc的端子連接。控制信號SEL是由反相電路15將根據行地址R.Add產生選擇信號的譯碼器電路16的輸出反相后生成的。MOS晶體管Q19、Q20用與SEL反相的信號驅動。到譯碼器電路C/D根據列地址C.Add，驅動列選擇線CSL。14是輔助驅動電容常變大的/SAN用的輔助晶體管。19是集中表示上述各部分的驅動控制電路。這樣，通過將驅動用晶體管分散配置，實際上可達到與設置驅動能力大的MOS晶體管時相同的效果，略微增加芯片面積就能進行讀出放大器驅動線的高速驅動。
下面參照圖7說明驅動用晶體管區域13的位置。圖7示出2套核心部外圍電路S/A之間所夾的存儲單元陣cell的配線布局。存儲單元陣cell在列方向分成16個存儲單元區MCA，各存儲單元區MCA之間夾有TAP區TAP。字線WL跨全部存儲單元區延伸，但為了補償構成存儲單元晶體管控制極的多晶硅配線18和高電阻，平行設置低電阻的金屬配線17，并在TAP區將兩條配線相連。TAP區也稱為旁路區。讀出放大器電路10配置在存儲單元區MCA左右兩端的讀出放大器區SA。讀出放大器中間區域20分別配置驅動用晶體管13。這樣，將驅動用晶體管分散配置在與TAP區相鄰的讀出放大器中間區域，可以把芯片面積的增加抑制到最小，而且能夠進行讀出放大器驅動線的高速驅動。
圖8和圖9詳示圖7中區域21的配線布局。這里示出2位線對的N溝道讀出放大器和驅動用MOS晶體管Q21、Q22。圖中，31為1層多晶硅，32為2層多晶硅，33為金屬配線層。MOS晶體管Q1和Q4、Q2和Q3如圖所示分別相連(源極、漏極的任一個接在一起)。MOS晶體管Q1和Q2的源極區共接驅動端子6。這樣配置時，將列選擇晶體管和構成讀出放大器的晶體管相連，從而能夠跨多對位線對連續配置。因此，可大幅度縮小讀出放大器區的面積。
另外，本申請權利要求中的各組成部分標注的附圖標號是為了便于理解本發明，而不是要把本發明的技術范圍限定于圖中所示的實施例。
通過采用本發明，可提供一種實現高速化，且芯片面積不增大，電力消耗不增加的半導體存儲裝置。
權利要求
1.一種半導體存儲裝置，其特征在于具有多個存儲單元配置成行列狀、位于同一列上的上述存儲單元連接于同一位線對構成的存儲單元陣(Cell)，同分別連接于上述位線對的多個列選擇晶體管和分別連接于上述位線對的多個讀出放大器電路排成列狀構成的核心部外圍電路(S/A)、(1)，多個交替配置組成的存儲單元塊；跨上述多個存儲單元陣延伸，與上述位線對平行設置，對位于同一列中的多個上述列選擇晶體管進行選擇驅動的多條列選擇線(CSL)；根據外部輸入的第1地址信號，對上述列選擇線進行選擇，對它進行驅動的列選擇線選擇電路(2)；分別沿上述核心部外圍電路配置的多條第1和第2讀出放大器驅動線(/SAN)、(/DSSA)；根據外部輸入的第2地址信號，對上述第1和第2讀出放大器驅動線進行選擇，并對它驅動的讀出放大器驅動線選擇電路(4、5)；分別配置在上述多個讀出放大器電路與上述第1讀出放大器驅動線之間的多個電阻元件(26)；分別配置在上述多個讀出放大器電路與上述第2讀出放大器驅動線之間，由上述列選擇線驅動的多個讀出放大器激活晶體管(Q5)。
2.如權利要求1所述的半導體存儲裝置，其特征在于，上述電阻元件為控制極加規定電位的MOS晶體管。
3.如權利要求1所述的半導體存儲裝置，其特征在于，上述核心部外圍電路由相鄰兩個存儲單元陣共用。
4.如權利要求1所述的半導體存儲裝置，其特征在于，上述讀出放大器驅動線選擇電路將多個驅動用MOS晶體管分散配置。
5.如權利要求1所述的半導體存儲裝置，其特征在于，上述讀出放大器驅動線選擇電路的驅動能力，第1讀出放大器驅動線比第2讀出放大器驅動線驅動能力高。
全文摘要
本發明的半導體存儲裝置包括由多個存儲單元陣與核心部外圍電路交替配置而成的存儲單元塊、跨多個存儲單元陣延伸的多條列選擇線CSL、列選擇線選擇電路2、沿上述外圍電路設置的第1和第2讀出放大器驅動線/SAN、/DSSA、驅動它的讀出放大器驅動線選擇電路4、5、作為電阻元件的晶體管Q
文檔編號G11C11/4091GK1156314SQ9511879
公開日1997年8月6日 申請日期1995年11月10日 優先權日1994年11月10日
發明者岡村淳一 申請人:東芝株式會社